CN112864239B - 场效应晶体管及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 8
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 99
- 238000000034 method Methods 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 claims abstract description 38
- 230000005669 field effect Effects 0.000 claims abstract description 30
- 239000010410 layer Substances 0.000 claims description 261
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 14
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical group [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 13
- 238000001312 dry etching Methods 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 8
- 238000004943 liquid phase epitaxy Methods 0.000 claims description 3
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 3
- 238000000407 epitaxy Methods 0.000 claims description 2
- 239000012071 phase Substances 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 7
- 150000004767 nitrides Chemical class 0.000 description 28
- 239000000463 material Substances 0.000 description 13
- 239000000543 intermediate Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000011112 process operation Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XTEGARKTQYYJKE-UHFFFAOYSA-M Chlorate Chemical class [O-]Cl(=O)=O XTEGARKTQYYJKE-UHFFFAOYSA-M 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- -1 oxynitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
本申请提供了一种场效应晶体管及其制备方法。制备场效应晶体管的方法包括：制备在第一表面具有凸起的鳍型衬底，并在衬底上依次形成覆盖凸起和第一表面的一部分的半导体层和垫层；依次去除垫层的一部分和半导体层的一部分，以形成暴露所述起的一部分的第一沟槽；在第一表面上形成牺牲层，牺牲层围绕半导体层并填充第一沟槽的靠近衬底的部分；减薄半导体层的未被牺牲层围绕的部分在平行于第一表面方向的宽度；去除牺牲层；去除衬底的对应第一沟槽的部分以形成第二沟槽，并在第二沟槽中形成外延生长层。根据该制备方法，通过对半导体层的顶部形貌进行修整，使该部分的宽度相对于垫层的宽度变窄，可有效避免在后续制程中由不良生长所造成的缺陷。
Description
技术领域
本申请涉及半导体设计及制造领域，更具体地，涉及一种场效应晶体管及其制备方法。
背景技术
FINFET(Fin Field-Effect Transistor，鳍式场效晶体管)具有从衬底延伸的垂直设置的半导体鳍片(Fin)，在鳍片上环绕栅极叠层，从而在鳍片上形成FINFET的沟道，鳍片两端作为源漏区域。相对于平面工艺器件，FINFET不但使器件尺寸得以进一步缩小，而且能够减小短沟道效应，具有更高的性能。
目前FINFET已经有用于量产的成熟工艺，但仍有一些制程和工艺细节有待探索和改进。例如，在PMOS(Positive Channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)制备过程中外延生长工艺中，通常PMOS的源漏区域会采用硅锗(SiGe)外延生长，以提高沟道空穴的迁移率，从而能够使PMOS的电性能得到显著提升。
然而，在PMOS的形成源区或漏区的过程中，如图11至图13所示，基于制备工艺的边缘效应(edge effect)，中间体10的氧化物垫层1和氮化物垫层2位于边缘部分的侧面呈一定角度的倾斜，往往会导致半导体层3(多晶硅虚设栅极)位于边缘部分的保护层31受损，进而在衬底4的沟槽5中形成外延生长层6的过程中，在中间体10的边缘处半导体层3与氮化物垫层2相邻的部分上会发生不希望的硅锗生长(生成外延生长层7)，使中间体10出现缺陷，影响后续的化学机械抛光(CMP)去除介电层等工序的进行，造成PMOS成品的良率损失。
发明内容
本申请提供了一种可至少部分解决现有技术中存在的上述问题的场效应晶体管及其制备方法。
本申请一方面提供了一种制备场效应晶体管的方法，所述方法包括：制备在第一表面具有凸起的鳍型衬底，并在所述衬底上依次形成覆盖所述凸起和所述第一表面的一部分的半导体层和垫层；依次去除所述垫层的一部分和所述半导体层的一部分，以形成暴露所述凸起的一部分的第一沟槽；在所述第一表面上形成牺牲层，所述牺牲层围绕所述半导体层并填充所述第一沟槽的靠近所述衬底的部分；减薄所述半导体层的未被所述牺牲层围绕的部分在平行于所述第一表面方向的宽度；去除所述牺牲层；以及去除所述衬底的对应所述第一沟槽的部分以形成第二沟槽，并在所述第二沟槽中形成外延生长层。
在本申请一个实施方式中，在减薄步骤后，所述半导体层与所述垫层在平行于所述第一表面方向的宽度的差值在30埃至40埃之间。
在本申请一个实施方式中，减薄所述半导体层的未被所述牺牲层围绕的部分在平行于所述第一表面方向的宽度包括：采用干法刻蚀工艺减薄所述半导体层的所述宽度；以及将减薄后的所述半导体层的在平行于所述第一表面方向的宽度减少至所述宽度的80％至90％。
在本申请一个实施方式中，采用干法刻蚀工艺减薄所述半导体层的所述宽度包括：选取Cl2作为刻蚀气体，以在减薄所述半导体的所述宽度时保留所述垫层的宽度。
在本申请一个实施方式中，在所述第二沟槽中形成外延生长层包括：采用气相外延、液相外延以及分子束外延中的任意一种或者组合在所述第二沟槽中形成外延生长层。
在本申请一个实施方式中，在所述第二沟槽中形成外延生长层之前，所述方法还包括：在所述半导体层的暴露的外表面上形成保护层；以及在所述垫层的暴露的外表面上形成保护层。
在本申请一个实施方式中，所述外延生长层为硅锗外延层。
在本申请一个实施方式中，所述硅锗外延层中锗的含量为15％至50％之间。
在本申请一个实施方式中，所述方法还包括：沿垂直于所述第一表面的方向依次去除所述垫层和所述半导体层，以保留未做减薄处理的半导体层的一部分；在所述第一表面的未设置半导体层的部分上以及所述外延生长层与所述半导体层之间形成氧化层；以及去除所述半导体层以形成牺牲空间，在所述牺牲空间内形成栅极层。
在本申请一个实施方式中，所述牺牲层的填充所述第一沟槽的靠近所述衬底的部分在垂直于所述第一表面的方向的高度在300埃米至600埃之间。
在本申请一个实施方式中，所述牺牲层的围绕所述半导体层的部分在垂直于所述第一表面的方向的高度在700埃至1000埃之间。
本申请另一方面提供了一种基于上述的方法制备的场效应晶体管，包括：鳍型衬底，包括具有凸起的第一表面；外延生长层，设置在沟槽中，所述沟槽位于所述第一表面的所述凸起的一部分；栅极层，所述栅极层设置在所述第一表面，并围绕覆盖所述凸起的未设置所述沟槽的部分；以及氧化物层，设置于所述第一表面，所述氧化物层围绕所述栅极层并填充在所述外延成长层与所述栅极层之间。
本申请的场效应晶体管制备方法，通过对半导体层的顶部形貌进行修整，使该部分的宽度(平行于衬底表面的宽度)相对于氮化硅垫层的宽度变窄，在不改变现有工艺过程和器件性能的基础上，可有效地避免在后续制程中由不良外延生长所造成的缺陷。
附图说明
通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1是根据本申请的一个实施方式的制备场效应晶体管的方法流程图；
图2是根据本申请的一个实施方式制备方法的、在鳍型衬底上形成虚置栅极堆叠后所形成的结构的剖面示意图；
图3是根据本申请的一个实施方式的制备方法形成牺牲层后的结构的剖面示意图；
图4是根据本申请的一个实施方式的制备方法减薄半导体层宽度后的结构的剖面示意图；
图5是根据本申请的一个实施方式的制备方法去除牺牲层后的结构的剖面示意图；
图6是根据本申请的一个实施方式的制备方法形成间隔层后的结构的剖面示意图；
图7是根据本申请的一个实施方式的制备方法形成第二沟槽后的结构的剖面示意图；
图8是根据本申请的一个实施方式的制备方法形成生长外延层后的结构的剖面示意图；
图9是根据本申请的一个实施方式的制备方法去除半导体层后的结构的剖面示意图；
图10是根据本申请的一个实施方式的制备方法形成栅极层后的结构的剖面示意图；
图11至图13是一种传统的制备场效应晶体管的工艺示意图；以及
图14是另一种传统的制备场效应晶体管的工艺示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的宽度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
此外，在本文中，当描述一个部分位于另一部分“上”时，例如“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”并非绝对表示以重力方向为基准位于之上之意，也不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
图1是根据本申请的一个实施方式制备场效应晶体管的方法流程图。如图1所示，场效应晶体管的制备方法1000包括：
S1，制备在第一表面具有凸起的鳍型衬底，并在衬底上依次形成覆盖凸起和第一表面的一部分的半导体层和垫层。
S2，依次去除垫层的一部分和半导体层的一部分，以形成暴露凸起的一部分的第一沟槽。
S3，在第一表面上形成牺牲层，牺牲层围绕半导体层并填充第一沟槽的靠近衬底的部分。
S4，减薄半导体层的未被牺牲层围绕的部分在平行于第一表面方向的宽度。
S5，去除牺牲层。
S6，去除衬底的对应第一沟槽的部分以形成第二沟槽，并在第二沟槽中形成外延生长层。
下面将结合图2至图10详细说明上述制备方法1000的各个步骤的具体工艺。
图2是根据本申请的一个实施方式制备方法的、在鳍型衬底上形成虚置栅极堆叠300后所形成的结构的剖面示意图。
具体地，如图2所示，制备在第一表面110具有凸起111的鳍型衬底100，并在衬底100上依次形成覆盖凸起111和第一表面110的一部分的虚置栅极堆叠300，其中虚置栅极堆叠300包括半导体层310、氮化物垫层320、氧化物垫层330以及形成在半导体层310、氮化物垫层320、氧化物垫层330中的第一沟槽200。
衬底100的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。
在一个实施方式中，虚置栅极堆叠300的第一栅介质层(氮化物垫层)和第二栅介质层(氧化物垫层)可各自包含任何合适的介电材料，例如半导体氧化物及半导体氮化物中的任意一种或组合，它们作为硬掩模亦可用于形成虚置栅极堆叠300的图案化工艺。虚置栅极堆叠300的多种材料层的形成方法可以是例如化学气相沉积、物理气相沉积或原子层沉积等任何合适工艺或其组合，本申请对此不作具体限定。
具体地，半导体层310可由半导体材料制备，例如由多晶硅制备。氮化物垫层320可由例如氮化硅材料通过化学气相沉积形成，可在随后的刻蚀步骤中用作硬掩膜。氧化物垫层330可由例如氧化硅材料通过例如热氧化工艺制备，可减轻衬底100与氮化物垫层320之间的应力。
在一个实施方式中，虚置栅极堆叠300可包括虚设栅极层(半导体层310)和多种其他材料层，例如还包括：形成于虚设栅极层上的氮化物垫层320，以及形成于氮化物垫层320上的氧化物垫层330。虚置栅极堆叠300的形成方法可以是沉积工艺和图案化工艺。图案化工艺可包括光刻工艺与蚀刻工艺。
具体地，可采用诸如离子铣刻蚀、等离子刻蚀、反应离子刻蚀和激光刻蚀等干法刻蚀工艺，或者通过其中使用刻蚀溶剂的湿法刻蚀工艺，或其他合适的工艺，由上至下依次去除氧化物垫层330、氮化物垫层320和半导体层310的一部分，暴露在第一表面110上形成的凸起111的一部分，以形成第一沟槽200。
图11至图13是根据一种传统制备工艺的中间体的结构的剖面示意图。
如图11至图13所示，基于制备工艺的边缘效应(edge effect)，中间体10的氧化物垫层1和氮化物垫层2位于边缘部分的侧面呈一定角度的倾斜，往往会导致半导体层3(多晶硅虚设栅极)位于边缘部分的保护层31受损，进而在衬底4的沟槽5中形成外延生长层6的过程中，在中间体10的边缘处半导体层3与氮化物垫层2相邻的部分上会发生不希望的硅锗生长(生成外延生长层7)，使中间体10出现缺陷，影响后续的化学机械抛光(CMP)去除介电层等工序的进行，造成PMOS成品的良率损失。
图14是根据另一种传统制备工艺的形成沟槽40后的结构的剖面示意图。
如图14所示，基于制备工艺的边缘效应(edge effect)，中间体20的氧化物垫层10和氮化物垫层50位于边缘部分的侧面呈一定角度的倾斜，往往会导致半导体层30(多晶硅虚设栅极)位于边缘部分的保护层301受损。
为解决上述问题，在一种传统制备场效应晶体管的工艺中，可增加氧化物垫层10的厚度(如图14所示，增加厚度后的氧化物垫层为10’)，使得位于中间体20的边缘部分的氮化物垫层50的侧面与半导体层30的侧面保持一致，氮化物垫层50的表面的保护层301’并未受到破坏，在后续制程中在沟槽40中生长外延层，半导体层30与氮化物垫层50相邻的部分上并不会出现不良的外延生长。
然而，上述场效应晶体管制备方法加大了沟槽的深宽比，改变了场效应晶体管的短沟道的轮廓，容易引起器件电性能的变化。
图3是根据本申请的一个实施方式的制备方法形成牺牲层后的结构的剖面示意图。图4是根据本申请的一个实施方式的制备方法减薄半导体层宽度后的结构的剖面示意图。图5是根据本申请的一个实施方式的制备方法去除牺牲层后的结构的剖面示意图。
如图3至图5所示，未解决传统制备工艺中问题，本申请提供的场效应晶体管的制备方法1000包括：在第一表面110上形成牺牲层400，牺牲层400围绕半导体层300，并填充第一沟槽200靠近衬底100的部分；减薄半导体层300的未被牺牲层400围绕的部分在平行于第一表面110方向的宽度；去除牺牲层400。
具体地，如图3所示，在衬底100的第一表面110、及虚设栅极300刻蚀后的第一沟槽200中暴露的鳍体111的上表面形成牺牲层400。在本申请的一个实施方式中，牺牲层400可为旋涂碳层(SOC)，其中，SOC是高碳含量的聚合物。
考虑到后续制程中，虚设栅极300中包括半导体层310的靠近氮化物垫层320的一部分、氮化物垫层320以及氧化物垫层330的部分可采用化学机械抛光(CMP)去除，因此牺牲层400的高度可选择大于预保留的半导体层310的高度。
作为一种选择，牺牲层400的填充第一沟槽200的靠近衬底100的部分在垂直于第一表面110的方向的高度可介于300埃米至600埃之间。
牺牲层400的围绕半导体层310的部分在垂直于第一表面110的方向的高度可介于700埃至1000埃之间，例如，牺牲层400的围绕半导体层310的部分在垂直于第一表面110的方向的高度可约为1000埃。
如图4所示，可以牺牲层400为掩膜，例如可采用例如干法刻蚀，修整半导体层310的与氮化硅320相邻的部分(未被牺牲层400围绕的部分)，使其在平行于第一表面110方向的宽度变窄。
进一步地，可选择在氯气Cl2环境中，减薄半导体层310的未被牺牲层400围绕的部分在平行于第一表面110方向的宽度，以在减薄半导体310的宽度时可保留氮化物垫层320和氧化物垫层330的宽度。
在本申请的一个实施方式中，在减薄步骤后，可使半导体层310与氮化物垫层320和氧化物垫层330在平行于第一表面110方向的宽度的差值在30埃至40埃之间。
在本申请的一个实施方式中，在减薄步骤后，可使减薄后的半导体层310的在平行于第一表面110方向的宽度减少至原来宽度的80％至90％。
如图5所示，可采用例如湿法刻蚀工艺去除牺牲层400。根据本申请提供场效应晶体管的制备方法可使半导体层310的外表面相对于其上的氮化物垫层320和氧化物垫层330的外表面向内凹进一定的距离，以使得氮化物垫层320和氧化物垫层330在后续外延生长硅锗的工艺操作中对半导体层310实现较好的保护，避免场效应晶体管由于在半导体层310与氮化物垫层320相邻的边缘部分产生的不良生长所带来的缺陷。
图6是根据本申请的一个实施方式的制备方法形成间隔层后的结构的剖面示意图。图7是根据本申请的一个实施方式的制备方法形成第二沟槽后的结构的剖面示意图。图8是根据本申请的一个实施方式的制备方法形成生长外延层后的结构的剖面示意图。
如图6至图8所示，本申请提供的场效应晶体管的制备方法1000包括：去除衬底100的对应第一沟槽200的部分以形成第二沟槽210，并在第二沟槽210中形成外延生长层600。
如图6所示，具体地，在去除衬底100的对应第一沟槽200的部分以形成第二沟槽210，为了保护虚置栅极堆叠300不会受到破坏，可在虚置栅极堆叠300的暴露的顶部表面和侧面形成保护层500，保护层500的厚度可根据需要具体设定，本申请不作先限定。
保护层500的形成方法亦可选择例如CVD、PVD、ALD或其任何组合的沉积工艺形成。保护层500可包含任何合适的介电材料，作为一种选择，保护层500可以是例如氮化硅或碳氮化硅。
进一步地，可通过湿法刻蚀和干法刻蚀中的任意一种或组合在衬底100的对应第一沟槽200的部分以形成第二沟槽210。本申请对于第二沟槽210的具体实现方式不作限定。
如图7所示，在第二沟槽210中形成外延生长层600可作为场效应晶体管的源极或漏极结构使用。场效应晶体管的源极或漏极结构可由本领域的技术人员公知的材料制备。半导体材料例如可包括III-V族半导体，例如GaAs、InP、GaN、SiC等，以及IV族半导体，如Si、Ge等。本申请对此不作限定。
外延生长层600可包含多个外延半导体层。外延生长层600的形成方法可采用气相外延、液相外延以及分子束外延中的任意一种或者组合，本申请对此不作具体限定。
由于硅锗较多晶硅具有更高的迁移率，有助于提高沟道层的载流子迁移率，因此，在本申请的一个实施方式中，对于P型鳍状场效晶体管，P型外延材料可选择包含硅锗的一个或多个外延层，其中硅锗可掺杂P型掺杂如硼、锗、铟等。
进一步地，可通过控制外延生长工艺的温度等参数，使硅锗外延层600中锗的含量为15％至50％之间。例如，外延生长工艺的工艺温度可控制在400℃至500℃之间。外延生长层600可实现梯度式的结构，换言之，外延生长层600可包括例如三层硅锗不同含量比的合金结构，例如第一层结构中锗的含量大致可为20％，第二层结构中锗的含量大致可为50％，第三层结构中锗的含量大致可为20％。
图9是根据本申请的一个实施方式的制备方法去除半导体层后的结构的剖面示意图。图10是根据本申请的一个实施方式的制备方法形成栅极层后的结构的剖面示意图。
如图9至图10所示，本申请提供的场效应晶体管的制备方法1000包括：沿垂直于第一表面的方向依次去除垫层和半导体层，以保留未做减薄处理的半导体层的一部分；在第一表面的未设置半导体层的部分上以及外延生长层与半导体层之间形成氧化层；以及去除半导体层以形成牺牲空间，在牺牲空间内形成栅极层。
场效应晶体管的各个部分可由本领域的技术人员公知的材料制备。
栅极导体可由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体或者其它导电材料，例如TaC、TiN、TaTbN、TaErN、TiAlN、TaN、PtSix、Si、Pt、Ru、Ir、MoRuOx以及各种导电材料的组合。栅极电介质层可由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氮氧化物、硅酸盐、氯酸盐、钛酸盐等。本申请对此不作限定。
如图9所示，可采用例如化学机械抛光(CMP)的工艺去除虚置栅极堆叠300的一部分。具体的去除部分包括氮化物垫层320、氧化物垫层330、保护层310的减薄处理过的部分以及保护层310的未做减薄处理的部分中的一些，去除虚置栅极堆叠300的步骤后，仅剩余图9中的保护层311。
在本申请的一个实施方式中，在除虚置栅极堆叠300的步骤后，可在第一表面110的未设置半导体层311的部分上以及外延生长层600与半导体层311之间形成氧化层700，氧化层700可作为场效应晶体管栅极电介质层。进一步地，可通过例如CVD、PVD、ALD或其任何组合的沉积工艺形成氧化层700。
如图10所示，在形成氧化层700后，可去除半导体层311以形成牺牲空间，并在牺牲空间内形成栅极层800。
具体地，去除虚设栅极(半导体层311)，其移除方法可部分或全部为干法蚀刻工艺或湿法刻蚀工艺中的任意一种或组合。
进一步地，去除步骤可包含一道或多道蚀刻工艺，其对虚置栅极311中包含的材料具有选择性，可采用诸如干蚀刻、湿蚀刻、反应性离子蚀刻或其任意组合蚀刻工艺去除半导体层311以形成牺牲空间。
在一个实施方式中，替换的金属栅极结构700可包括含有高介电常数的介电材料的栅极介电层(图中未示出)和栅极。可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在移除虚设栅极后形成的牺牲空间里形成栅极层800。
本申请的场效应晶体管制备方法，通过对半导体层的顶部形貌进行修整，使该部分的宽度(平行于衬底表面的宽度)相对于氮化硅垫层的宽度变窄，在不改变现有工艺过程和器件性能的基础上，可有效地避免在后续制程中由不良外延生长所造成的缺陷。
本申请另一方面还提供一种由上述方法制备的场效应晶体管，具体地，如图10所示，场效应晶体管包括：鳍型衬底100、外延生长600、栅极层800和氧化物层700。
鳍型衬底100可包括具有凸起的第一表面110。外延生长层600设置在沟槽中，沟槽位于第一表面110的凸起111的一部分。栅极层800设置在第一表面110上，并围绕覆盖凸起111的未设置沟槽的部分。氧化物层700设置于第一表面110上，氧化物层700围绕栅极层800并填充在外延成长层600与栅极层800之间。
本申请通过在制备过程中使半导体层310的外表面相对于其上的氮化物垫层320和氧化物垫层330的外表面向内凹进一定的距离，使得氮化物垫层320和氧化物垫层330在后续外延生长硅锗的工艺操作中对半导体层310实现较好的保护，使得最终形成的场效应晶体管产品未有因不良生长所带来的缺陷，而获得了较好的电特性。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (12)
1.一种制备场效应晶体管的方法，其特征在于，所述方法包括：
制备在第一表面具有凸起的鳍型衬底，并在所述衬底上依次形成覆盖所述凸起和所述第一表面的一部分的半导体层和垫层；
依次去除所述垫层的一部分和所述半导体层的一部分，以形成暴露所述凸起的一部分的第一沟槽；
在所述第一表面上形成牺牲层，所述牺牲层围绕所述半导体层并填充所述第一沟槽的靠近所述衬底的部分；
减薄所述半导体层的未被所述牺牲层围绕的部分在平行于所述第一表面方向的宽度；
去除所述牺牲层；以及
去除所述衬底的对应所述第一沟槽的部分以形成第二沟槽，并在所述第二沟槽中形成外延生长层。
2.根据权利要求1所述的方法，其特征在于，在减薄步骤后，所述半导体层与所述垫层在平行于所述第一表面方向的宽度的差值在30埃至40埃之间。
3.根据权利要求1所述的方法，其特征在于，减薄所述半导体层的未被所述牺牲层围绕的部分在平行于所述第一表面方向的宽度包括：
采用干法刻蚀工艺减薄所述半导体层的所述宽度；以及
将减薄后的所述半导体层的在平行于所述第一表面方向的宽度减少至原宽度的80％至90％。
4.根据权利要求3所述的方法，其特征在于，采用干法刻蚀工艺减薄所述半导体层的所述宽度包括：
选取Cl2作为刻蚀气体，以在减薄所述半导体的所述宽度时保留所述垫层的宽度。
5.根据权利要求1所述的方法，其特征在于，在所述第二沟槽中形成外延生长层包括：
采用气相外延、液相外延以及分子束外延中的任意一种或者组合在所述第二沟槽中形成外延生长层。
6.根据权利要求5所述的方法，其特征在于，在所述第二沟槽中形成外延生长层之前，所述方法还包括：
在所述半导体层的暴露的外表面上形成保护层；以及
在所述垫层的暴露的外表面上形成保护层。
7.根据权利要求1所述的方法，其特征在于，所述外延生长层为硅锗外延层。
8.根据权利要求7所述的方法，其特征在于，所述硅锗外延层中锗的含量为15％至50％之间。
9.根据权利要求1所述的方法，其特征在于，所述方法还包括：
沿垂直于所述第一表面的方向依次去除所述垫层和所述半导体层，以保留未做减薄处理的半导体层的一部分；
在所述第一表面的未设置半导体层的部分上以及所述外延生长层与所述半导体层之间形成氧化层；以及
去除所述半导体层以形成牺牲空间，在所述牺牲空间内形成栅极层。
10.根据权利要求1所述的方法，其特征在于，所述牺牲层的填充所述第一沟槽的靠近所述衬底的部分在垂直于所述第一表面的方向的高度在300埃至600埃之间。
11.根据权利要求1所述的方法，其特征在于，所述牺牲层的围绕所述半导体层的部分在垂直于所述第一表面的方向的高度在700埃至1000埃之间。
12.一种基于权利要求 1至11中任一项所述的方法制备的场效应晶体管，其特征在于，包括：
鳍型衬底，包括具有凸起的第一表面；
外延生长层，设置在沟槽中，所述沟槽位于所述第一表面的所述凸起的一部分；
栅极层，所述栅极层设置在所述第一表面，并围绕覆盖所述凸起的未设置所述沟槽的部分；以及
氧化物层，设置于所述第一表面，所述氧化物层围绕所述栅极层并填充在所述外延生长层与所述栅极层之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110284047.5A CN112864239B (zh) | 2021-03-17 | 2021-03-17 | 场效应晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110284047.5A CN112864239B (zh) | 2021-03-17 | 2021-03-17 | 场效应晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112864239A CN112864239A (zh) | 2021-05-28 |
| CN112864239B true CN112864239B (zh) | 2022-04-26 |
Family
ID=75994895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110284047.5A Active CN112864239B (zh) | 2021-03-17 | 2021-03-17 | 场效应晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112864239B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555895B1 (en) * | 2000-07-17 | 2003-04-29 | General Semiconductor, Inc. | Devices and methods for addressing optical edge effects in connection with etched trenches |
| CN103426907B (zh) * | 2012-05-23 | 2016-09-21 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103839814B (zh) * | 2012-11-21 | 2016-12-21 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| US10115825B1 (en) * | 2017-04-28 | 2018-10-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and method for FinFET device with asymmetric contact |
| US10665514B2 (en) * | 2018-06-19 | 2020-05-26 | International Business Machines Corporation | Controlling active fin height of FinFET device using etch protection layer to prevent recess of isolation layer during gate oxide removal |
-
2021
- 2021-03-17 CN CN202110284047.5A patent/CN112864239B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN112864239A (zh) | 2021-05-28 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |