CN116504616B - 半导体器件的制造方法 - Google Patents
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Abstract
本发明属于半导体技术领域，具体公开一种半导体器件的制造方法，包括：在衬底上形成相互间隔的第一叠层结构和第二叠层结构，第一叠层结构和第二叠层结构分别包括交替堆叠的第一半导体层和第二半导体层；在第一叠层结构和第二叠层结构之间填充隔离墙和牺牲层，牺牲层位于隔离墙的两侧，以分别间隔隔离墙与第一叠层结构和第二叠层结构，牺牲层相对于第一半导体层或第二半导体层具有高刻蚀选择比；去除第一半导体层和第二半导体层中的一者以及牺牲层；在另一者周围形成栅极结构。本发明在隔离沟槽内形成隔离墙和牺牲层并通过后续刻蚀工艺去除牺牲层，从而形成围绕整个沟道区周围的栅极结构，能够实现更小的DIBL，对半导体器件的漏电流实现更好的控制。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种半导体器件的制造方法。
背景技术
为了应对半导体器件的关键尺寸不断缩小、且器件密度不断增大的挑战，目前提出了一种Forksheet结构，该结构在两个晶体管之间引入隔离墙结构，以使得两个晶体管之间的间距能够进一步缩短。
然而，在常规的Forksheet结构中，两个晶体管的沟道区贴附于隔离墙的两侧，后续在沟道区外侧形成栅极结构时，栅极结构仅能围绕沟道区的三个侧面，在3nm以及更精细的半导体制造工艺中，难以实现更小的漏致势垒降低（DIBL，Drain Induced BarrierLowering）。
发明内容
本发明实施例公开了一种半导体器件的制造方法，以解决相关技术中半导体器件DIBL较大的问题。
为了解决上述技术问题，本发明实施例公开了一种半导体器件的制造方法，包括：
在衬底上形成相互间隔的第一叠层结构和第二叠层结构，所述第一叠层结构和所述第二叠层结构分别包括交替堆叠的第一半导体层和第二半导体层；
在所述第一叠层结构和所述第二叠层结构之间填充隔离墙和牺牲层，所述牺牲层位于所述隔离墙的两侧，以分别间隔所述隔离墙与所述第一叠层结构和所述第二叠层结构，所述牺牲层相对于所述第一半导体层或所述第二半导体层具有高刻蚀选择比；
去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层；
在所述第一半导体层和所述第二半导体层中的另一者周围形成栅极结构。
作为一些可选实施方式，所述在衬底上形成相互间隔的第一叠层结构和第二叠层结构，包括：
在所述衬底上形成交替堆叠的所述第一半导体层和所述第二半导体层；
对交替堆叠的所述第一半导体层和所述第二半导体层进行刻蚀以形成隔离沟槽，所述隔离沟槽将交替堆叠的所述第一半导体层和所述第二半导体层分隔为所述第一叠层结构和所述第二叠层结构，所述第一叠层结构用于形成第一半导体器件，所述第二叠层结构用于形成第二半导体器件。
作为一些可选实施方式，所述在所述第一叠层结构和所述第二叠层结构之间填充隔离墙和牺牲层，包括：
形成覆盖所述隔离沟槽的侧壁和底面的衬垫层；
在所述衬垫层上形成所述隔离墙以填充所述隔离沟槽；
去除位于所述隔离沟槽侧壁的至少部分所述衬垫层以形成空腔；
向所述空腔填充所述牺牲层。
作为一些可选实施方式，所述去除位于所述隔离沟槽侧壁的至少部分所述衬垫层以形成空腔，包括：
去除所述隔离墙与所述第一叠层结构之间的至少部分所述衬垫层以形成第一空腔；以及
去除所述隔离墙与所述第二叠层结构之间的至少部分所述衬垫层以形成第二空腔；
所述向所述空腔填充所述牺牲层，包括：
向所述第一空腔填充第一子牺牲层，所述第一子牺牲层相对于所述第一半导体层和所述第二半导体层中的一者具有高刻蚀选择比；以及
向所述第二空腔填充第二子牺牲层，所述第二子牺牲层相对于所述第一半导体层和所述第二半导体层中的另一者具有高刻蚀选择比。
作为一些可选实施方式，所述牺牲层包括第一子牺牲层和第二子牺牲层；
所述第一子牺牲层位于所述隔离墙与所述第一叠层结构之间，以间隔所述隔离墙与所述第一叠层结构，所述第一子牺牲层相对于所述第一半导体层和所述第二半导体层中的一者具有高刻蚀选择比；
所述第二子牺牲层位于所述隔离墙与所述第二叠层结构之间，以间隔所述隔离墙与所述第二叠层结构，所述第二子牺牲层相对于所述第一半导体层和所述第二半导体层中的另一者具有高刻蚀选择比。
作为一些可选实施方式，所述第一子牺牲层的材料与所述第一半导体层和所述第二半导体层中的一者相同；
所述第二子牺牲层的材料与所述第一半导体层和所述第二半导体层中的另一者相同。
作为一些可选实施方式，所述第一半导体层为Si，所述第二半导体层为SiGe；
所述第一子牺牲层为多晶Si和多晶SiGe中的一者；
所述第二子牺牲层为多晶Si和多晶SiGe中的另一者。
作为一些可选实施方式，所述第一半导体层相对于所述第二半导体层具有高刻蚀选择比；或者
所述第二半导体层相对于所述第一半导体层具有高刻蚀选择比。
作为一些可选实施方式，所述牺牲层的材料与所述第一半导体层或所述第二半导体层相同；
当所述牺牲层的材料与所述第一半导体层相同时，所述牺牲层和所述第一半导体层相对于所述第二半导体层具有高刻蚀选择比，所述去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层，包括：去除所述第一半导体层和所述牺牲层；
当所述牺牲层的材料与所述第二半导体层相同时，所述牺牲层和所述第二半导体层相对于所述第一半导体层具有高刻蚀选择比，所述去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层，包括：去除所述第二半导体层和所述牺牲层。
作为一些可选实施方式，所述第一半导体层为Si，所述第二半导体层为SiGe；
所述牺牲层为多晶Si或多晶SiGe。
作为一些可选实施方式，利用干法或湿法刻蚀工艺去除位于所述隔离沟槽侧壁的至少部分所述衬垫层；
所述衬垫层与所述隔离墙之间具有高刻蚀选择比；并且
所述牺牲层与所述隔离墙之间具有高刻蚀选择比。
作为一些可选实施方式，在去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层之前，还包括：
在所述第一叠层结构和所述第二叠层结构的沿第二方向的两侧形成源区和漏区，所述第二方向与第一方向垂直，所述第一方向为所述第一叠层结构和所述第二叠层结构的排布方向。
作为一些可选实施方式，所述在所述第一叠层结构和所述第二叠层结构的沿第二方向的两侧形成源区和漏区，包括：
沿所述第二方向去除预定厚度的所述第一半导体层和所述第二半导体层中的一者；
利用绝缘层填充被去除的所述第一半导体层和所述第二半导体层中的所述一者；
在所述第一半导体层和所述第二半导体层中的另一者表面进行外延生长以形成所述源区和所述漏区。
在本发明实施例的半导体器件的制造方法中，通过在隔离沟槽内形成隔离墙和牺牲层，并通过后续的刻蚀工艺去除该牺牲层，从而可以形成围绕整个沟道区周围的栅极结构，能够实现更小的DIBL，对半导体器件的漏电流实现更好的控制。
附图说明
图1示出了本发明实施例的半导体器件的制造方法的流程图；
图2示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图3示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图4示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图5示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图6示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图7示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图8示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图9至图12分别示出了本发明另一实施例的半导体器件的制造方法的各个阶段之一的示意图；
图13示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图14示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图15A和图15B示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图16A和图16B示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图17A和图17B示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图18A和图18B示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图19A和图19B示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图；
图20示出了本发明实施例的半导体器件的制造方法的各个阶段之一的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本领域技术人员应当理解，本发明实施例仅是对可以以各种形式来实施本发明所请求保护的结构和方法的说明。此外，结合各种实施例给出的每个示例旨在是说明性的，而不是限制性的。此外，附图不一定按比例绘制，一些特征可能被夸大以显示特定组件的细节。因此，本发明实施例中的具体结构和功能细节不应被解释为限制性的，而仅仅是作为教导本领域技术人员以不同方式采用本发明实施例的方法和结构的代表性基础。 还应注意,相同和对应的元素由相同的附图标记表示。
在下文的描述中，阐述了许多具体细节，例如特定结构、组件、材料、尺寸、处理步骤和技术，以便提供对本发明的各种实施例的理解。然而，本领域技术人员应当理解，可以在没有这些具体细节的情况下实践本发明的各种实施例。 在其他情况下，未详细描述众所周知的结构或处理步骤，以避免混淆本发明。
出于下文描述的目的，术语“上”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应与说明书附图所公开的结构和方法中的定向有关。应当理解，当作为层、区域或衬底的元素被称为在另一元素上时，该元素可以直接在另一元素上，或者也可以存在中间元素。相反,当一个元素被称为直接在另一元素上时,两者之间不存在中间元素。还应当理解,当一个元素被称为在另一元素下时，该元素可以直接在另一元素下，或者可以存在中间元素。相反。当一个元素被称为直接在另一元素下时，两者之间不存在中间元素。
下面将结合附图，对本发明实施例公开的技术方案进行详细说明。
本发明实施例提供了一种半导体器件的制造方法，如图1所示，该方法可以包括如下步骤。
S110、在衬底上形成相互间隔的第一叠层结构和第二叠层结构。
如图3所示，衬底100上形成有相互间隔的第一叠层结构200A和第二叠层结构200B，第一叠层结构200A和第二叠层结构200B分别包括交替堆叠的第一半导体层110和第二半导体层120。在一些可选实施方式中，第一叠层结构200A和第二叠层结构200B例如可以通过隔离沟槽130间隔开。
衬底100在至少其表面部分上包括单晶半导体层。衬底100可以包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在一些可选实施方式中，衬底100可以由晶体Si制成。衬底100可以在其表面区中包括一个或多个缓冲层(未示出)。缓冲层可以用于逐渐地将晶格常数从衬底的晶格常数改变为源极/漏极区的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在一些可选实施方式中，衬底100可以包括在硅衬底上外延生长的硅锗(SiGe)缓冲层。衬底100还可以包括已经适当掺杂有杂质(例如，p型或n型导电性)的各个区域。
第一半导体层110和第二半导体层120可以由具有不同晶格常数的材料制成，并且可以包括Si、Ge、SiGe、GeSn、SiGeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一层或多层。在一些可选实施方式中，第一半导体层110和第二半导体层120由Si、Si化合物、SiGe、Ge或Ge化合物制成。在某些可选实施方式中，第一半导体层110是Si，第二半导体层120是SiGe。在其他可选实施方式中，第一半导体层110也可以是SiGe，第一半导体层110和第二半导体层120的Ge含量不同。为简要起见，在本文中，以第一半导体层110为Si，第二半导体层120为SiGe为例，详细描述本发明实施例。
需要说明的是，在后续的刻蚀工艺中，第一半导体层110相对于第二半导体层120具有高刻蚀选择比，或者第二半导体层120相对于第一半导体层110具有高刻蚀选择比，从而可以选择性地去除第一半导体层110或是第二半导体层120。在这里，高刻蚀选择比指的是刻蚀选择比大于10，优选地大于50，更优选地大于100，以精确地进行选择性刻蚀工艺，在去除掉第一半导体层110和第二半导体层120中的一者的同时，尽可能避免对第一半导体层110和第二半导体层120中的另一者造成损伤。
在本实施例中，第一叠层结构200A用于形成第一半导体器件，第二叠层结构200B用于形成第二半导体器件，该第一半导体器件和第二半导体器件例如可以为场效应晶体管。以第一半导体层110为Si，第二半导体层120为SiGe为例，当待形成的半导体器件被去除第一半导体层110，保留第二半导体层120时，该半导体器件可以作为P型半导体器件；当待形成的半导体器件被去除第二半导体层120，保留第一半导体层110时，该半导体器件可以作为N型半导体器件。
在图3的示例中，第一叠层结构200A和第二叠层结构200B中的第一半导体层110和第二半导体层120同层设置。在本发明实施例的一些可选实施方式中，第一叠层结构200A和第二叠层结构200B中的第一半导体层110和第二半导体层120可以错层设置，即第一叠层结构200A中的第一半导体层110与第二叠层结构200B中的第二半导体层120位于同一水平面，第一叠层结构200A中的第二半导体层120与第二叠层结构200B中的第一半导体层110位于同一水平面。
在本发明实施例的一些可选实施方式中，上述步骤S110可以包括：
S111、在衬底上形成交替堆叠的第一半导体层和第二半导体层。
如图2所示，衬底100上形成了交替堆叠的第一半导体层110和第二半导体层120。
S112、对交替堆叠的第一半导体层和第二半导体层进行刻蚀以形成隔离沟槽。
如图3所示，通过刻蚀工艺在交替堆叠的第一半导体层110和第二半导体层120中形成了隔离沟槽130，隔离沟槽130分隔开了用于形成第一半导体器件的第一叠层结构200A和用于形成第二半导体器件的第二叠层结构200B。作为本发明实施例的一些可选实施方式，第一半导体器件和第二半导体器件可以为相同导电类型，例如都为N型半导体器件或P型半导体器件。在另一些可选实施方式中，第一半导体器件和第二半导体器件也可以为不同导电类型，例如第一半导体器件为N型半导体器件，第二半导体器件为P型半导体器件。在本发明实施例的一些可选实施方式中，隔离沟槽130可以深入至衬底100中，如图3所示，从而可以作为浅沟槽隔离结构（shallow trench isolation，STI），以将两个半导体器件隔离开。
S120、在第一叠层结构和第二叠层结构之间填充隔离墙和牺牲层。
如图7所示，隔离墙132和牺牲层134形成在第一叠层结构200A和第二叠层结构200B之间，且填充第一叠层结构200A和第二叠层结构200B之间的空间。牺牲层134位于隔离墙132的两侧，以分别间隔隔离墙132与第一叠层结构200A和第二叠层结构200B，也即隔离墙132的两侧分别通过牺牲层134与第一叠层结构200A和第二叠层结构200B间隔开。为了保证在后续的刻蚀工艺中，牺牲层134被随同第一半导体层110或所述第二半导体层120去除，牺牲层134需要相对于第一半导体层110或第二半导体层120具有高刻蚀选择比。
在本发明实施例的一些可选实施方式中，上述步骤S120可以包括：
S121、形成覆盖隔离沟槽的侧壁和底面的衬垫层。
如图4所示，可以通过CVD（包括LPCVD和PECVD）、PVD、ALD或其他合适的工艺形成衬垫层131，以覆盖隔离沟槽130的顶面、底面和侧壁。在某些可选实施方式中，衬垫层131可以为氧化硅，例如可以通过ALD工艺制成。
S122、在衬垫层上形成隔离墙以填充隔离沟槽。
如图5所示，衬垫层131上形成了隔离墙132，从而填充了隔离沟槽130。在本步骤中，例如可以通过ALD或CVD等工艺来形成隔离墙132。隔离墙132可以为氮化硅、氧化铝、氧化铪（HfO2），或者其他高k介电材料。尽管图中未示出，本领域技术人员应当理解，在形成隔离墙132填充隔离沟槽130之后，可以通过刻蚀或化学机械研磨（CMP）等工艺去除隔离沟槽130以外的衬垫层131和隔离墙132，从而得到如图5所示的半导体结构。
S123、去除位于隔离沟槽侧壁的至少部分衬垫层以形成空腔。
如图6所示，隔离沟槽130侧壁的至少部分衬垫层131被去除，以形成空腔133。在图6的示例中，隔离沟槽130侧壁的部分衬垫层131被去除，空腔133延伸至衬底100的表面下方。当然，也可以选择去除隔离沟槽130侧壁的全部衬垫层131。
在本发明实施例的一些可选实施方式中，由于需要实现对衬垫层131进行刻蚀时，避免隔离墙132受到损伤，衬垫层131与隔离墙132之间具有高刻蚀选择比，可以采用干法刻蚀工艺来执行步骤S123，例如可以采用较低的腔室压力，以增大刻蚀等离子体的自由程，从而能够使得空腔133延伸至衬底100的表面下方。在本发明实施例的另一些可选实施方式中，可以采用湿法刻蚀工艺来执行步骤S123。
S124、向空腔填充牺牲层。
如图7所示，空腔133被填充了牺牲层134。在本步骤中，可以采用较低的腔室压力，以增大沉积等离子体的自由程，从而使得空腔133能够被充分填充。
在本发明实施例的一些可选实施方式中，牺牲层134与隔离墙132之间具有高刻蚀选择比。为此，牺牲层134可以选用与第一半导体层110或第二半导体层120相同的材料。具体而言，当牺牲层134的材料与第一半导体层110相同时，牺牲层134和第一半导体层110相对于第二半导体层120具有高刻蚀选择比，从而在后续的刻蚀工艺中，牺牲层134与第一半导体层110一同被去除；当牺牲层134的材料与第二半导体层120相同时，牺牲层134和第二半导体层120相对于第一半导体层110具有高刻蚀选择比，从而在后续的刻蚀工艺中，牺牲层134与第二半导体层120一同被去除。并且，在去除牺牲层134与第一半导体层110或第二半导体层120的同时，需要保持隔离墙132不被刻蚀。也正是基于上述考虑，在本实施例中，将部分衬垫层131的材料替换为了牺牲层134的材料，从而能够实现后续的选择性刻蚀。
在本发明实施例的一些更具体的可选实施方式中，第一半导体层110为Si，第二半导体层120为SiGe；牺牲层134为多晶Si或多晶SiGe。当牺牲层134为多晶Si时，在后续的刻蚀工艺中，牺牲层134与第一半导体层110一同被去除；当牺牲层134为多晶SiGe时，在后续的刻蚀工艺中，牺牲层134与第二半导体层120一同被去除。具体地，向空腔133填充牺牲层134的步骤，可以包括：向空腔133填充非晶Si或非晶SiGe；对非晶Si或非晶SiGe进行退火处理以形成多晶Si或多晶SiGe。例如可以采用LPCVD工艺向空腔133填充非晶Si或非晶SiGe，然后对所填充的非晶Si或非晶SiGe进行高温退火处理，以使得非晶Si或非晶SiGe重结晶为多晶Si或多晶SiGe。
S130、形成第一半导体器件和第二半导体器件的源区和漏区。为避免本发明的主要构思被模糊，在下文中将对此步骤进行详细描述。
S140、去除第一半导体层和第二半导体层中的一者以及牺牲层。
在图8的示例中，第一叠层结构200A和第二叠层结构200B中的第二半导体层120以及牺牲层134被去除，仅保留第一半导体层110。如上文所述，第一半导体层110例如可以为Si，第二半导体层120例如可以为SiGe，牺牲层134例如可以为多晶SiGe，在本步骤的刻蚀工艺中，通过使SiGe与Si之间具有高刻蚀选择比，从而实现去除第二半导体层120以及牺牲层134被去除，仅保留第一半导体层110，从而通过后续工艺形成两个N型半导体器件。然而，本发明并不限于此，在一些可选实施方式中，第一半导体层110例如可以为Si，第二半导体层120例如可以为SiGe，牺牲层134例如可以为多晶Si，在此情况下，通过使刻蚀工艺中Si与SiGe之间具有高刻蚀选择比，从而实现去除第一半导体层110以及牺牲层134被去除，仅保留第二半导体层120，从而通过后续工艺形成两个P型半导体器件。同时，由于还需要避免去除牺牲层134时对隔离墙132造成损伤，需要牺牲层134与隔离墙132之间具有高刻蚀选择比。
在本发明实施例的另一些可选实施方式中，如图9至图12所示，隔离墙132两侧的牺牲层可以不同，牺牲层134可以包括第一子牺牲层134a和第二子牺牲层134b，第一子牺牲层134a位于隔离墙132与第一叠层结构200A之间，以间隔隔离墙132与第一叠层结构200A；第二子牺牲层134b位于隔离墙132与第二叠层结构200B之间，以间隔隔离墙132与第二叠层结构200B。其中，第一子牺牲层134a相对于第一半导体层110和第二半导体层120中的一者具有高刻蚀选择比，第二子牺牲层134b相对于第一半导体层110和第二半导体层120中的另一者具有高刻蚀选择比。例如第一子牺牲层134a相对于第一半导体层110具有高刻蚀选择比，第二子牺牲层134b相对于第二半导体层120具有高刻蚀选择比，由此，在后续的对第一叠层结构200A的刻蚀工艺中，第一子牺牲层134a与第二半导体层120一同被去除，第一叠层结构200A仅保留第一半导体层110；在后续的对第二叠层结构200B的刻蚀工艺中，第二子牺牲层134b与第一半导体层110一同被去除，第二叠层结构200B仅保留第一半导体层110，从而可以通过后续工艺形成一个N型半导体器件和一个P型半导体器件。
具体地，第一子牺牲层134a的材料与第一半导体层110和第二半导体层120中的一者相同，第二子牺牲层134b的材料与第一半导体层110和第二半导体层120中的另一者相同。例如，第一子牺牲层134a的材料与第二半导体层120相同，第二子牺牲层134b的材料与第一半导体层110相同。更具体地，第一半导体层110为Si，第二半导体层120为SiGe，第一子牺牲层134a为多晶Si和多晶SiGe中的一者；第二子牺牲层134b为多晶Si和多晶SiGe中的另一者。例如，第一子牺牲层134a为多晶SiGe，第二子牺牲层134b为多晶Si。
具体而言，形成上述第一子牺牲层134a和第二子牺牲层134b的方法可以包括如下步骤：
S123a、去除隔离墙与第一叠层结构之间的至少部分衬垫层以形成第一空腔。
如图9所示，需要形成保护隔离墙132与第二叠层结构200B之间的衬垫层131b的掩膜层，该掩膜层例如可以覆盖隔离墙132、衬底层131b以及第二叠层结构200B，从而可以对暴露出的隔离墙132与第一叠层结构200A之间的至少部分衬垫层131进行刻蚀，以形成第一空腔133a。
S124a、向第一空腔填充第一子牺牲层。
如图10所示，向第一空腔133a填充第一子牺牲层134a，第一子牺牲层134a相对于第一半导体层110和第二半导体层120中的一者具有高刻蚀选择比。在一种可选实施方式中，第一半导体层110为Si，第二半导体层120为SiGe，第一子牺牲层134a为多晶SiGe。
S123b、去除隔离墙与第二叠层结构之间的至少部分衬垫层以形成第二空腔。
如图11所示，去除上述步骤S123a中形成的掩膜层，并形成保护隔离墙132与第一叠层结构200A之间的第一子牺牲层134a的掩膜层，该掩膜层例如可以覆盖隔离墙132、第一子牺牲层134a以及第一叠层结构200A，从而可以对暴露出的隔离墙132与第二叠层结构200B之间的至少部分衬垫层131进行刻蚀，以形成第二空腔133b。
S124b、向第二空腔填充第二子牺牲层。
如图12所示，向第二空腔133b填充第二子牺牲层134b，并去除步骤S123b中形成的掩膜层，从而可以得到图12所示的半导体结构。
通过上述步骤S123a、S124a、S123b和S124b即可以实现在隔离墙132两侧分别形成的第一子牺牲层134a和第二子牺牲层134b，从而可以通过后续工艺，在隔离墙132的两侧分别形成一个N型半导体器件和一个P型半导体器件。
S150、在第一半导体层和第二半导体层中的另一者周围形成栅极结构。栅极结构可以包括围绕第一半导体层和第二半导体层中的另一者设置的栅极介电层141和栅电极层142。
在图13的示例中，由于第二半导体层120被去除，仅保留第一半导体层110，并且由于牺牲层134被去除，第一半导体层110与隔离墙132之间存在间隙，从而可以围绕整个第一半导体层110的周围形成栅极介电层141，被栅极介电层141所围绕的第一半导体层110形成为半导体器件的沟道区。在一些可选实施方式中，栅极介电层141可以包括介电材料(诸如氧化硅、氮化硅或高k介电材料)、其他合适的介电材料和/或其组合的一层或多层。高k介电材料例如可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或其组合。在某些实施例中，在沟道区（即第一半导体层110）和栅极介电层141之间还可以形成有界面层。栅极介电层141可以通过CVD、ALD或任何合适的方法形成。在一个可选实施例中，栅极介电层141的厚度在约1nm至约6nm的范围内。
如图14所示，在栅极介电层141外侧填充栅电极层142，从而形成了围绕第一半导体层110设置的栅电极层142。在一些可选实施方式中，栅电极层142可以包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其合金、其他合适的材料和/或其组合。栅电极层142可以通过CVD、ALD、电镀或其他合适的方法形成。
不同于常规的Forksheet结构中栅极结构只能围绕沟道的三个侧面，在本发明实施例的半导体器件的制造方法中，通过在隔离沟槽内形成隔离墙和牺牲层，并通过后续的刻蚀工艺去除该牺牲层，从而可以形成围绕整个沟道区周围的栅极结构，能够实现更小的DIBL，对半导体器件的漏电流实现更好的控制。
在下文中将对步骤S130进行详细说明，更具体地，需要在第一叠层结构200A和第二叠层结构200B的沿第二方向的两侧形成源区和漏区160，其中第二方向与第一方向垂直，第一方向为第一叠层结构200A和第二叠层结构200B的排布方向。上述步骤S140具体可以包括：
S131、形成覆盖第一叠层结构200A、第二叠层结构200B、隔离墙132和牺牲层134的伪栅（dummy gate）结构140，如图15A和图15B所示。
S132、沿第二方向去除预定厚度的第一半导体层110和第二半导体层120中的一者。
在图16A和图16B的示例中，第二半导体层120被去除预定厚度，该预定厚度约为3至10nm，更优选地为约5nm。
S133、利用绝缘层150填充被去除的第一半导体层110和第二半导体层120中的所述一者。
在图17A和图17B的示例中，绝缘层150填充了被去除的第二半导体层120。绝缘层150例如可以为氮化硅，例如可以通过ALD工艺形成在第一半导体层110和第二半导体层120的侧壁上，然后通过刻蚀工艺去除第一半导体层110上的绝缘层150。绝缘层150用于避免后续形成的栅极结构与源区或漏区导通。
S134、在第一半导体层110和第二半导体层120中的另一者表面进行外延生长以形成源区和漏区160。
在图18A和图18B的示例中，通过外延生长，在第一半导体层110表面生长出源区和漏区160。然后去除伪栅结构，从而得到图18A和图18B所示的半导体结构。
S135、在源区和漏区160上形成绝缘结构161，如图19A和图19B所示。
至此，通过上述步骤S131至S135实现了本发明实施例的半导体器件的源极和漏极结构的制造。在后续工序中，通过上文所述的步骤S140和S150实现了半导体器件的栅极结构的制造。
为了更清楚地表示步骤S140之后的半导体结构，图20示出了步骤S140之后的半导体结构的截面轴侧视图，如图20所示，沟道区（即第一半导体层110）沿第二方向上的两端分别连接于源区和漏区160，从而在图8所示的第一方向上的截面图中显示为悬空设置。绝缘层150形成在源区和漏区160与待形成的栅极结构之间，以避免栅极结构与源区和漏区160导通。在本发明实施例的半导体器件的制造方法中，通过在隔离沟槽内形成隔离墙和牺牲层，并通过后续的刻蚀工艺去除该牺牲层，从而可以形成围绕整个沟道区周围的栅极结构，能够实现更小的DIBL，对半导体器件的漏电流实现更好的控制。
本发明上文实施例中重点描述的是各个实施例之间的不同，各个实施例之间不同的优化特征只要不矛盾，均可以组合形成更优的实施例，考虑到行文简洁，在此则不再赘述。
以上所述仅为本发明的实施例而已，并不用于限制本发明。对于本领域技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
Claims (12)
1.一种半导体器件的制造方法，其特征在于，包括：
在衬底上形成相互间隔的第一叠层结构和第二叠层结构，所述第一叠层结构和所述第二叠层结构分别包括交替堆叠的第一半导体层和第二半导体层，所述第一叠层结构和所述第二叠层结构之间形成隔离沟槽；
在所述第一叠层结构和所述第二叠层结构之间填充隔离墙和牺牲层，所述牺牲层位于所述隔离墙的两侧，以分别间隔所述隔离墙与所述第一叠层结构和所述第二叠层结构，所述牺牲层相对于所述第一半导体层或所述第二半导体层具有高刻蚀选择比；
去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层；
在所述第一半导体层和所述第二半导体层中的另一者周围形成栅极结构；其中
所述在所述第一叠层结构和所述第二叠层结构之间填充隔离墙和牺牲层，包括：
形成覆盖所述隔离沟槽的侧壁和底面的衬垫层；
在所述衬垫层上形成所述隔离墙以填充所述隔离沟槽；
去除位于所述隔离沟槽侧壁的至少部分所述衬垫层以形成空腔；
向所述空腔填充所述牺牲层。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述在衬底上形成相互间隔的第一叠层结构和第二叠层结构，包括：
在所述衬底上形成交替堆叠的所述第一半导体层和所述第二半导体层；
对交替堆叠的所述第一半导体层和所述第二半导体层进行刻蚀以形成所述隔离沟槽，所述隔离沟槽将交替堆叠的所述第一半导体层和所述第二半导体层分隔为所述第一叠层结构和所述第二叠层结构，所述第一叠层结构用于形成第一半导体器件，所述第二叠层结构用于形成第二半导体器件。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述去除位于所述隔离沟槽侧壁的至少部分所述衬垫层以形成空腔，包括：
去除所述隔离墙与所述第一叠层结构之间的至少部分所述衬垫层以形成第一空腔；以及
去除所述隔离墙与所述第二叠层结构之间的至少部分所述衬垫层以形成第二空腔；
所述向所述空腔填充所述牺牲层，包括：
向所述第一空腔填充第一子牺牲层，所述第一子牺牲层相对于所述第一半导体层和所述第二半导体层中的一者具有高刻蚀选择比；以及
向所述第二空腔填充第二子牺牲层，所述第二子牺牲层相对于所述第一半导体层和所述第二半导体层中的另一者具有高刻蚀选择比。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述牺牲层包括第一子牺牲层和第二子牺牲层；
所述第一子牺牲层位于所述隔离墙与所述第一叠层结构之间，以间隔所述隔离墙与所述第一叠层结构，所述第一子牺牲层相对于所述第一半导体层和所述第二半导体层中的一者具有高刻蚀选择比；
所述第二子牺牲层位于所述隔离墙与所述第二叠层结构之间，以间隔所述隔离墙与所述第二叠层结构，所述第二子牺牲层相对于所述第一半导体层和所述第二半导体层中的另一者具有高刻蚀选择比。
5.根据权利要求3或4所述的半导体器件的制造方法，其特征在于，所述第一子牺牲层的材料与所述第一半导体层和所述第二半导体层中的一者相同；
所述第二子牺牲层的材料与所述第一半导体层和所述第二半导体层中的另一者相同。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，所述第一半导体层为Si，所述第二半导体层为SiGe；
所述第一子牺牲层为多晶Si和多晶SiGe中的一者；
所述第二子牺牲层为多晶Si和多晶SiGe中的另一者。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一半导体层相对于所述第二半导体层具有高刻蚀选择比；或者
所述第二半导体层相对于所述第一半导体层具有高刻蚀选择比。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述牺牲层的材料与所述第一半导体层或所述第二半导体层相同；
当所述牺牲层的材料与所述第一半导体层相同时，所述牺牲层和所述第一半导体层相对于所述第二半导体层具有高刻蚀选择比，所述去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层，包括：去除所述第一半导体层和所述牺牲层；
当所述牺牲层的材料与所述第二半导体层相同时，所述牺牲层和所述第二半导体层相对于所述第一半导体层具有高刻蚀选择比，所述去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层，包括：去除所述第二半导体层和所述牺牲层。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述第一半导体层为Si，所述第二半导体层为SiGe；
所述牺牲层为多晶Si或多晶SiGe。
10.根据权利要求1所述的半导体器件的制造方法，其特征在于，利用干法或湿法刻蚀工艺去除位于所述隔离沟槽侧壁的至少部分所述衬垫层；
所述衬垫层与所述隔离墙之间具有高刻蚀选择比；并且
所述牺牲层与所述隔离墙之间具有高刻蚀选择比。
11.根据权利要求1-4、6-10中任一项所述的半导体器件的制造方法，其特征在于，在去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层之前，还包括：
在所述第一叠层结构和所述第二叠层结构的沿第二方向的两侧形成源区和漏区，所述第二方向与第一方向垂直，所述第一方向为所述第一叠层结构和所述第二叠层结构的排布方向。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述在所述第一叠层结构和所述第二叠层结构的沿第二方向的两侧形成源区和漏区，包括：
沿所述第二方向去除预定厚度的所述第一半导体层和所述第二半导体层中的一者；
利用绝缘层填充被去除的所述第一半导体层和所述第二半导体层中的所述一者；
在所述第一半导体层和所述第二半导体层中的另一者表面进行外延生长以形成所述源区和所述漏区。
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