JP2004103900A

JP2004103900A - 半導体装置及びその製造方法

Info

Publication number: JP2004103900A
Application number: JP2002265110A
Authority: JP
Inventors: Shigeji Nakamura; 中村　成志; Soichiro Itonaga; 糸長　総一郎; Takehisa Kishimoto; 岸本　武久; Takayuki Yamada; 山田　隆順
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-09-11
Filing date: 2002-09-11
Publication date: 2004-04-02

Abstract

【課題】接合リークの増大を抑制することができるシリサイド化領域と非シリサイド化領域とを備えた半導体装置及びその製造方法を提供する。
【解決手段】基板上の全面に、不純物を含まないＮＳＧ膜１０８、及び、ドープドシリコン酸化膜１０９を順次堆積する。その後、非シリサイド化領域Ｒ_ｎｓｉを覆うフォトレジスト１１０をマスクとして、ドープドシリコン酸化膜１０９をウェットエッチングすることにより、非シリサイド化領域Ｒ_ｎｓｉを覆う保護絶縁膜１０９ａを形成する。その後、ＮＳＧ膜１０８をウェットエッチングした後、金属膜を全面に形成する。そして、熱処理を行うことにより、ゲート電極１０３ａ及び高濃度ソース・ドレイン領域１０７ａの上部に選択的に金属シリサイド膜を形成する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、サリサイド形成技術によって金属シリサイド膜が選択的に形成されたＭＩＳトランジスタが配置されるシリサイド化領域と、金属シリサイド膜が形成されていないＭＩＳトランジスタが配置される非シリサイド化領域とを有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年の半導体装置においては、ゲート電極およびソース・ドレイン電極を低抵抗化するために、ＴｉやＣｏ、Ｎｉ等の高融点金属材料と、ゲート電極およびソース・ドレイン領域のシリコンとを反応させることにより、金属シリサイド膜を各シリコン領域上に選択的に形成するサリサイド形成技術が用いられている。実際の半導体装置においては、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）等による静電破壊に対する耐性を向上させるため、ソース・ドレイン領域の一部にシリサイド形成を行わずに、トランジスタに直列に接続された抵抗素子を形成することが行われている（例えば、特許文献１参照）。
【０００３】
以下、シリサイド化が必要なゲート電極及びソース・ドレイン領域を有するＭＩＳトランジスタと、静電破壊保護機能のあるシリサイド化が不要な高耐圧ＭＩＳトランジスタとを有する半導体装置の従来の製造工程について図５を用いて説明する。
【０００４】
図５（ａ）〜図５（ｆ）は、従来の半導体装置の製造工程を示す断面図である。
【０００５】
まず、図５（ａ）に示す工程に至るまでに、以下の手順で処理を行う。まず、ｐ型シリコン基板５００上に、各トランジスタ形成領域を取り囲むトレンチ型の素子分離絶縁膜５０１を形成する。この素子分離絶縁膜５０１によって、シリコン基板５００が、通常のｎ型ＭＩＳトランジスタが形成されるシリサイド化領域Ｒ_ｓｉ（ｎＭＩＳＦＥＴ形成領域）と高耐圧ｎ型ＭＩＳトランジスタが形成される非シリサイド化領域Ｒ_ｎｓｉ（高耐圧ｎＭＩＳＦＥＴ形成領域）とに大きく区画される。ここでは、ｐＭＩＳＦＥＴの形成については省略する。
【０００６】
次に、シリコン基板５００の素子分離絶縁膜５０１で囲まれるシリサイド化領域Ｒ_ｓｉにシリコン酸化膜からなるゲート絶縁膜５０２ａ及びｎ型多結晶シリコン膜からなるゲート電極５０３ａを形成し、非シリサイド化領域Ｒ_ｎｓｉにシリコン酸化膜からなるゲート絶縁膜５０２ｂ及びｎ型多結晶シリコン膜からなるゲート電極５０３ｂを形成する。なお、非シリサイド化領域Ｒ_ｎｓｉに形成される高耐圧ｎ型ＭＩＳトランジスタのゲート絶縁膜５０２ｂは、シリサイド化領域Ｒ_ｓｉに形成される通常のｎＭＩＳＦＥＴのゲート絶縁膜５０２ａよりも厚いのが一般的である。例えば、ｎＭＩＳＦＥＴのゲート絶縁膜５０２ａの厚みが２ｎｍ程度であるのに対し、高耐圧ｎ型ＭＩＳトランジスタのゲート絶縁膜５０２ｂの厚みは、約７ｎｍである。
【０００７】
次に、ゲート電極５０３ａ、５０３ｂをマスクにして、シリコン基板５００にｎ型不純物のイオン注入を行い、ｎ型の低濃度ソース・ドレイン領域５０４ａ、５０４ｂを形成する。その後、ゲート電極５０３ａ、５０３ｂの側面上に酸化膜からなる絶縁性サイドウォール５０５ａ、５０５ｂを形成した後、ゲート電極５０３ａ、５０３ｂ及び絶縁性サイドウォール５０５ａ、５０５ｂをマスクにして、シリコン基板５００にｎ型不純物のイオン注入を行い、ｎ型の高濃度ソース・ドレイン領域５０６ａ、５０６ｂを形成する。
【０００８】
次に、図５（ｂ）に示す工程で、ＣＶＤ法によって、基板上の全面に不純物を含まないシリコン酸化膜（ＮＳＧ膜）５０７を堆積する。これにより、シリサイド化領域Ｒ_ｓｉ及び非シリサイド化領域Ｒ_ｎｓｉの全体がＮＳＧ膜５０７によって覆われる。
【０００９】
次に、図５（ｃ）に示す工程で、フォトリソグラフィー工程により、基板上に非シリサイド化領域Ｒ_ｎｓｉを覆うフォトレジスト５０８を形成する。その後、フォトレジスト５０８をマスクとして、ＮＳＧ膜５０７をウェットエッチングすることにより、非シリサイド化領域Ｒ_ｎｓｉを覆う保護絶縁膜５０７ａを形成する。この結果、シリサイド化領域Ｒ_ｓｉ内のＭＩＳＦＥＴのゲート電極５０３ａ、高濃度ソース・ドレイン領域５０６ａのシリコン表面が露出する。なお、ウェットエッチング液には、フッ酸を用いている。
【００１０】
次に、図５（ｄ）に示す工程で、フォトレジスト５０８を除去した後、基板の全面上に厚みが５０ｎｍのチタン、コバルト又はニッケルからなる金属膜５０９を堆積する。
【００１１】
次に、図５（ｅ）に示す工程で、素子分離絶縁膜５０１、絶縁性サイドウォール５０５ａ、５０５ｂ及び保護絶縁膜５０７ａをマスクとして、熱処理を行うことにより、高融点金属膜５０９と、シリサイド化領域Ｒ_ｓｉのゲート電極５０３ａを構成するポリシリコン及び高濃度ソース、ドレイン領域５０６ａを構成する単結晶シリコンとを反応させることにより、ゲート電極５０３ａ及び高濃度ソース・ドレイン領域５０６ａのうちの表面部分をシリサイド化して金属シリサイド膜５０９ａ、５０９ｂを形成する。その後、Ｈ_２ＳＯ_４＋Ｈ_２Ｏ_２等のエッチング液を用いて、未反応の高融点金属膜をウェットエッチングにより除去する。
【００１２】
次に、図５（ｆ）に示す工程で、基板の全面上に、層間絶縁膜５１０を形成した後、層間絶縁膜５１０に高濃度ソース・ドレイン領域５０６ａ、５０６ｂに到達するコンタクト５１１ａ、５１１ｂを形成し、層間絶縁膜５１０上にコンタクト５１１ａ、５１１ｂに接続される金属配線５１２を形成する。このとき、シリサイド化領域Ｒ_ｓｉのコンタクト５１１ａは、金属シリサイド膜５０９ｂを介して高濃度ソース・ドレイン領域５０６ａに接続され、非シリサイド化領域Ｒ_ｎｓｉのコンタクト５１１ｂは、層間絶縁膜５１０及び保護絶縁膜５０７ａを貫通して設けられ、高濃度ソース・ドレイン領域５０６ｂに直接接続されている。
【００１３】
以上の方法によって、シリサイド化領域Ｒ_ｓｉには、ゲート電極５０３ａ及び高濃度ソース・ドレイン領域５０６ａの表面部に金属シリサイド膜５０９ａ及び５０９ｂを有するｎＭＩＳＦＥＴが形成され、非シリサイド化領域Ｒ_ｎｓｉには、ゲート電極５０３ｂ及び高濃度ソース・ドレイン領域５０６ｂの表面部に金属シリサイド膜が形成されていない高耐圧ｎ型ＭＩＳトランジスタが形成される。
【００１４】
【特許文献１】
特開平１０−１２５９１５号公報（第２頁、図２）
【００１５】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体装置の製造方法では、図５（ｂ）に示す工程において、基板上にＮＳＧ膜５０７を堆積した際に、ゲート電極の密集パターン領域に堆積されたＮＳＧ膜は、ゲート電極の疎パターン領域に堆積されたＮＳＧ膜に比べて、シリコン基板からの膜厚が厚く形成される。そのため、図５（ｃ）に示す工程において、シリサイド化領域Ｒ_ｓｉのＮＳＧ膜５０７をウェットエッチングする際に、ゲート電極の密集パターン領域のＮＳＧ膜に比べて、ゲート電極の疎パターン領域のＮＳＧ膜の方が薄いため、速くＮＳＧ膜が除去されるので、下地の絶縁性サイドウォールや素子分離絶縁膜がオーバーエッチングされる。
【００１６】
図６（ａ）は、ＮＳＧ膜の膜厚測定箇所を説明するための断面図、図６（ｂ）は、図６（ａ）のＡ箇所及びＢ箇所におけるゲート電極の間隔とＮＳＧ膜の膜厚との関係を示す図である。
【００１７】
図６（ｂ）は、図６（ａ）に示すように、シリコン基板６００上に形成されたゲート絶縁膜６０１と、ゲート絶縁膜６０１上に形成された厚さ１５０ｎｍのゲート電極６０２と、ゲート電極６０２の側面上に形成された厚さ７０ｎｍの絶縁性サイドウォール６０４とを有し、２つのゲート電極６０２が間隔Ｓで配置された基板上に、厚さ１００ｎｍのＮＳＧ膜６０３を堆積した場合のＮＳＧ膜の膜厚であり、膜厚Ａ_ＴＯＸは２つのゲート電極６０２の間に位置するシリコン基板６００上のＡ箇所に堆積されたＮＳＧ膜の膜厚であり、膜厚Ｂ_ＴＯＸはゲート電極６０２上のＢ箇所に堆積されたＮＳＧ膜の膜厚である。
【００１８】
図６（ｂ）に示すように、ゲート電極の間隔Ｓが３００ｎｍと疎パターン領域ではＮＳＧ膜の厚さが１００ｎｍであるのに対して、ゲート電極の間隔Ｓが１６０ｎｍと密集パターン領域ではＮＳＧ膜の厚さが最大で２１０ｎｍ程度となる。従って、密集パターン領域のＮＳＧ膜を１０％のオーバーエッチングで除去した場合、疎パターン領域に対しては１３０％のオーバーエッチングがかかることになる。その結果、密集パターン領域の絶縁性サイドウォールや素子分離絶縁膜に対してもエッチングが進行するため、接合の深さの浅い低濃度ソース／ドレイン領域上の一部にまで金属シリサイド膜が形成されるとともに、素子分離絶縁膜のエッジ部が掘れ下がることでエッジ部との界面における接合深さが実質浅くなり、接合リークが増大するという問題があった。
【００１９】
本発明の目的は、上記の課題を解消することにあり、疎パターン領域におけるオーバーエッチング量を削減することにより、接合リークの増大を抑制することができるシリサイド化領域と非シリサイド化領域とを備えた半導体装置及びその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、少なくとも第１のソース・ドレイン領域の上部がシリサイド化されている第１のＭＩＳトランジスタが配置されるシリサイド化領域と、第２のソース・ドレイン領域の上部がシリサイド化されていない第２のＭＩＳトランジスタが配置される非シリサイド化領域とを有する半導体装置の製造方法であって、半導体基板上のシリサイド化領域に第１のＭＩＳトランジスタの第１のゲート電極を形成するとともに、半導体基板上の非シリサイド化領域に第２のＭＩＳトランジスタの第２のゲート電極を形成する工程（ａ）と、工程（ａ）の後に、第１のＭＩＳトランジスタの第１のソース・ドレイン領域及び第２のＭＩＳトランジスタの第２のソース・ドレイン領域を形成するための不純物イオンの注入を行う工程（ｂ）と、工程（ｂ）の後に、基板上の全面に、相対的に膜厚の薄い第１の絶縁膜を形成する工程（ｃ）と、第１の絶縁膜上に、相対的に膜厚の厚い第２の絶縁膜を形成する工程（ｄ）と、工程（ｄ）の後に、非シリサイド化領域を覆うエッチングマスクを用いて、シリサイド化領域の第２の絶縁膜を選択的にエッチングする工程（ｅ）と、工程（ｅ）の後に、エッチングマスクを用いて、シリサイド化領域の第１の絶縁膜をエッチングし、第１のソース・ドレイン領域の上部表面を露出する工程（ｆ）と、工程（ｆ）の後に、基板上に金属膜を形成した後、非シリサイド化領域を覆う第２の絶縁膜をマスクにして熱処理を行うことにより第１のソース・ドレイン領域の上部をシリサイド化して金属シリサイド膜を形成する工程（ｇ）とを備えている。
【００２１】
本発明の製造方法によれば、膜厚の薄い第１の絶縁膜をエッチングストッパーにして膜厚の厚い第２の絶縁膜をエッチングした後、膜厚が薄く且つほぼ均一な膜厚で残存する第１の絶縁膜をエッチングするため、第１の絶縁膜を除去する際のオーバーエッチングは、基板全面に対して最小の時間で行うことができる。従って、第１の絶縁膜は、下地パターンの粗密に影響されることなく、短時間のオーバーエッチングで除去することができるため、絶縁性サイドウォールや素子分離絶縁膜に対するエッチングを抑制することができ、オーバーエッチングに起因する接合リークの増大を抑制することができる。
【００２２】
上記半導体装置の製造方法において、工程（ｆ）では、第１のゲート電極の上部表面を露出し、工程（ｇ）では、第１のゲート電極の上部をシリサイド化して金属シリサイド膜を形成しても良い。これにより、第１のゲート電極の低抵抗化を図ることができる。
【００２３】
上記半導体装置の製造方法において、第１の絶縁膜は、不純物を含まないシリコン酸化膜からなり、第２の絶縁膜は、不純物を含有するシリコン酸化膜からなり、工程（ｅ）では、第１の絶縁膜をエッチングストッパーにして、シリサイド化領域の第２の絶縁膜を選択的にウェットエッチングする。
【００２４】
あるいは、上記半導体装置の製造方法において、第１の絶縁膜及び第２の絶縁膜は、不純物を含まないシリコン酸化膜からなり、工程（ｃ）の後で工程（ｄ）の前に、第１の絶縁膜を熱処理する工程を備え、工程（ｅ）では、熱処理によりエッチング耐性の向上した第１の絶縁膜をエッチングストッパーにして、シリサイド化領域の第２の絶縁膜を選択的にウェットエッチングする。この熱処理によって、ソース・ドレイン領域を形成するためにイオン注入された不純物を同時に活性化しても良い。
【００２５】
また、上記半導体装置の製造方法において、工程（ｇ）の後に、基板上に層間絶縁膜を形成する工程（ｈ）と、シリサイド化領域の層間絶縁膜を貫通し金属シリサイド膜を介して第１のＭＩＳトランジスタのソース・ドレイン領域に接続される第１のコンタクトを形成するとともに、非シリサイド化領域の層間絶縁膜、第２の絶縁膜及び第１の絶縁膜を貫通して第２のＭＩＳトランジスタのソース・ドレイン領域に直接接続される第２のコンタクトを形成する工程（ｉ）とを備えている。
【００２６】
本発明の半導体装置は、第１のソース・ドレイン領域の上部に金属シリサイド膜が形成された第１のＭＩＳトランジスタと、第２のソース・ドレイン領域の上部に金属シリサイド膜が形成されていない第２のＭＩＳトランジスタとを有する半導体装置であって、第１のＭＩＳトランジスタは、半導体基板に形成された第１のソース・ドレイン領域と、第１のソース・ドレイン領域上に形成された金属シリサイド膜と、金属シリサイド膜上に形成された層間絶縁膜と、層間絶縁膜を貫通して設けられ、金属シリサイド膜を介して第１のソース・ドレイン領域に接続される第１のコンタクトとを備え、第２のＭＩＳトランジスタは、半導体基板に形成された第２のソース・ドレイン領域と、第２のソース・ドレイン領域上に形成された相対的に膜厚の薄い第１の絶縁膜と、第１の絶縁膜上に形成された相対的に膜厚の厚い第２の絶縁膜と、第１の絶縁膜上に形成された層間絶縁膜と、層間絶縁膜、第２の絶縁膜及び第１の絶縁膜を貫通して設けられ、第２のソース・ドレイン領域に直接接続される第２のコンタクトとを備えている。
【００２７】
本発明の半導体装置によれば、第１のＭＩＳトランジスタの金属シリサイド膜を形成する際に、第２のＭＩＳトランジスタ領域を覆うために形成された第１の絶縁膜及び第２の絶縁膜を残存させたまま層間絶縁膜を形成しているので、第２のＭＩＳトランジスタ領域に形成された第１の絶縁膜及び第２の絶縁膜をエッチングする必要がなく、且つ、第２のＭＩＳトランジスタ領域に形成された第１の絶縁膜及び第２の絶縁膜をエッチングすることによって生じる接合リーク電流の増大を防止することができる。
【００２８】
上記半導体装置において、第１の絶縁膜は、不純物を含まないシリコン酸化膜からなり、第２の絶縁膜は、不純物を含有するシリコン酸化膜からなる。
【００２９】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図１（ａ）〜図１（ｄ）及び図２（ａ）〜図２（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３０】
まず、図１（ａ）に示す工程に至るまでに、以下の手順で処理を行う。まず、ｐ型シリコン基板１００上に、各トランジスタ形成領域を取り囲むトレンチ型の素子分離絶縁膜１０１を形成する。この素子分離絶縁膜１０１は、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法を用いて堆積されたシリコン酸化膜からなり、この素子分離絶縁膜１０１によって、シリコン基板１００が、通常のｎ型ＭＩＳトランジスタが形成されるシリサイド化領域Ｒ_ｓｉ（ｎＭＩＳＦＥＴ形成領域）と高耐圧ｎ型ＭＩＳトランジスタが形成される非シリサイド化領域Ｒ_ｎｓｉ（高耐圧ｎＭＩＳＦＥＴ形成領域）とに大きく区画される。ここでは、ｐＭＩＳＦＥＴの形成については省略する。
【００３１】
次に、シリコン基板１００の素子分離絶縁膜１０１で囲まれるシリサイド化領域Ｒ_ｓｉに、シリコン酸窒化膜からなるゲート絶縁膜１０２ａ、及び、厚さ１５０ｎｍのｎ型多結晶シリコン膜からなるゲート電極１０３ａを形成し、非シリサイド化領域Ｒ_ｎｓｉに、シリコン酸窒化膜からなるゲート絶縁膜１０２ｂ及び厚さ１５０ｎｍのｎ型多結晶シリコン膜からなるゲート電極１０３ｂを形成する。なお、非シリサイド化領域Ｒ_ｎｓｉに形成される高耐圧ｎ型ＭＩＳトランジスタのゲート絶縁膜１０２ｂは、シリサイド化領域Ｒ_ｓｉに形成される通常のｎＭＩＳＦＥＴのゲート絶縁膜１０２ａよりも厚いのが一般的である。例えば、ｎＭＩＳＦＥＴのゲート絶縁膜１０２ａの厚みが２ｎｍ程度であるのに対し、高耐圧ｎ型ＭＩＳトランジスタのゲート絶縁膜１０２ｂの厚みは、７ｎｍである。
【００３２】
次に、ゲート電極１０３ａ、１０３ｂをマスクにして、シリコン基板１００にｎ型不純物のイオン注入を行い、ｎ型の低濃度ソース・ドレイン領域１０４ａ、１０４ｂを形成する。その後、ゲート電極１０３ａ、１０３ｂの側面上にシリコン酸化膜１０５ａ、１０５ｂとシリコン窒化膜１０６ａ、１０６ｂの積層膜からなる絶縁性サイドウォール１１５ａ、１１５ｂを形成した後、ゲート電極１０３ａ、１０３ｂ及び絶縁性サイドウォール１１５ａ、１１５ｂをマスクにして、シリコン基板１００にｎ型不純物のイオン注入を行い、ｎ型の高濃度ソース・ドレイン領域１０７ａ、１０７ｂを形成する。
【００３３】
次に、図１（ｂ）に示す工程で、基板上の全面に、不純物を含まない厚さ２０ｎｍのノンドープドシリコン酸化膜（ＮＳＧ膜）１０８、及び、不純物を含有する厚さ８０ｎｍのドープドシリコン酸化膜１０９を順次堆積する。これにより、シリサイド化領域Ｒ_ｓｉ及び非シリサイド化領域Ｒ_ｎｓｉの全体がＮＳＧ膜１０８及びドープドシリコン酸化膜１０９によって覆われる。このとき、ゲート電極の密集パターン領域に堆積されたドープドシリコン酸化膜１０９の膜厚は、隣接するゲート電極の間に位置するシリコン基板１００上で、シリコン基板１００に対する鉛直方向の膜厚が８０ｎｍよりも厚く形成される。一方、ＮＳＧ膜１０８は、ゲート電極の密集パターン領域及び疎パターン領域ともに厚さ２０ｎｍ程度でほぼ均一に堆積される。なお、ＮＳＧ膜１０８の材料としては、素子分離絶縁膜１０１及び絶縁性サイドウォール１１５ａを構成するシリコン酸化膜１０５ａに対して高い選択比でウェットエッチングできることが望ましい。例えば、ＮＳＧ膜１０８を常圧ＣＶＤ法で形成した場合、素子分離絶縁膜１０１の３倍程度のウェットエッチングレートを得ることができる。また、ドープドシリコン酸化膜１０９の材料としては、ＮＳＧ膜１０８に対して１００倍程度のウェットエッチングレートを有するＢＰＳＧ膜を用いることができる。
【００３４】
次に、図１（ｃ）に示す工程で、フォトリソグラフィー工程により、基板上に非シリサイド化領域Ｒ_ｎｓｉを覆うフォトレジスト１１０を形成する。
【００３５】
次に、図１（ｄ）に示す工程で、フォトレジスト１１０をマスクとして、ドープドシリコン酸化膜１０９をウェットエッチングすることにより、非シリサイド化領域Ｒ_ｎｓｉを覆う保護絶縁膜１０９ａを形成する。このとき、ドープドシリコン酸化膜１０９は、ＮＳＧ膜１０８をエッチングストッパーにして希フッ酸を用いて選択的にウェットエッチングする。
【００３６】
次に、図２（ａ）に示す工程で、フォトレジスト１１０をマスクとして、ＮＳＧ膜１０８をウェットエッチングすることにより、非シリサイド化領域Ｒ_ｎｓｉを覆う下地保護絶縁膜１０８ａを形成する。このＮＳＧ膜１０８は、フッ酸系のエッチング液を用いて選択的にウェットエッチングする。この結果、シリサイド化領域Ｒ_ｓｉ内のＭＩＳＦＥＴのゲート電極１０３ａ及び高濃度ソース・ドレイン領域１０７ａのシリコン表面が露出する。
【００３７】
次に、図２（ｂ）に示す工程で、フォトレジスト１１０を除去した後、基板の全面上に厚みが２０ｎｍのチタン、コバルトあるいはニッケルからなる金属膜１１１を堆積する。
【００３８】
次に、図２（ｃ）に示す工程で、素子分離絶縁膜１０１、絶縁性サイドウォール１１５ａ、及び保護絶縁膜１０９ａをマスクとして、熱処理を行うことにより、金属膜１１１と、シリサイド化領域Ｒ_ｓｉのゲート電極１０３ａを構成するポリシリコン及び高濃度ソース・ドレイン領域１０７ａを構成する単結晶シリコンの表面部分とを反応させた後、Ｈ_２ＳＯ_４＋Ｈ_２Ｏ_２等のエッチング液を用いて、未反応の金属膜をウェットエッチングにより除去することによって、ゲート電極１０３ａ及び高濃度ソース・ドレイン領域１０７ａのうちの表面部分がシリサイド化された金属シリサイド膜１１１ａ、１１１ｂを形成する。
【００３９】
次に、図２（ｄ）に示す工程で、基板の全面上に、層間絶縁膜１１２を形成した後、層間絶縁膜１１２に高濃度ソース・ドレイン領域１０７ａ、１０７ｂに到達するコンタクト１１３ａ、１１３ｂを形成し、層間絶縁膜１１２上にコンタクト１１３ａ、１１３ｂに接続される金属配線１１４を形成する。このとき、シリサイド化領域Ｒ_ｓｉのコンタクト１１３ａは、金属シリサイド膜１１１ｂを介して高濃度ソース・ドレイン領域１０７ａに接続され、非シリサイド化領域Ｒ_ｎｓｉのコンタクト１１３ｂは、層間絶縁膜１１２、保護絶縁膜１０９ａ及び下地保護絶縁膜１０８ａを貫通して設けられ、高濃度ソース・ドレイン領域１０７ｂに直接接続されている。
【００４０】
以上の方法によって、図２（ｄ）に示すように、シリサイド化領域Ｒ_ｓｉには、表面部に金属シリサイド膜１１１ａが形成されたゲート電極１０３ａと、表面部に金属シリサイド膜１１１ｂが形成された高濃度ソース・ドレイン領域１０７ａと、高濃度ソース・ドレイン領域１０７ａ上に形成された層間絶縁膜１１２と、層間絶縁膜１１２を貫通して設けられ、金属シリサイド膜１１１ｂに接続されているコンタクト１１３ａとを有するｎ型ＭＩＳトランジスタが形成される。一方、非シリサイド化領域Ｒ_ｎｓｉには、表面部に金属シリサイド膜が形成されていないゲート電極１０３ｂと、表面部に金属シリサイド膜が形成されていない高濃度ソース・ドレイン領域１０７ｂと、高濃度ソース・ドレイン領域１０７ａ上に形成されたノンドープドシリコン酸化膜からなる下地保護絶縁膜１０８ａと、下地保護絶縁膜１０８ａ上に形成されたドープドシリコン酸化膜からなる保護絶縁膜１０９ａと、保護絶縁膜１０９ａ上に形成された層間絶縁膜１１２と、層間絶縁膜１１２、保護絶縁膜１０９ａ及び下地保護絶縁膜１０８ａを貫通して設けられ、高濃度ソース・ドレイン領域１０７ｂに直接接続されているコンタクト１１３ｂとを有する高耐圧ｎ型ＭＩＳトランジスタが形成される。
【００４１】
本発明の実施形態によれば、サリサイド形成技術を用いて金属シリサイド膜を形成する際の非シリサイド領域を覆う絶縁膜として、相対的に膜厚の薄いＮＳＧ膜１０８と相対的に膜厚の厚いドープドシリコン酸化膜１０９とを用いる。これにより、ドープドシリコン酸化膜１０９の下地となるＮＳＧ膜１０８は、膜厚が薄いため、下地パターンの粗密に影響されることなく均一に堆積することができる。したがって、ＮＳＧ膜１０８に対するドープドシリコン酸化膜１０９のエッチング選択比を高くすることにより、ＮＳＧ膜１０８をエッチングストッパーとして選択的にドープドシリコン酸化膜１０９のみを除去することができる。しかも、ドープドシリコン酸化膜１０９を除去した後に残存するＮＳＧ膜１０８は、膜厚が薄く、且つ、ほぼ均一な膜厚を有するため、ＮＳＧ膜１０８を除去する際のオーバーエッチングは、基板全面に対して最小の時間で行うことができる。
【００４２】
従って、素子分離絶縁膜１０１および絶縁性サイドウォール１１５ａを構成するシリコン酸化膜１０５ａのエッチング量を増大させることなく、シリサイド化領域Ｒ_ｓｉのゲート電極１０３ａ及び高濃度ソース・ドレイン領域１０７ａのシリコン表面を露出させることができるので、接合リーク電流の増加を防ぐことができる。
【００４３】
なお、本実施の形態においては、ＮＳＧ膜１０８の膜厚を２０ｎｍとしたが、後に続く層間絶縁膜のリフロー等の熱処理工程におけるドープドシリコン酸化膜１０９からのソース・ドレイン領域への不純物の拡散を防止するために、１０ｎｍ以上にすることが望ましく、また、下地パターンの粗密に影響されずほぼ均一に形成するためには３０ｎｍ以下が望ましい。また、ゲート電極１０３ａ、１０３ｂとして多結晶シリコン膜を用いたが、アモルファスシリコン膜や上部にシリコン部材を有する導体膜であってもよい。
【００４４】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図３（ａ）〜図３（ｄ）及び図４（ａ）〜図４（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４５】
まず、図３（ａ）に示す工程に至るまでに、以下の手順で処理を行う。まず、ｐ型シリコン基板３００上に、各トランジスタ形成領域を取り囲むトレンチ型の素子分離絶縁膜３０１を形成する。この素子分離絶縁膜３０１は、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法を用いて堆積されたシリコン酸化膜からなり、この素子分離絶縁膜３０１によって、シリコン基板３００が、通常のｎ型ＭＩＳトランジスタが形成されるシリサイド化領域Ｒ_ｓｉ（ｎＭＩＳＦＥＴ形成領域）と高耐圧ｎ型ＭＩＳトランジスタが形成される非シリサイド化領域Ｒ_ｎｓｉ（高耐圧ｎＭＩＳＦＥＴ形成領域）とに大きく区画される。ここでは、ｐＭＩＳＦＥＴの形成については省略する。
【００４６】
次に、シリコン基板３００の素子分離絶縁膜３０１で囲まれるシリサイド化領域Ｒ_ｓｉに、シリコン酸窒化膜からなるゲート絶縁膜３０２ａ、及び、厚さ１５０ｎｍのｎ型多結晶シリコン膜からなるゲート電極３０３ａを形成し、非シリサイド化領域Ｒ_ｎｓｉに、シリコン酸窒化膜からなるゲート絶縁膜３０２ｂ及び厚さ１５０ｎｍのｎ型多結晶シリコン膜からなるゲート電極３０３ｂを形成する。なお、非シリサイド化領域Ｒ_ｎｓｉに形成される高耐圧ｎ型ＭＩＳトランジスタのゲート絶縁膜３０２ｂは、シリサイド化領域Ｒ_ｓｉに形成される通常のｎＭＩＳＦＥＴのゲート絶縁膜３０２ａよりも厚いのが一般的である。例えば、ｎＭＩＳＦＥＴのゲート絶縁膜３０２ａの厚みが２ｎｍ程度であるのに対し、高耐圧ｎ型ＭＩＳトランジスタのゲート絶縁膜３０２ｂの厚みは、７ｎｍである。
【００４７】
次に、ゲート電極３０３ａ、３０３ｂをマスクにして、シリコン基板３００にｎ型不純物のイオン注入を行い、ｎ型の低濃度ソース・ドレイン領域３０４ａ、３０４ｂを形成する。その後、ゲート電極３０３ａ、３０３ｂの側面上にシリコン酸化膜３０５ａ、３０５ｂとシリコン窒化膜３０６ａ、３０６ｂの積層膜からなる絶縁性サイドウォール３１５ａ、３１５ｂを形成した後、ゲート電極３０３ａ、３０３ｂ及び絶縁性サイドウォール３１５ａ、３１５ｂをマスクにして、シリコン基板３００にｎ型不純物のイオン注入を行い、ｎ型の高濃度ソース・ドレイン領域３０７ａ、３０７ｂを形成する。
【００４８】
次に、図３（ｂ）に示す工程で、基板上の全面に、不純物を含まない膜厚１０ｎｍの第１のノンドープドシリコン酸化膜３０８を堆積する。その後、熱処理を行うことにより、第１のノンドープドシリコン酸化膜３０８のエッチング耐性を向上させる。このとき、第１のノンドープドシリコン酸化膜３０８は、ゲート電極の密集パターン領域及び疎パターン領域ともに厚さ２０ｎｍ程度でほぼ均一に堆積される。
【００４９】
次に、図３（ｃ）に示す工程で、第１のノンドープドシリコン酸化膜３０８上の全面に、不純物を含まない厚さ８０ｎｍの第２のノンドープドシリコン酸化膜３０９を堆積する。これにより、シリサイド化領域Ｒ_ｓｉ及び非シリサイド化領域Ｒ_ｎｓｉの全体が第１のノンドープドシリコン酸化膜３０８及び第２のノンドープドシリコン酸化膜３０９によって覆われる。例えば、第１のノンドープドシリコン酸化膜を常圧ＣＶＤ法で形成した後、熱処理を６５０〜１１５０℃で３０秒〜３分行うことにより、素子分離絶縁膜３０１の２〜５倍程度のウェットエッチングレートを得ることができる。また、第２のノンドープドシリコン酸化膜３０９をＣＶＤ法で形成した場合、熱処理した第１のノンドープドシリコン酸化膜３０８に対して１．５〜３倍程度のウェットエッチングレートを得ることができる。その後、フォトリソグラフィー工程により、基板上に非シリサイド化領域Ｒ_ｎｓｉを覆うフォトレジスト３１０を形成する。
【００５０】
次に、図３（ｄ）に示す工程で、フォトレジスト３１０をマスクとして、第２のノンドープドシリコン酸化膜３０９をウェットエッチングすることにより、非シリサイド化領域Ｒ_ｎｓｉを覆う保護絶縁膜３０９ａを形成する。このとき、第２のノンドープドシリコン酸化膜３０９は、第１のノンドープドシリコン酸化膜３０８をエッチングストッパーにしてフッ酸溶液を用いて選択的にウェットエッチングする。
【００５１】
次に、図４（ａ）に示す工程で、フォトレジスト３１０をマスクとして、第１のノンドープドシリコン酸化膜３０８をウェットエッチングすることにより、非シリサイド化領域Ｒ_ｎｓｉを覆う下地保護絶縁膜３０８ａを形成する。この第１のノンドープドシリコン酸化膜３０８は、フッ酸系のエッチング液を用いて選択的にウェットエッチングする。この結果、シリサイド化領域Ｒ_ｓｉ内のＭＩＳＦＥＴのゲート電極３０３ａ及び高濃度ソース・ドレイン領域３０７ａのシリコン表面が露出する。
【００５２】
次に、図４（ｂ）に示す工程で、フォトレジスト３１０を除去した後、基板の全面上に厚みが２０ｎｍのチタン、コバルトあるいはニッケルからなる金属膜３１１を堆積する。
【００５３】
次に、図４（ｃ）に示す工程で、素子分離絶縁膜３０１、絶縁性サイドウォール３１５ａ、及び保護絶縁膜３０９ａをマスクとして、熱処理を行うことにより、金属膜３１１と、シリサイド化領域Ｒ_ｓｉのゲート電極３０３ａを構成するポリシリコン及び高濃度ソース・ドレイン領域３０７ａを構成する単結晶シリコンの表面部分とを反応させた後、Ｈ_２ＳＯ_４＋Ｈ_２Ｏ_２等のエッチング液を用いて、未反応の金属膜をウェットエッチングにより除去することによって、ゲート電極３０３ａ及び高濃度ソース・ドレイン領域３０７ａのうちの表面部分がシリサイド化された金属シリサイド膜３１１ａ、３１１ｂを形成する。
【００５４】
次に、図４（ｄ）に示す工程で、基板の全面上に、層間絶縁膜３１２を形成した後、層間絶縁膜３１２に高濃度ソース・ドレイン領域３０７ａ、３０７ｂに到達するコンタクト３１３ａ、３１３ｂを形成し、層間絶縁膜３１２上にコンタクト３１３ａ、３１３ｂに接続される金属配線３１４を形成する。このとき、シリサイド化領域Ｒ_ｓｉのコンタクト３１３ａは、金属シリサイド膜３１１ｂを介して高濃度ソース・ドレイン領域３０７ａに接続され、非シリサイド化領域Ｒ_ｎｓｉのコンタクト３１３ｂは、層間絶縁膜３１２、保護絶縁膜３０９ａ及び下地保護絶縁膜３０８ａを貫通して設けられ、高濃度ソース・ドレイン領域３０７ｂに直接接続されている。
【００５５】
以上の方法によって、図４（ｄ）に示すように、シリサイド化領域Ｒ_ｓｉには、表面部に金属シリサイド膜３１１ａが形成されたゲート電極３０３ａと、表面部に金属シリサイド膜３１１ｂが形成された高濃度ソース・ドレイン領域３０７ａと、高濃度ソース・ドレイン領域３０７ａ上に形成された層間絶縁膜３１２と、層間絶縁膜３１２を貫通して設けられ、金属シリサイド膜３１１ｂに接続されているコンタクト３１３ａとを有するｎ型ＭＩＳトランジスタが形成される。一方、非シリサイド化領域Ｒ_ｎｓｉには、表面部に金属シリサイド膜が形成されていないゲート電極３０３ｂと、表面部に金属シリサイド膜が形成されていない高濃度ソース・ドレイン領域３０７ｂと、高濃度ソース・ドレイン領域３０７ｂ上に形成された第１のノンドープドシリコン酸化膜からなる下地保護絶縁膜３０８ａと、下地保護絶縁膜３０８ａ上に形成された第２のノンドープドシリコン酸化膜からなる保護絶縁膜３０９ａと、保護絶縁膜３０９ａ上に形成された層間絶縁膜３１２と、層間絶縁膜３１２、保護絶縁膜３０９ａ及び下地保護絶縁膜３０８ａを貫通して設けられ、高濃度ソース・ドレイン領域３０７ｂに直接接続されているコンタクト３１３ｂとを有する高耐圧ｎ型ＭＩＳトランジスタが形成される。
【００５６】
本発明の実施形態によれば、サリサイド形成技術を用いて金属シリサイド膜を形成する際の非シリサイド領域を覆う絶縁膜として、相対的に膜厚の薄い第１のノンドープドシリコン酸化膜３０８と相対的に膜厚の厚い第２のノンドープドシリコン酸化膜３０９とを用いる。これにより、第２のノンドープドシリコン酸化膜３０９の下地となる第１のノンドープドシリコン酸化膜３０８は、膜厚が薄いため、下地パターンの粗密に影響されることなく均一に堆積することができる。しかも、熱処理によりエッチング耐性が向上した第１のノンドープドシリコン酸化膜３０８に対する第２のノンドープドシリコン酸化膜３０９のエッチング選択比を高くすることにより、第１のノンドープドシリコン酸化膜３０８をエッチングストッパーとして選択的に第２のノンドープドシリコン酸化膜３０９のみを除去することができる。したがって、第２のノンドープドシリコン酸化膜３０９を除去した後に残存する第１のノンドープドシリコン酸化膜３０８は、膜厚が薄く、且つ、ほぼ均一な膜厚を有するため、第１のノンドープドシリコン酸化膜３０８を除去する際のオーバーエッチングは、基板全面に対して最小の時間で行うことができる。
【００５７】
また、本実施形態においては、第１のノンドープドシリコン酸化膜３０８を焼き締めるための熱処理工程が必要となるが、本熱処理工程をトランジスタのソース・ドレイン領域にイオン注入した不純物の活性化熱処理工程と兼ねることにより、工程数の増大を抑制することができる。この場合、第１のノンドープドシリコン酸化膜３０８を堆積することにより、注入した不純物が活性化熱処理工程により熱脱離するのを防ぐことができる。また、第１のノンドープドシリコン酸化膜３０８の膜厚は、１０ｎｍと薄いため、活性化熱処理による熱応力発生に起因したトランジスタ特性・信頼性の劣化はない。
【００５８】
なお、本実施の形態においては、第１のノンドープドシリコン酸化膜３０８の膜厚を１０ｎｍとしたが、第２のノンドープドシリコン酸化膜３０９のエッチングストッパーとなる膜厚があれば良いので、第１のノンドープドシリコン酸化膜３０８の膜厚は５ｎｍ以上あれば良く、また、下地パターンの粗密に影響されずほぼ均一に形成するためには３０ｎｍ以下が望ましい。また、ゲート電極３０３ａ、３０３ｂとして多結晶シリコン膜を用いたが、アモルファスシリコン膜や上部にシリコン部材を有する導体膜であってもよい。
【００５９】
【発明の効果】
本発明の半導体装置及びその製造方法によると、シリサイド化領域と非シリサイド化領域とを有する半導体装置の製造方法において、基板上の全面に相対的に膜厚の薄い第１の絶縁膜と、第１の絶縁膜に対して高い選択比でエッチングできる相対的に膜厚の厚い第２の絶縁膜とを順次形成した後、非シリサイド化領域を覆うエッチングマスクを用いて、シリサイド化領域の第２の絶縁膜と第１の絶縁膜を２段階でエッチングすることにより、下地パターンの粗密に影響されることなく第１の絶縁膜を除去する際のオーバーエッチングは、基板全面に対して最小の時間で行うことができる。
【００６０】
従って、素子分離絶縁膜および絶縁性サイドウォールを構成するシリコン酸化膜のエッチング量を抑制することができるため、接合リーク電流が抑制された半導体装置を得ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程のうちの前半部分を示す断面図
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程のうちの後半部分を示す断面図
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程のうちの前半部分を示す断面図
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程のうちの後半部分を示す断面図
【図５】（ａ）〜（ｆ）は、従来の半導体装置の製造工程を示す断面図
【図６】（ａ）は、ＮＳＧ膜の膜厚測定箇所を説明するための断面図
（ｂ）は、（ａ）のＡ箇所及びＢ箇所におけるゲート電極の間隔とＮＳＧ膜の膜厚との関係を示す図
【符号の説明】
１００　ｐ型シリコン基板
１０１　素子分離絶縁膜
１０２ａ、１０２ｂ　ゲート絶縁膜
１０３ａ、１０３ｂ　ゲート電極
１０４ａ、１０４ｂ　ｎ型低濃度ソース・ドレイン領域
１０５ａ、１０５ｂ　シリコン酸化膜
１０６ａ、１０６ｂ　シリコン窒化膜
１０７ａ、１０７ｂ　ｎ型高濃度ソース・ドレイン領域
１０８　ノンドープドシリコン酸化膜
１０８ａ　下地保護絶縁膜
１０９　ドープドシリコン酸化膜
１０９ａ　保護絶縁膜
１１０　フォトレジスト
１１１　金属膜
１１１ａ、１１１ｂ　金属シリサイド膜
１１２　層間絶縁膜
１１３ａ、１１３ｂ　コンタクト
１１４　金属配線
１１５ａ、１１５ｂ　絶縁性サイドウォール
３００　ｐ型シリコン基板
３０１　素子分離絶縁膜
３０２ａ、３０２ｂ　ゲート絶縁膜
３０３ａ、３０３ｂ　ゲート電極
３０４ａ、３０４ｂ　ｎ型低濃度ソース・ドレイン領域
３０５ａ、３０５ｂ　シリコン酸化膜
３０６ａ、３０６ｂ　シリコン窒化膜
３０７ａ、３０７ｂ　ｎ型高濃度ソース・ドレイン領域
３０８　第１のノンドープドシリコン酸化膜
３０８ａ　下地保護絶縁膜
３０９　第２のノンドープドシリコン酸化膜
３０９ａ　保護絶縁膜
３１０　フォトレジスト
３１１　金属膜
３１１ａ、３１１ｂ　金属シリサイド膜
３１２　層間絶縁膜
３１３ａ、３１３ｂ　コンタクト
３１４　金属配線
３１５ａ、３１５ｂ　絶縁性サイドウォール

Claims

少なくとも第１のソース・ドレイン領域の上部がシリサイド化されている第１のＭＩＳトランジスタが配置されるシリサイド化領域と、第２のソース・ドレイン領域の上部がシリサイド化されていない第２のＭＩＳトランジスタが配置される非シリサイド化領域とを有する半導体装置の製造方法であって、
半導体基板上の前記シリサイド化領域に前記第１のＭＩＳトランジスタの第１のゲート電極を形成するとともに、前記半導体基板上の前記非シリサイド化領域に前記第２のＭＩＳトランジスタの第２のゲート電極を形成する工程（ａ）と、
前記工程（ａ）の後に、前記第１のＭＩＳトランジスタの前記第１のソース・ドレイン領域及び前記第２のＭＩＳトランジスタの前記第２のソース・ドレイン領域を形成するための不純物イオンの注入を行う工程（ｂ）と、
前記工程（ｂ）の後に、基板上の全面に、相対的に膜厚の薄い第１の絶縁膜を形成する工程（ｃ）と、
前記第１の絶縁膜上に、相対的に膜厚の厚い第２の絶縁膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記非シリサイド化領域を覆うエッチングマスクを用いて、前記シリサイド化領域の前記第２の絶縁膜を選択的にエッチングする工程（ｅ）と、
前記工程（ｅ）の後に、前記エッチングマスクを用いて、前記シリサイド化領域の前記第１の絶縁膜をエッチングし、前記第１のソース・ドレイン領域の上部表面を露出する工程（ｆ）と、
前記工程（ｆ）の後に、基板上に金属膜を形成した後、前記非シリサイド化領域を覆う前記第２の絶縁膜をマスクにして熱処理を行うことにより前記第１のソース・ドレイン領域の上部をシリサイド化して金属シリサイド膜を形成する工程（ｇ）と
を備えていることを特徴とする半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記第１のゲート電極の上部表面を露出し、
前記工程（ｇ）では、前記第１のゲート電極の上部をシリサイド化して金属シリサイド膜を形成することを特徴とする半導体装置の製造方法。
請求項１又は２記載の半導体装置の製造方法において、
前記第１の絶縁膜は、不純物を含まないシリコン酸化膜からなり、
前記第２の絶縁膜は、不純物を含有するシリコン酸化膜からなり、
前記工程（ｅ）では、前記第１の絶縁膜をエッチングストッパーにして、前記シリサイド化領域の前記第２の絶縁膜を選択的にウェットエッチングすることを特徴とする半導体装置の製造方法。
請求項１又は２記載の半導体装置の製造方法において、
前記第１の絶縁膜及び前記第２の絶縁膜は、不純物を含まないシリコン酸化膜からなり、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記第１の絶縁膜を熱処理する工程を備え、
前記工程（ｅ）では、前記熱処理によりエッチング耐性の向上した前記第１の絶縁膜をエッチングストッパーにして、前記シリサイド化領域の前記第２の絶縁膜を選択的にウェットエッチングすることを特徴とする半導体装置の製造方法。
請求項４記載の半導体装置の製造方法において、
前記熱処理によって、前記ソース・ドレイン領域を形成するためにイオン注入された不純物が活性化されることを特徴とする半導体装置の製造方法。
請求項１〜５のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｇ）の後に、基板上に層間絶縁膜を形成する工程（ｈ）と、前記シリサイド化領域の前記層間絶縁膜を貫通し前記金属シリサイド膜を介して前記第１のＭＩＳトランジスタのソース・ドレイン領域に接続される第１のコンタクトを形成するとともに、前記非シリサイド化領域の前記層間絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を貫通して前記第２のＭＩＳトランジスタのソース・ドレイン領域に直接接続される第２のコンタクトを形成する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
第１のソース・ドレイン領域の上部に金属シリサイド膜が形成された第１のＭＩＳトランジスタと、第２のソース・ドレイン領域の上部に金属シリサイド膜が形成されていない第２のＭＩＳトランジスタとを有する半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板に形成された前記第１のソース・ドレイン領域と、
前記第１のソース・ドレイン領域上に形成された前記金属シリサイド膜と、
前記金属シリサイド膜上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して設けられ、前記金属シリサイド膜を介して前記第１のソース・ドレイン領域に接続される第１のコンタクトとを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板に形成された前記第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域上に形成された相対的に膜厚の薄い第１の絶縁膜と、
前記第１の絶縁膜上に形成された相対的に膜厚の厚い第２の絶縁膜と、
前記第１の絶縁膜上に形成された前記層間絶縁膜と、
前記層間絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を貫通して設けられ、前記第２のソース・ドレイン領域に直接接続される第２のコンタクトとを備えていることを特徴とする半導体装置。
請求項７記載の半導体装置において、
前記第１の絶縁膜は、不純物を含まないシリコン酸化膜からなり、
前記第２の絶縁膜は、不純物を含有するシリコン酸化膜からなることを特徴とする半導体装置。