JPS63209124A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63209124A JPS63209124A JP4334487A JP4334487A JPS63209124A JP S63209124 A JPS63209124 A JP S63209124A JP 4334487 A JP4334487 A JP 4334487A JP 4334487 A JP4334487 A JP 4334487A JP S63209124 A JPS63209124 A JP S63209124A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔腫業よの利用分野〕
本発明は半導体装置の製造方法に関し１％に電極となる
導電性膜の＃遣方法に関する。
導電性膜の＃遣方法に関する。
多結晶シリコンを＠、惚として用いた従来の半導体装置
の例全第３図に示す。第３図にバイポーラ・トランジス
タのエミッタ碩域の例である。そのｍｆｆｔｉシリコン
エピタキシャル鴇域１１．ベース領域１９．ｅ′ｇ７！
化換１３．電・襖となる多結晶シリコン２０．エミッタ
領域１６及び引き出し合金Ｎ１７から成っている。製造
方法を以下に説明する。
の例全第３図に示す。第３図にバイポーラ・トランジス
タのエミッタ碩域の例である。そのｍｆｆｔｉシリコン
エピタキシャル鴇域１１．ベース領域１９．ｅ′ｇ７！
化換１３．電・襖となる多結晶シリコン２０．エミッタ
領域１６及び引き出し合金Ｎ１７から成っている。製造
方法を以下に説明する。
まず、Ｎ型エビメキシャルｂｙ、長層１１０表面を酸化
して、数千オンゲスＦこムの酸化Ｉメ１３金形成する。
して、数千オンゲスＦこムの酸化Ｉメ１３金形成する。
次に、フォト・リソグラフィ及びイオン注入技術金石い
てペース頭載１９’ｉ形成する。
てペース頭載１９’ｉ形成する。
その後、エミッタとなる慾をフォト・リング２フイ及び
エツチング技術に＆り開孔し、電惚となる多結晶シリコ
ン２０を所望の厚さに被層する。
エツチング技術に＆り開孔し、電惚となる多結晶シリコ
ン２０を所望の厚さに被層する。
のため、ヒ素又はホウ素の不純物のイオン注入又に拡散
を行なう。
を行なう。
次に、所望の電流増巾率（ｈｒｔ）を侍るため。
９３０℃又９５０℃程度の温度にて３０分から６０分程
度の時間にて上記不純物の押込みを行ないｈｒｘを制御
する。その後、エミッタ領域上の引き出し抵抗を低くす
るために金属を被着し１合金化して低層抵抗化する。
度の時間にて上記不純物の押込みを行ないｈｒｘを制御
する。その後、エミッタ領域上の引き出し抵抗を低くす
るために金属を被着し１合金化して低層抵抗化する。
上述した従来技術は合金化させるとき、多結晶シリコン
２０の膜厚が薄いとスパイク現像にＪ：クエミッタ・ペ
ース接合を破壊するので必要以上には薄くできず、ｈｒ
ｇの粗制御も多結晶シリコン２０全通して不純物が拡散
されるので、扁温・し時間による押込みが必要となる。
２０の膜厚が薄いとスパイク現像にＪ：クエミッタ・ペ
ース接合を破壊するので必要以上には薄くできず、ｈｒ
ｇの粗制御も多結晶シリコン２０全通して不純物が拡散
されるので、扁温・し時間による押込みが必要となる。
その結果、ベース書コレクタ接合の深さく Ｘ ｊｃ
）まで深くなハ トランジスタ性能を低下させる欠点が
ある。
）まで深くなハ トランジスタ性能を低下させる欠点が
ある。
本発明の目的に、所望の膜厚と低抵抗化が達成さｎｆｃ
電憾が得らｎると共に、ペース・コレクタ接合の深さは
熱処理の影響を殆んど受けず、浅い箇ま所望のｈｒｚが
得られ、トランジスタの性能を向上することができる半
導体装置の製造方法を提供することにある。
電憾が得らｎると共に、ペース・コレクタ接合の深さは
熱処理の影響を殆んど受けず、浅い箇ま所望のｈｒｚが
得られ、トランジスタの性能を向上することができる半
導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、イオン注入又は拡散
により不純物をドープした多結晶シリコンを電極として
用いる半導体装置の製造方法において、第１の多結晶シ
リコンを被層し不純物を単結晶領茨まで拡散する第１の
工程と、第１の多結晶シリコン上に第２の多結晶シリコ
ンを被層し不純物を拡散する第２の工程とを含み、前記
第１゜第２の多結晶シリコンにより得られた所望の厚さ
の導電性）Ｉ＃を電極として用いることを特徴として構
成される。
により不純物をドープした多結晶シリコンを電極として
用いる半導体装置の製造方法において、第１の多結晶シ
リコンを被層し不純物を単結晶領茨まで拡散する第１の
工程と、第１の多結晶シリコン上に第２の多結晶シリコ
ンを被層し不純物を拡散する第２の工程とを含み、前記
第１゜第２の多結晶シリコンにより得られた所望の厚さ
の導電性）Ｉ＃を電極として用いることを特徴として構
成される。
すなわち、本発明＆２ｈｒｇｔ−制御する押込み時間を
短かくするため、エミッタ形成のための不純ｖＪを拡散
する第１の多結晶シリコンの厚さを薄くし、不Ｒｅｋｍ
人し１次いで第２の多結晶シリコンを形成し、不［′ｍ
ｔ導入し電極の規定の厚さと低抵抗化全２１！成したも
のである・ 〔実施例〕 次に、不発明の実施例について図面を参照して説明する
。第１図は本発明の第１の実施例により形成された半導
体装置の断面図である。第１図において、１１ｒＸＮ型
エピタキシヤルコレクタ領域、１２ＨＰ型ベ一ス領域％
１３は酸化膜、１４はヒ素のドープされた第１の多結
晶シリコン、１５は第１の多結晶シリコンにドープされ
た不純物と同一であるヒ素のドープされた第２の多結晶
シリコン、１７は第２の多結晶シリコンとの合金層であ
る。
短かくするため、エミッタ形成のための不純ｖＪを拡散
する第１の多結晶シリコンの厚さを薄くし、不Ｒｅｋｍ
人し１次いで第２の多結晶シリコンを形成し、不［′ｍ
ｔ導入し電極の規定の厚さと低抵抗化全２１！成したも
のである・ 〔実施例〕 次に、不発明の実施例について図面を参照して説明する
。第１図は本発明の第１の実施例により形成された半導
体装置の断面図である。第１図において、１１ｒＸＮ型
エピタキシヤルコレクタ領域、１２ＨＰ型ベ一ス領域％
１３は酸化膜、１４はヒ素のドープされた第１の多結
晶シリコン、１５は第１の多結晶シリコンにドープされ
た不純物と同一であるヒ素のドープされた第２の多結晶
シリコン、１７は第２の多結晶シリコンとの合金層であ
る。
以上の構成よりなる半導体装置に次の工程により＃遺さ
れる。
れる。
まず、第１図に示すように、Ｎ型エピタキシャルコレク
タ領域１１の表面を酸化する。膜厚としてハ数千オング
ストローム程度とする。
タ領域１１の表面を酸化する。膜厚としてハ数千オング
ストローム程度とする。
次に、フォト−リソグラフィ及びイオン注入技術を用い
てペース領域１２を形成する。その後、エミッタ領域と
なる窓をフォト・リソグラフィ及びエツチング技術にて
開孔し、電極となる第１の多結晶シリコン１４を伝屑す
る。この第１の多結晶シリコンの膜厚は千数百オングス
トローム程度とする。次に第１の不純物としてヒ素のイ
オン注入を行う。ヒ素のイオン注入条件とじてに、エネ
ルギー７０〜８０ ＫｅＶにてドーズ１ｉｔＩ Ｘ １
０７ｃｍで行えば飛程が膜厚の半分近くまで届くことに
なる。次いで第１の熱処理を行ない第１の多結晶シリコ
ンよりヒ素を単結晶領域上に形成されたペース領域まで
拡散させる。
てペース領域１２を形成する。その後、エミッタ領域と
なる窓をフォト・リソグラフィ及びエツチング技術にて
開孔し、電極となる第１の多結晶シリコン１４を伝屑す
る。この第１の多結晶シリコンの膜厚は千数百オングス
トローム程度とする。次に第１の不純物としてヒ素のイ
オン注入を行う。ヒ素のイオン注入条件とじてに、エネ
ルギー７０〜８０ ＫｅＶにてドーズ１ｉｔＩ Ｘ １
０７ｃｍで行えば飛程が膜厚の半分近くまで届くことに
なる。次いで第１の熱処理を行ない第１の多結晶シリコ
ンよりヒ素を単結晶領域上に形成されたペース領域まで
拡散させる。
次に、第２の多結晶シリコン１５を第１の多結晶シリコ
ンと同じ厚さの十数ゴオングストローム板看形成する。
ンと同じ厚さの十数ゴオングストローム板看形成する。
その後、第２の不純物としてヒ素を第１の多結晶シリコ
ンの場合と同一条件でイオン注入する。次に比較的鍋い
温度（９３０℃〜９５０℃）にて１０〜２０分押込みを
行なう。この押込みにより＃ｃ１の多結晶シリコン１４
からのヒ素が押込まれ、最終的な形状のエミッタ領域１
６ができる。また、第２の多結晶シリコン中のヒ素は活
性化され、導電性の同上に寄与する。
ンの場合と同一条件でイオン注入する。次に比較的鍋い
温度（９３０℃〜９５０℃）にて１０〜２０分押込みを
行なう。この押込みにより＃ｃ１の多結晶シリコン１４
からのヒ素が押込まれ、最終的な形状のエミッタ領域１
６ができる。また、第２の多結晶シリコン中のヒ素は活
性化され、導電性の同上に寄与する。
第２図ａ不発明の第２の実施例により形成された半導体
装置の断面図である。第２図に示されているように、本
実施例ではトランジスタ領域と多結晶シリコンダイオー
ド領域が形成されている。
装置の断面図である。第２図に示されているように、本
実施例ではトランジスタ領域と多結晶シリコンダイオー
ド領域が形成されている。
トランジスタ領域に第１の実施例と同じであるが、多結
晶シリコンダイオード狽域はヒ素のドープされた第１の
多結晶シリコン１４及びホウ素のドープされた第２の多
結晶シリコン１８を有していることが特徴である。
晶シリコンダイオード狽域はヒ素のドープされた第１の
多結晶シリコン１４及びホウ素のドープされた第２の多
結晶シリコン１８を有していることが特徴である。
なお、上記実施例の説明は、ＮＰＮ）ランジスタの例を
示したがＰＮＰ トランジスタでも同様である。
示したがＰＮＰ トランジスタでも同様である。
以上説明したように本発明は、多結晶シリコン膜の形成
及び不純物のドープを２回に分けて実施するので第１の
多結晶シリコン中にドープされた不純物がベース鎖酸に
短時間で拡散するため、ベース・コレクタ接合の閑さく
Ｘｊｃ）Ｈ熱処理の影響を殆んど受けず浅いままで所望
のｈＦＩが得られ。
及び不純物のドープを２回に分けて実施するので第１の
多結晶シリコン中にドープされた不純物がベース鎖酸に
短時間で拡散するため、ベース・コレクタ接合の閑さく
Ｘｊｃ）Ｈ熱処理の影響を殆んど受けず浅いままで所望
のｈＦＩが得られ。
トランジスタ性能を同上できると共に低抵抗で膜厚の厚
い１を極を得ることができる効果がある。
い１を極を得ることができる効果がある。
第１図は本発明の第１の実施例により形成された半導体
装置の断面図、第２図は本発明の第２の実施例により形
成された半導体装置の断面図、第３図は従来例により形
成された半導体装置の一例の断面図である。 １１・・・・・・Ｎ型エピタキシャルコレクタ領域、１
２・・・・・・ペース領域、１３・・・・・・酸化暎、
１４・・・・・・ヒ素のドープされた第１の多結晶シリ
コン％ １５・・・・・・ヒ素のドープされた第２の多
結晶シリコン、１６・・・・・・エミッタ領域、１７・
・自・・第２の多結晶シリコンの合金層、１８・・・・
・・ホウ素のドープされた第２の多結晶シリコン、１９
・・・・・・ペース領域、２０・・・・・・ヒ素のドー
プさ扛た厚い多結晶シリコン。 代理人 弁理士 内 涼 皆 −′箭１旧 箭２０ 万３目
装置の断面図、第２図は本発明の第２の実施例により形
成された半導体装置の断面図、第３図は従来例により形
成された半導体装置の一例の断面図である。 １１・・・・・・Ｎ型エピタキシャルコレクタ領域、１
２・・・・・・ペース領域、１３・・・・・・酸化暎、
１４・・・・・・ヒ素のドープされた第１の多結晶シリ
コン％ １５・・・・・・ヒ素のドープされた第２の多
結晶シリコン、１６・・・・・・エミッタ領域、１７・
・自・・第２の多結晶シリコンの合金層、１８・・・・
・・ホウ素のドープされた第２の多結晶シリコン、１９
・・・・・・ペース領域、２０・・・・・・ヒ素のドー
プさ扛た厚い多結晶シリコン。 代理人 弁理士 内 涼 皆 −′箭１旧 箭２０ 万３目
Claims (2)
- （１）イオン注入又は拡散により不純物をドープした多
結晶シリコンを電極として用いる半導体装置の製造方法
において、第１の多結晶シリコンを被着し不純物を単結
晶領域まで拡散する第１の工程と、第１の多結晶シリコ
ン上に第２の多結晶シリコンを被着し不純物を拡散する
第２の工程とを含み、前記第１、第２の多結晶シリコン
により得られた所望の厚さの導電性膜を電極として用い
ることを特徴とする半導体装置の製造方法。 - （２）第２の多結晶シリコンを被着し不純物を拡散する
と同時に第１の多結晶シリコン中にドープされている不
純物を単結晶領域まで拡散し、最終形状の不純物領域を
形成することを特徴とする特許請求の範囲第（１）項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334487A JPS63209124A (ja) | 1987-02-25 | 1987-02-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334487A JPS63209124A (ja) | 1987-02-25 | 1987-02-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63209124A true JPS63209124A (ja) | 1988-08-30 |
Family
ID=12661226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4334487A Pending JPS63209124A (ja) | 1987-02-25 | 1987-02-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209124A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105464A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010718A (ja) * | 1983-06-30 | 1985-01-19 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-02-25 JP JP4334487A patent/JPS63209124A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010718A (ja) * | 1983-06-30 | 1985-01-19 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105464A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 半導体装置の製造方法 |
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