KR20230172743A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20230172743A
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Abstract

반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되며 제1 두께를 갖는 베이스 칩 및 상기 베이스 칩 상에 순차적으로 적층되며 상기 제1 두께보다 작은 제2 두께를 갖는 상부 칩들을 포함하는 적층 구조물, 및 상기 패키지 기판의 상부면 상에서 상기 적층 구조물을 커버하는 밀봉 부재를 포함한다. 상기 상부 칩들 중 적어도 하나의 상부 칩은, 서로 반대하는 제1 면 및 제2 면을 갖는 기판, 상기 제1 면 상에 구비된 회로층, 및 상기 제2 면 상에 구비되며 상기 기판의 휨을 방지하기 위한 내부 응력을 갖는 응력 보상층을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 패키지 기판 상에 서로 다른 복수 개의 칩들이 적층된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
복수 개의 적층된 반도체 칩들을 포함하는 멀티 칩 패키지에 있어서, 고용량 및 고성능을 위한 상기 반도체 칩들의 개수가 증가함에 따라, 상기 반도체 칩의 두께를 얇게 하여 전체 패키지의 두께를 감소시킬 수 있다. 그러나, 적층된 반도체 칩들은 얇은 두께로 인해 휨(warpage)을 갖게 되고, 회로층 내의 소자들이 유지해야 하는 누설 전류 특성이 저하되는 문제점이 있다.
본 발명의 일 과제는 상대적으로 얇은 두께를 가지며 향상된 전기적 특성을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되며 제1 두께를 갖는 베이스 칩 및 상기 베이스 칩 상에 순차적으로 적층되며 상기 제1 두께보다 작은 제2 두께를 갖는 상부 칩들을 포함하는 적층 구조물, 및 상기 패키지 기판의 상부면 상에서 상기 적층 구조물을 커버하는 밀봉 부재를 포함한다. 상기 상부 칩들 중 적어도 하나의 상부 칩은, 서로 반대하는 제1 면 및 제2 면을 갖는 기판, 상기 제1 면 상에 구비된 회로층, 및 상기 제2 면 상에 구비되며 상기 기판의 휨을 방지하기 위한 내부 응력을 갖는 응력 보상층을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판의 상부면 상에 배치되는 반도체 칩, 상기 패키지 기판의 상부면 상에서 상기 반도체 칩과 이격 배치되는 지지 스페이서, 상기 지지 스페이서 상에 지지되도록 상기 반도체 칩 상에 배치되며, 제1 두께를 갖는 베이스 칩 및 상기 베이스 칩 상에 순차적으로 적층되며 상기 제1 두께보다 작은 제2 두께를 갖는 상부 칩들을 포함하는 적층 구조물, 및 상기 패키지 기판의 상부면 상에서 상기 반도체 칩, 상기 지지 스페이서 및 상기 적층 구조물을 커버하는 밀봉 부재를 포함한다. 상기 상부 칩들 각각은, 서로 반대하는 제1 면 및 제2 면을 갖는 기판, 상기 제1 면 상에 구비된 회로층, 및 상기 제2 면 상에 구비되며 상기 기판의 휨을 방지하기 위한 내부 응력을 갖는 응력 보상층을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 제1 두께를 갖는 제1 웨이퍼를 마련한다. 상기 제1 두께보다 작은 제2 두께를 갖는 제2 웨이퍼를 마련한다. 상기 제1 웨이퍼를 다이싱하여 베이스 칩을 형성한다. 상기 제2 웨이퍼의 후면 상에 상기 기판의 휨을 방지하기 위한 내부 응력을 갖는 응력 보상층을 형성한다. 상기 제2 웨이퍼를 다이싱하여 복수 개의 상부 칩들을 형성한다. 패키지 기판의 상부면 상에 상기 베이스 칩을 배치한다. 상기 베이스 칩 상에 상기 복수 개의 상부 칩들을 순차적으로 적층한다. 상기 패키지 기판의 상부면 상에 상기 베이스 칩 및 상기 복수 개의 상부 칩들을 커버하는 밀봉 부재를 형성한다.
예시적인 실시예들에 따르면, 반도체 패키지는 패키지 기판 상에 배치되는 적층 구조물을 포함할 수 있다. 상기 적층 구조물은 순차적으로 적층된 복수 개의 반도체 칩들을 포함할 수 있다. 상기 복수 개의 반도체 칩들 중에서 최하층의 반도체 칩, 즉, 베이스 칩은 제1 두께를 가지며, 상기 복수 개의 반도체 칩들 중에서 상기 베이스 칩 상에 순차적으로 적층되는 상부 칩들은 상기 제1 두께보다 작은 제2 두께를 가질 수 있다. 또한, 상기 상부 칩들 각각은 기판의 비활성면 상에 형성된 응력 보상층을 포함할 수 있다.
상기 응력 보상층은 인장 응력 또는 압축 응력과 같은 내부 응력을 가질 수 있다. 상기 응력 보상층은 상대적으로 얇은 상부 칩의 휨(warpage)을 감소시킬 수 있다. 이에 따라, 매우 얇은 두께를 갖는 상부 칩들의 휨을 방지함으로써, 상기 상부 칩들 각각의 회로층 내의 소자들의 누설 전류 특성을 개선시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 17은 도 16의 B 부분을 나타내는 확대 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 패키지 기판(110), 제1 반도체 칩(200), 지지 스페이서(300), 복수 개의 반도체 칩들을 각각 포함하는 제1 및 제2 적층 구조물들(G1, G2), 및 몰딩 부재(800)를 포함할 수 있다. 또한, 반도체 패키지(100)는 외부 접속 부재들(900)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(100)는 서로 다른 종류의 반도체 칩들을 포함하는 멀티-칩 패키지(Multi-Chip Package, MCP)일 수 있다. 반도체 패키지(100)는 하나의 패키지 안에 복수 개의 반도체 칩들을 적층 또는 배열하여 하나의 독립된 기능을 갖는 시스템 인 패키지(System In Package, SIP)일 수 있다.
패키지 기판(110)은 서로 마주보는 상부면(112)과 하부면(114)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(100)은 인쇄회로기판(PCB), 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 상기 패키지 기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다. 패키지 기판(110)은 제1 반도체 칩(200)과 상기 메모리 칩들과의 전기적 연결을 위한 채널들로서의 내부 배선들을 포함할 수 있다.
패키지 기판(110)의 상부면(112) 상에는 기판 패드들(120)이 배치될 수 있다. 기판 패드들(120)은 상기 배선들에 각각 연결될 수 있다. 상기 배선들은 패키지 기판(110)의 상부면(112) 또는 내부에서 연장할 수 있다. 예를 들면, 상기 배선의 적어도 일부분이 랜딩 패드로서 상기 기판 패드로 사용될 수 있다.
상기 도면들에는 몇 개의 기판 패드들만이 도시되어 있으나, 상기 기판 패드들의 개수 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 상기 기판 패드들을 비롯한 상기 배선들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
패키지 기판(110)의 상부면(112) 상에는 기판 패드들(120)를 노출시키는 제1 절연막(140)이 형성될 수 있다. 제1 절연막(140)은 기판 패드(120)를 제외한 패키지 기판(110)의 상부면(112) 전체를 커버할 수 있다. 예를 들면, 상기 제1 절연막은 솔더 레지스트를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 패키지 기판(110) 상에 실장될 수 있다. 제1 반도체 칩(200)는 접착 부재(250)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다. 제1 반도체 칩(200)는 집적 회로를 포함할 수 있다. 예를 들면, 제1 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 상기 반도체 칩은 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC와 같은 프로세서 칩일 수 있다.
제1 반도체 칩(200)은 상면, 즉, 활성면(active surface) 상에 형성된 칩 패드들(210)을 가질 수 있다. 상기 제1 반도체 칩은 상기 칩 패드들이 형성된 상기 활성면에 반대하는 비활성면이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 실장될 수 있다. 상기 칩 패드들은 전력 핀 기능을 수행하는 입출력 단자, 그라운드 핀 기능을 수행하는 입출력 단자 또는 데이터 핀 기능을 수행하는 입출력 단자를 포함할 수 있다.
제1 반도체 칩(200)은 제1 도전성 연결 부재들(260)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제1 도전성 연결 부재(260)는 제1 반도체 칩(200)의 칩 패드(210)를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제1 도전성 연결 부재(260)는 본딩 와이어를 포함할 수 있다. 따라서, 제1 반도체 칩(200)은 상기 접착 부재에 의해 패키지 기판(110) 상에 적층되고 복수 개의 제1 도전성 연결 부재들(260)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
예를 들면, 상기 제1 반도체 칩의 두께는 40㎛ 내지 60㎛이고, 상기 접착 부재의 두께는 15㎛ 내지 25㎛일 수 있다. 본 실시예에 있어서, 상기 반도체 칩의 두께는 50㎛이고, 상기 접착 부재의 두께는 20㎛일 수 있다.
이와 다르게, 상기 제1 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다. 예를 들면, 상기 제1 반도체 칩은 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(110) 상에 실장될 수 있다. 이 경우에 있어서, 상기 제1 반도체 칩은 상기 칩 패드들이 형성된 상기 활성면이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 실장될 수 있다. 상기 제1 반도체 칩의 상기 칩 패드들은 도전성 범프들, 예를 들면, 솔더 범프들에 의해 패키지 기판(110)의 상기 기판 패드들과 전기적으로 연결될 수 있다. 또한, 복수 개의 상기 제1 반도체 칩들이 패키지 기판(110) 상에 순차적으로 적층될 수 있다.
예시적인 실시예들에 있어서, 지지 스페이서(300)는 패키지 기판(110) 상에 제1 반도체 칩(200)과 이격 배치될 수 있다. 지지 스페이서(300)는 접착 부재(350)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 지지 스페이서(300)는 패키지 기판(110) 및 다른 전자 부품들 사이에 배치되어 다른 전자 부품들을 지지하는 역할을 수행할 수 있다.
예를 들면, 접착 필름(350)은 다이 접착 필름(DAF)을 포함할 수 있다. 지지 스페이서(300)는 다이 어태치 공정에 의해 접착 필름(350)을 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다.
예를 들면, 지지 스페이서(300)은 약 50㎛ 내지 약 300㎛의 두께를 가질 수 있다. 또한, 제1 반도체 칩(200) 및 지지 스페이서(300)의 상부 표면들은 실질적으로 동일한 수평 레벨일 수 있다.
예시적인 실시예들에 있어서, 제1 적층 구조물(G1)은 패키지 기판(110) 상에서 제1 반도체 칩(200) 및 지지 스페이서(300) 상에 적층될 수 있다. 제1 적층 구조물(G1)은 반도체 칩(200) 상에 순차적으로 적층된 복수 개의 반도체 칩들(400a, 400b, 400c, 400d, 400e, 400f, 400g, 400h)을 포함할 수 있다. 예를 들면, 상기 반도체 칩은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치와 같은 메모리 칩을 포함할 수 있다.
제1 적층 구조물(G1)은 동일한 종류의 제1 반도체 칩들(400a, 400b, 400c, 400d, 400e, 400f, 400g, 400h)을 포함할 수 있다. 제1 반도체 칩들(400a, 400b, 400c, 400d, 400e, 400f, 400g, 400h)은 접착 부재들(450)을 이용하여 제1 반도체 칩(200) 및 지지 스페이서(300) 상에 순차적으로 부착될 수 있다. 복수 개의 제1 반도체 칩들(400a, 400b, 400c, 400d, 400e, 400f, 400g, 400h) 각각은 칩 패드들이 형성된 전면에 반대하는 후면(비활성면)이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 배치될 수 있다.
제1 반도체 칩들(400a, 400b, 400c, 400d, 400e, 400f, 400g, 400h)은 제1 카스케이드(cascade) 구조로 적층될 수 있다. 복수 개의 제1 반도체 칩들(400b, 400c, 400d, 400e, 400f, 400g, 400h)은 패키지 기판(110)의 제1 측면 방향(우측 방향)으로 순차적으로 오프셋 정렬될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다. 상기 제1 반도체 칩들은 하부에 있는 제1 반도체 칩(200)보다 넓은 면적을 가질 수 있다. 따라서, 상기 제1 반도체 칩의 적어도 일단부는 제1 반도체 칩(200)의 측면으로부터 돌출하는 구조(오버행 부분)를 가질 수 있다.
제1 반도체 칩들(400a, 400b, 400c, 400d, 400e, 400f, 400g, 400h)은 제2 도전성 연결 부재들(460)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제2 도전성 연결 부재(460)는 복수 개의 제1 반도체 칩들의 칩 패드들을 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결할 수 있다. 예를 들면, 제2 도전성 연결 부재(460)는 본딩 와이어를 포함할 수 있다. 따라서, 복수 개의 제1 반도체 칩들은 복수 개의 제2 도전성 연결 부재들(460)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
상기 제1 반도체 칩, 상기 지지 스페이서 및 상기 제2 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 상기 제1 적층 구조물의 상기 제1 반도체 칩들의 종류 및 개수는 이에 제한되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 복수 개의 제1 반도체 칩들 중에서 최하층 제1 반도체 칩(400a), 즉, 베이스 칩의 두께(Ta)는 상기 베이스 칩 상에 적층되는 상부 칩들(400b, 400c, 400d, 400e, 400f, 400g, 400h) 중 적어도 하나의 상부 칩(400b)의 두께(Tb)보다 클 수 있다. 최하층 제1 반도체 칩(400a)의 면적은 바로 아래에 있는 제1 반도체 칩(200)의 면적보다 클 수 있다. 최하층 제1 반도체 칩(400a)이 상대적으로 큰 두께를 가지므로, 최하층 제1 반도체 칩(400a)에 크랙이 발생하는 것을 방지할 수 있다.
도 2에 도시된 바와 같이, 베이스 칩(400a)은 서로 반대하는 제1 면(411a) 및 제2 면(412a)을 갖는 기판(410a) 및 기판(410a)의 제1 면(411a) 상에 형성된 회로층(420a)을 포함할 수 있다. 예를 들면, 회로층(420a)은 수직으로 적층된 셀들이 형성된 몰드층, 상기 몰드층 상에 형성된 금속 배선층 등을 포함할 수 있다. 또한, 회로층(420a)의 외측면에는 전기적 연결을 위한 상기 칩 패드들이 형성될 수 있다. 베이스 칩(400a)은 40㎛ 내지 400㎛의 범위 이내의 제1 두께(Ta)를 가질 수 있다. 베이스 칩(400a)의 기판(410a)은 30㎛ 내지 350㎛의 범위 이내의 두께(T1a)를 갖고, 베이스 칩(400a)의 회로층(420a)은 15㎛ 내지 35㎛의 범위 이내의 두께(T2a)를 가질 수 있다.
베이스 칩(400a) 상에 적층된 상부 칩(400b)은 서로 반대하는 제1 면(411b) 및 제2 면(412b)을 갖는 기판(410b), 기판(410b)의 제1 면(411b) 상에 형성된 회로층(420b) 및 기판(410b)의 제2 면(411b) 상에 형성된 응력 보상층(430b)을 포함할 수 있다. 예를 들면, 상부 칩(400b)은 15㎛ 내지 40㎛의 제2 두께(Tb)를 가질 수 있다. 상부 칩(400b)의 기판(410b)은 5㎛ 내지 15㎛의 범위 이내의 두께(T1b)를 갖고, 상부 칩(400b)의 회로층(420b)은 15㎛ 내지 35㎛의 범위 이내의 두께(T2b)를 갖고, 상부 칩(400b)의 응력 보상층(430b)은 0.01㎛ 내지 1㎛의 범위 이내의 두께(T3b)를 가질 수 있다.
복수 개의 상부 칩들(400c, 400d, 400e, 400f, 400g, 400h)은 도 2의 상부 칩(400b)과 실질적으로 동일할 수 있다. 베이스 칩(400a) 상에 순차적으로 적층된 상기 상부 칩들 각각은 상기 기판의 제2 면 상에 형성된 응력 보상층을 포함할 수 있다. 예를 들면, 상기 응력 보상층은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 등을 포함할 수 있다.
상기 응력 보상층은 상기 기판의 제2 면 전면에 형성될 수 있다. 상기 응력 보상층은 인장 응력 또는 압축 응력과 같은 내부 응력을 가질 수 있다. 이러한 내부 응력에 의해 상기 응력 보상층은 양의 값 또는 음의 값을 갖는 휨(warpage)을 가질 수 있다. 상기 응력 보상층은 상기 기판의 휨을 상쇄할 수 있는 휨을 갖도록 상기 기판의 응력을 보상할 수 있다.
예시적인 실시예들에 있어서, 제2 적층 구조물(G2)은 제1 적층 구조물(G1) 상에 배치될 수 있다. 제2 적층 구조물(G2)은 제1 적층 구조물(G1)의 최상위 제1 반도체 칩(400h) 상에 순차적으로 적층된 복수 개의 제2 반도체 칩들(500b, 500c, 500d, 500e, 500f, 500g, 500h)을 포함할 수 있다. 예를 들면, 상기 제2 반도체 칩은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치와 같은 메모리 칩을 포함할 수 있다. 제2 적층 구조물(G2)의 상기 메모리 칩들의 종류 및 개수는 이에 제한되지 않을 수 있다.
제2 적층 구조물(G2)은 동일한 종류의 제2 반도체 칩들(500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h)을 포함할 수 있다. 제2 반도체 칩들(500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h)은 접착 부재들(550)을 이용하여 패키지 기판(110) 상에 순차적으로 부착될 수 있다. 복수 개의 제2 반도체 칩들(500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h) 각각은 칩 패드들이 형성된 전면에 반대하는 후면이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 배치될 수 있다.
제2 반도체 칩들(500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h)은 제2 카스케이드(cascade) 구조로 적층될 수 있다. 복수 개의 제2 반도체 칩들(500b, 500c, 500d, 500e, 500f, 500g, 500h)은 패키지 기판(110)의 제2 측면 방향(좌측 방향)으로 순차적으로 오프셋 정렬될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
제2 반도체 칩들(500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h)은 제3 도전성 연결 부재들(560)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제3 도전성 연결 부재(560)는 복수 개의 제2 반도체 칩들의 칩 패드들을 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결할 수 있다. 예를 들면, 제3 도전성 연결 부재(560)는 본딩 와이어를 포함할 수 있다. 따라서, 복수 개의 제2 반도체 칩들은 복수 개의 제3 도전성 연결 부재들(560)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
상기 복수 개의 제2 반도체 칩들 중 최하층의 제2 반도체 칩(500a)은 도 2의 베이스 칩(400a)과 실질적으로 동일하거나 유사할 수 있다. 복수 개의 상부 칩들(500b, 500c, 500d, 500e, 500f, 500g, 500h)은 도 2의 상부 칩(400b)과 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 상기 복수 개의 제2 반도체 칩들 중에서 최하층 제2 반도체 칩(500a), 즉, 베이스 칩의 두께는 상기 베이스 칩 상에 적층되는 상부 칩들(500b, 500c, 500d, 500e, 500f, 500g, 500h) 중 적어도 하나의 상부 칩(500b)의 두께보다 클 수 있다.
베이스 칩(500a) 상에 순차적으로 적층된 상부 칩들(500b, 500c, 500d, 500e, 500f, 500g, 500h) 각각은 기판의 제2 면 상에 형성된 응력 보상층을 포함할 수 있다. 상기 응력 보상층은 인장 응력 또는 압축 응력과 같은 내부 응력을 가질 수 있다. 이러한 내부 응력에 의해 상기 응력 보상층은 양의 값 또는 음의 값을 갖는 휨(warpage)을 가질 수 있다. 상기 응력 보상층은 상기 기판의 휨을 상쇄할 수 있는 휨을 갖도록 상기 기판의 응력을 보상할 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(800)는 패키지 기판(110) 상에 형성되어 제1 반도체 칩(200), 제1 적층 구조물(G1) 및 제2 적층 구조물(G2)을 외부로부터 보호할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
패키지 기판(110)의 하부면(114) 상에는 전기 신호를 제공하기 위한 외부 접속 패드들(130)이 형성될 수 있다. 외부 접속 패드들(130)은 제2 절연막(150)에 의해 노출될 수 있다. 상기 제2 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 패키지 기판(110)의 외부 접속 패드(130) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재(900)가 배치될 수 있다. 예를 들면, 외부 연결 부재(900)는 솔더 볼일 수 있다. 반도체 패키지(100)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 반도체 패키지(100)는 패키지 기판(100) 상에 배치되는 제1 적층 구조물(G1)을 포함할 수 있다. 제1 적층 구조물(G1)은 순차적으로 적층된 복수 개의 제1 반도체 칩들(400a, 400b, 400c, 400d, 400e, 400f, 400g, 400h)을 포함할 수 있다. 상기 복수 개의 제1 반도체 칩들 중에서 최하층의 제1 반도체 칩(400a), 즉, 베이스 칩은 제1 두께(Ta)를 가지며, 상기 베이스 칩 상에 순차적으로 적층되는 상부 칩들(400b, 400c, 400d, 400e, 400f, 400g, 400h)은 제1 두께(Ta)보다 작은 제2 두께(Tb)를 가질 수 있다. 또한, 상부 칩들(400b, 400c, 400d, 400e, 400f, 400g, 400h) 각각은 기판(410b)의 제2 면(412b) 상에 형성된 응력 보상층(430b)을 포함할 수 있다.
상기 응력 보상층은 인장 응력 또는 압축 응력과 같은 내부 응력을 가질 수 있다. 상기 응력 보상층은 상대적으로 얇은 상부 칩의 휨(warpage)을 감소시킬 수 있다. 이에 따라, 매우 얇은 두께를 갖는 상기 상부 칩들의 휨을 방지함으로써, 상기 상부 칩들 각각의 회로층 내의 소자들의 누설 전류 특성을 개선시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 3 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 4는 도 3의 C-C' 라인을 따라 절단한 단면도이다. 도 7은 도 6의 D-D' 라인을 따라 절단한 단면도이다.
도 3 내지 도 5를 참조하면, 제1 웨이퍼(W1)를 절단하여 제1 두께(Ta)를 갖는 개별적인 베이스 칩들(400a)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 웨이퍼(W1)의 후면을 연마 공정에 의해 제거하여 제1 두께(Ta)를 갖도록 한 후, 제1 실리콘 웨이퍼(W1)를 다이싱 공정에 의해 절단하여 개별적인 베이스 칩들(400a)을 형성할 수 있다. 예를 들면, 제1 웨이퍼(W1)는 40㎛ 내지 400㎛의 제1 두께(Ta)를 갖도록 연마될 수 있다.
도 4에 도시된 바와 같이, 제1 웨이퍼(W1)는 서로 반대하는 제1 면(41a) 및 제2 면(42a)을 갖는 기판(40a) 및 기판(40a)의 제1 면(41a) 상에 형성된 회로층(44a)을 포함할 수 있다. 예를 들면, 제1 웨이퍼(W1)는 VNAND와 같은 메모리 다이들을 포함할 수 있다. 회로층(44a)은 수직으로 적층된 셀들이 형성된 몰드층, 상기 몰드층 상에 형성된 금속 배선층 등을 포함할 수 있다. 또한, 회로층(44a)의 외측면에는 전기적 연결을 위한 칩 패드들이 형성될 수 있다. 기판(40a)은 30㎛ 내지 350㎛의 범위 이내의 두께(T1a)를 갖고, 회로층(44a)은 15㎛ 내지 35㎛의 범위 이내의 두께(T2a)를 가질 수 있다.
제1 웨이퍼(W1)는 회로 패턴들 및 셀들이 형성되는 다이 영역(DA) 및 다이 영역(DA)을 둘러싸는 스크라이브 레인 영역(SA)을 포함할 수 있다. 제1 웨이퍼(W1)는 다이싱 공정(singulation 공정)에 의해 복수 개의 다이 영역들(DA)을 구분하는 스크라이브 레인 영역(SA)을 따라 절단되어 개별화될 수 있다.
예를 들면, 제1 웨이퍼(W1)는 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 제1 웨이퍼(W1)는 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
도 5에 도시된 바와 같이, 상기 다이싱 공정에 의해 개별화된 베이스 칩(400a)은 서로 반대하는 제1 면(411a) 및 제2 면(412a)을 갖는 기판(410a), 및 기판(410a)의 제1 면(411a) 상에 구비된 회로층(420a)을 포함할 수 있다. 후술하는 바와 같이, 베이스 칩(400a)은 패키지 기판 상에 적층된 복수 개의 메모리 칩들 중에서 최하층 메모리 칩으로 사용될 수 있다.
도 6 내지 도 10을 참조하면, 제2 웨이퍼(W2)를 절단하여 제2 두께(Tb)를 갖는 개별적인 칩들(400b)을 형성할 수 있다.
도 7에 도시된 바와 같이, 제2 웨이퍼(W2)의 후면을 연마 공정에 의해 제거하여 제2 두께(Tb)를 갖도록 할 수 있다. 예를 들면, 제2 웨이퍼(W2)는 15㎛ 내지 40㎛의 제2 두께(Tb)를 갖도록 연마될 수 있다.
제1 웨이퍼(W1)와 유사하게, 제2 웨이퍼(W2)는 서로 반대하는 제1 면(41b) 및 제2 면(42b)을 갖는 기판(40b) 및 기판(40b)의 제1 면(41b) 상에 형성된 회로층(44b)을 포함할 수 있다. 예를 들면, 제2 웨이퍼(W2)는 VNAND와 같은 메모리 다이들을 포함할 수 있다. 회로층(44b)은 수직으로 적층된 셀들이 형성된 몰드층, 상기 몰드층 상에 형성된 금속 배선층 등을 포함할 수 있다. 또한, 회로층(44b)의 외측면에는 전기적 연결을 위한 칩 패드들이 형성될 수 있다. 기판(40b)은 5㎛ 내지 15㎛의 범위 이내의 두께(T1b)를 갖고, 회로층(44b)은 15㎛ 내지 35㎛의 범위 이내의 두께(T2b)를 가질 수 있다.
도 8 및 도 9에 도시된 바와 같이, 제2 웨이퍼(W2)의 연마된 후면, 즉, 기판(40b)의 제2 면(42b) 상에 상기 기판의 휨을 방지하기 위한 내부 응력을 갖는 응력 보상층(46b)을 형성할 수 있다.
예를 들면, 제2 웨이퍼(W2)의 제2 면(42b) 상에 스퍼터링 공정을 수행하여 응력 보상층(46b)을 형성할 수 있다. 제2 웨이퍼(W2)는 플라즈마 챔버(50) 내의 기판 스테이지(52) 상에 로딩된 후, 아르콘(Ar)과 같은 공정 가스(PG)를 기판 상에 공급한 후, 스퍼터링 공정을 수행할 수 있다. 아르곤 이온들(Ar+)의 충돌에 의해 실리콘 표면에는 상기 응력 보상층으로서의 개질층이 형성될 수 있다. 응력 보상층(46b)은 실리콘 산화물(SiO2)을 포함할 수 있다.
이와 다르게, 제2 웨이퍼(W2)의 제2 면(42b) 상에 플라즈마 강화 화학 기상 증착 공정(PECVD)을 수행하여 응력 보상층(46b)을 형성할 수 있다. 제2 웨이퍼(W2)는 플라즈마 챔버(50) 내의 기판 스테이지(52) 상에 로딩된 후, 고분자 화합물인 전구체를 포함하는 공정 가스(PG)를 기판 상에 공급한 후, 플라즈마 증착 공정을 수행할 수 있다. 상기 고분자 화합물을 기화시키고 상기 플라즈마 챔버 내에 플라즈마 전력을 인가함으로써 상기 응력 보상층으로서의 개질층이 형성될 수 있다. 응력 보상층(46b)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 등을 포함할 수 있다.
상기 응력 보상층은 0.01㎛ 내지 1㎛의 범위 이내의 두께(T3b)를 가질 수 있다. 상기 응력 보상층은 제2 웨이퍼(W2)의 제2 면(42b) 전면에 형성될 수 있다. 상기 응력 보상층은 인장 응력 또는 압축 응력과 같은 내부 응력을 가질 수 있다. 이러한 내부 응력에 의해 상기 응력 보상층은 양의 값 또는 음의 값을 갖는 휨(warpage)을 가질 수 있다. 상기 휨의 크기는 상기 플라즈마 챔버 내에서 인가되는 플라즈마 전력과 같은 공정 조건을 통해 조절될 수 있다. 상기 응력 보상층은 상기 기판의 휨을 상쇄할 수 있는 휨을 갖도록 응력을 보상할 수 있다.
이어서, 도 10에 도시된 바와 같이, 제2 웨이퍼(W2)를 다이싱 공정에 의해 절단하여 개별적인 칩들(400b)을 형성할 수 있다. 후술하는 바와 같이, 칩(400b)은 상기 복수 개의 메모리 칩들 중에서 상기 최하층 메모리 칩 상에 적층되는 상부 메모리 칩으로 사용될 수 있다.
도 11을 참조하면, 패키지 기판(110) 상에 제1 반도체 칩(200) 및 적어도 하나의 지지 스페이서(300)를 적층시킬 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(110)은 서로 마주보는 상부면(112)과 하부면(114)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(110)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
접착 필름(250)을 이용하여 패키지 기판(110)의 상부면(112) 상에 제1 반도체 칩(200)을 부착시킬 수 있다. 제1 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 예를 들면, 접착 필름(250)은 다이 접착 필름(DAF)을 포함할 수 있다. 제1 반도체 칩(200)는 다이 어태치 공정에 의해 접착 필름(250)을 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다.
이어서, 와이어 본딩 공정을 수행하여 제1 반도체 칩(200)의 칩 패드들을 패키지 기판(110)의 상부면(112) 상의 기판 패드들(120)에 연결시킬 수 있다. 제1 반도체 칩(200)의 상기 칩 패드들은 제1 도전성 연결 부재들(260)에 의해 기판 패드들(120)에 연결될 수 있다. 상기 제1 도전성 연결 부재들은 본딩 와이어들을 포함할 수 있다.
이어서, 접착 필름(350)를 이용하여 패키지 기판(110)의 상부면(112) 상에 제1 반도체 칩(200)과 이격되도록 지지 스페이서(300)를 부착시킬 수 있다. 복수 개의 상기 지지 스페이서들이 제1 반도체 칩(200)의 일측에 배치될 수 있다.
예를 들면, 접착 필름(350)은 다이 접착 필름(DAF)을 포함할 수 있다. 지지 스페이서(300)는 다이 어태치 공정에 의해 접착 필름(350)을 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 제1 반도체 칩(200) 및 지지 스페이서(300)의 상부 표면들은 실질적으로 동일한 수평 레벨일 수 있다.
도 12 및 도 13을 참조하면, 복수 개의 제1 반도체 칩들(400a, 400b, 400c, 400d, 400e, 400f, 400g, 400h)을 포함하는 제1 적층 구조물(G1)을 제1 반도체 칩(200) 및 지지 스페이서(300) 상에 적층시킬 수 있다.
도 12에 도시된 바와 같이, 도 5의 베이스 칩(400a)을 제1 반도체 칩(200) 및 지지 스페이서(300) 상에 적층시킬 수 있다. 베이스 칩(400a)은 상기 복수 개의 제1 반도체 칩들 중에서 최하층의 제1 반도체 칩일 수 있다. DAF와 같은 접착 부재(450)를 이용하여 제1 반도체 칩(200) 및 지지 스페이서(300) 상에 베이스 칩(400)을 부착시킬 수 있다. 상기 베이스 칩의 평면적은 상기 제1 반도체 칩 또는 상기 지지 스페이서의 평면적보다 더 클 수 있다.
베이스 칩(400a)은 기판(40a)의 제2 면(42a)이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 배치될 수 있다. 베이스 칩(400a)의 상기 칩 패드들은 기판(40a)의 제1 면(41a)의 상의 회로층(44a) 상에 구비될 수 있다.
이어서, 도 13에 도시된 바와 같이, 베이스 칩(400a) 상에 복수 개의 상부 칩들(400b, 400c, 400d, 400e, 400f, 400g, 400h)을 순차적으로 적층시킬 수 있다. 복수 개의 상부 칩들(400c, 400d, 400e, 400f, 400g, 400h)은 도 10의 칩(400b)과 실질적으로 동일할 수 있다. 제1 적층 구조물(G1)의 상기 메모리 칩들의 종류 및 개수는 이에 제한되지 않을 수 있다.
도 10의 칩(400b)은 기판(40b)의 제2 면(42b)이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 배치될 수 있다. 칩(400b)의 상기 칩 패드들은 기판(40b)의 제1 면(41b)의 상의 회로층(44b) 상에 구비될 수 있다. 이와 유사하게, 복수 개의 상부 칩들(400c, 400d, 400e, 400f, 400g, 400h) 각각은 기판의 제2 면이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 배치될 수 있다.
상기 복수 개의 칩들은 순차적으로 오프셋 정렬될 수 있다. 예를 들면, 복수 개의 상부 칩들(400b, 400c, 400d, 400e, 400f, 400g, 400h)은 제1 카스케이드(cascade) 구조로 적층될 수 있다. 복수 개의 상부 칩들(400b, 400c, 400d, 400e, 400f, 400g, 400h)은 패키지 기판(110)의 제1 측면 방향(우측 방향)으로 순차적으로 오프셋 정렬될 수 있다. 복수 개의 상부 칩들(400b, 400c, 400d, 400e, 400f, 400g, 400h)은 DAF와 같은 접착 필름(450)을 이용하여 베이스 칩(400a) 상에 부착될 수 있다.
이어서, 와이어 본딩 공정을 수행하여 베이스 칩(400a) 및 복수 개의 칩들(400b, 400c, 400d, 400e, 400f, 400g, 400h)의 상기 칩 패드들을 패키지 기판(110)의 상부면(112) 상의 기판 패드들(120)에 연결시킬 수 있다. 제1 적층 구조물(G1)의 제1 반도체 칩들(400a, 400b, 400c, 400d, 400e, 400f, 400g, 400h)의 상기 칩 패드들은 제2 도전성 연결 부재들(460), 즉, 본딩 와이어들에 의해 기판 패드들(120)에 연결될 수 있다.
상기 상부 칩들의 두께들은 상기 베이스 칩의 두께보다 더 작을 수 있다. 상기 상부 칩은 상기 기판의 후면, 즉, 제2 면 상에 형성된 응력 보상층을 포함할 수 있다. 상기 응력 보상층은 상대적으로 얇은 상부 칩의 휨(warpage)을 감소시킬 수 있다. 이에 따라, 상기 적층된 상부 칩들 각각의 회로층 내의 소자들의 누설 전류 특성을 개선시킬 수 있다.
도 14를 참조하면, 복수 개의 제2 반도체 칩들(500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h)을 포함하는 제2 적층 구조물(G2)을 제1 적층 구조물(G1) 상에 적층시킬 수 있다.
상기 복수 개의 제2 반도체 칩들 중 최하층의 제2 반도체 칩(500a)은 도 5의 베이스 칩(400a)과 실질적으로 동일하거나 유사할 수 있다. 복수 개의 상부 칩들(500b, 500c, 500d, 500e, 500f, 500g, 500h)은 도 10의 칩(400b)과 실질적으로 동일하거나 유사할 수 있다.
도 14에 도시된 바와 같이, 베이스 칩으로서의 최하층의 제2 반도체 칩(500a)을 최상층의 제1 반도체 칩(400h) 상에 적층시킬 수 있다. 최하층의 제2 반도체 칩(500a)은 칩 패드들이 형성된 제1 면에 반대하는 제2 면이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 배치될 수 있다.
이어서, 최하층의 제2 반도체 칩(500a) 상에 복수 개의 상부 칩들(500b, 500c, 500d, 500e, 500f, 500g, 500h)을 순차적으로 적층시킬 수 있다.
복수 개의 상부 칩들(500b, 500c, 500d, 500e, 500f, 500g, 500h) 각각은 칩 패드들이 형성된 제1 면에 반대하는 제2 면이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 배치될 수 있다.
상기 복수 개의 상부 칩들은 순차적 오프셋 정렬될 수 있다. 예를 들면, 복수 개의 상부 칩들(500b, 500c, 500d, 500e, 500f, 500g, 500h)은 제2 카스케이드(cascade) 구조로 적층될 수 있다. 복수 개의 상부 칩들(500b, 500c, 500d, 500e, 500f, 500g, 500h)은 패키지 기판(110)의 제2 측면 방향(좌측 방향)으로 순차적으로 오프셋 정렬될 수 있다. 복수 개의 상부 칩들(500b, 500c, 500d, 500e, 500f, 500g, 500h)은 DAF와 같은 접착 필름(550)을 이용하여 최하층의 제2 반도체 칩(500a) 상에 부착될 수 있다.
이어서, 와이어 본딩 공정을 수행하여 복수 개의 제2 반도체 칩들(500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h)의 상기 칩 패드들을 패키지 기판(110)의 상부면(112) 상의 기판 패드들(120)에 연결시킬 수 있다. 제2 적층 구조물(G2)의 제2 반도체 칩들(500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h)의 상기 칩 패드들은 제3 도전성 연결 부재들(560), 즉, 본딩 와이어들에 의해 기판 패드들(120)에 연결될 수 있다.
도 15를 참조하면, 패키지 기판(110)의 상부면(112) 상에 제1 반도체 칩(200), 지지 스페이서(300), 제1 적층 구조물(G1) 및 제2 적층 구조물(G2)을 커버하는 밀봉 부재(800)를 형성할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
이어서, 패키지 기판(110)의 하부면(114) 상의 외부 접속 패드들(130) 상에 솔더 볼들과 같은 외부 접속 부재들(900)을 형성하여 도 1의 반도체 패키지(100)를 완성할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 17은 도 16의 B 부분을 나타내는 확대 단면도이다. 상기 반도체 패키지는 지지 구조물의 추가 및 반도체 칩들의 배치를 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 16 및 도 17을 참조하면, 반도체 패키지(101)는 패키지 기판(100), 반도체 칩(200), 2개의 지지 스페이서들(300), 복수 개의 메모리 칩들을 각각 포함하는 제1, 제2, 제3 및 제4 적층 구조물들(G1, G2, G3, G4), 및 몰딩 부재(800)를 포함할 수 있다. 또한, 반도체 패키지(101)는 외부 접속 부재들(900)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 2개의 지지 스페이서들(300)은 패키지 기판(110) 상에서 반도체 칩(200)과 이격 배치될 수 있다. 2개의 지지 스페이서들(300)은 반도체 칩(200)의 양측에 각각 배치될 수 있다. 지지 스페이서(300)은 접착 부재(350)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 지지 스페이서(300)는 더미 기판 또는 더미 칩을 포함할 수 있다.
지지 스페이서(300)의 두께는 반도체 칩(200)의 두께를 고려하여 결정될 수 있다. 패키지 기판(110) 상의 반도체 칩(200)의 높이는 지지 스페이서(300)의 높이와 동일할 수 있다. 따라서, 반도체 칩(200)의 상부면과 지지 스페이서(300)의 상부면은 동일 평면 상에 있을 수 있다.
예시적인 실시예들에 있어서, 제1 적층 구조물(G1)은 패키지 기판(110) 상에서 반도체 칩(200) 및 지지 구조물(300) 상에 적층될 수 있다. 따라서, 제1 적층 구조물(G1)은 패키지 기판(110) 상에서 반도체 칩(200)과 지지 구조물(300)에 의해 지지되어 탑재될 수 있다.
제1 적층 구조물(G1)은 반도체 칩(200) 및 지지 스페이서들(300) 상에 순차적으로 적층된 복수 개의 제1 메모리 칩들(400a, 400b, 400c, 400d)을 포함할 수 있다. 예를 들면, 상기 제1 메모리 칩은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다.
제1 적층 구조물(G1)은 동일한 종류의 제1 메모리 칩들(400a, 400b, 400c, 400d)을 포함할 수 있다. 제1 메모리 칩들(400a, 400b, 400c, 400d)은 접착 부재들(450)을 이용하여 반도체 칩(200) 및 지지 스페이서들(300) 상에 순차적으로 부착될 수 있다. 제1 메모리 칩들(400a, 400b, 400c, 400d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제1 메모리 칩들(400b, 400c, 400d)은 패키지 기판(110)의 제1 측면 방향(우측 방향)으로 순차적으로 오프셋 정렬될 수 있다.
예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
복수 개의 제1 메모리 칩들 중에서 최하층 제1 메모리 칩(400a), 즉, 베이스 칩의 두께(Ta)는 상기 베이스 칩 상에 적층된 상부 칩들(400b, 400c, 400d)의 두께(Tb)보다 클 수 있다.
베이스 칩(400a) 상에 순차적으로 적층된 상부 칩들(400b, 400c, 400d) 각각은 기판(410b)의 제2 면(412b) 상에 형성된 응력 보상층(430b)을 포함할 수 있다. 상기 응력 보상층은 인장 응력 또는 압축 응력과 같은 내부 응력을 가질 수 있다. 이러한 내부 응력에 의해 상기 응력 보상층은 양의 값 또는 음의 값을 갖는 휨(warpage)을 가질 수 있다. 상기 응력 보상층은 상기 기판의 휨을 상쇄할 수 있는 휨을 갖도록 상기 기판의 응력을 보상할 수 있다.
제1 메모리 칩들(400a, 400b, 400c, 400d)은 도전성 연결 부재들(460)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제2 도전성 연결 부재(460)는 상기 제1 메모리 칩의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 상기 제2 도전성 연결 부재(460)는 본딩 와이어를 포함할 수 있다. 따라서, 상기 제1 메모리 칩들은 복수 개의 제2 도전성 연결 부재들(460)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
제1 적층 구조물(G1)의 상기 메모리 칩들의 종류 및 개수는 이에 제한되지 않을 수 있다. 예를 들면, 제1 적층 구조물(G1)은 복수 개의 제1 메모리 칩들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 적층 구조물(G2)은 제1 적층 구조물(G1) 상에 순차적으로 적층된 복수 개의 제2 메모리 칩들(500a, 500b, 500c, 500d)을 포함할 수 있다. 예를 들면, 상기 제2 메모리 칩은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다.
제2 적층 구조물(G2)은 동일한 종류의 제2 메모리 칩들(500a, 500b, 500c, 500d)을 포함할 수 있다. 제2 메모리 칩들(500a, 500b, 500c, 500d)은 접착 부재들(550)을 이용하여 제1 적층 구조물(G1) 상에 순차적으로 부착될 수 있다. 제2 메모리 칩들(500a, 500b, 500c, 500d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제2 메모리 칩들(500b, 500c, 500d)은 패키지 기판(110)의 제2 측면 방향(좌측 방향)으로 순차적으로 오프셋 정렬될 수 있다.
예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
복수 개의 제2 메모리 칩들 중에서 최하층 제2 메모리 칩(500a), 즉, 베이스 칩의 두께는 상기 베이스 칩 상에 적층된 상부 칩들(500b, 500c, 500d)의 두께보다 클 수 있다.
베이스 칩(500a) 상에 순차적으로 적층된 상부 칩들(500b, 500c, 500d) 각각은 기판의 제2 면 상에 형성된 응력 보상층을 포함할 수 있다. 상기 응력 보상층은 인장 응력 또는 압축 응력과 같은 내부 응력을 가질 수 있다. 이러한 내부 응력에 의해 상기 응력 보상층은 양의 값 또는 음의 값을 갖는 휨(warpage)을 가질 수 있다. 상기 응력 보상층은 상기 기판의 휨을 상쇄할 수 있는 휨을 갖도록 상기 기판의 응력을 보상할 수 있다.
제2 메모리 칩들(500a, 500b, 500c, 500d)은 도전성 연결 부재들(560)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제3 도전성 연결 부재(560)는 상기 제2 메모리 칩의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제3 도전성 연결 부재(560)는 본딩 와이어를 포함할 수 있다. 따라서, 상기 제2 메모리 칩들은 복수 개의 제2 도전성 연결 부재들(560)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제3 적층 구조물(G3)은 제2 적층 구조물(G2) 상에 순차적으로 적층된 복수 개의 제3 메모리 칩들(600a, 600b, 600c, 600d)을 포함할 수 있다. 예를 들면, 상기 제3 메모리 칩은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다.
제3 적층 구조물(G3)은 동일한 종류의 제3 메모리 칩들(600a, 600b, 600c, 600d)을 포함할 수 있다. 제3 메모리 칩들(600a, 600b, 600c, 600d)은 접착 부재들(650)을 이용하여 제2 적층 구조물(G2) 상에 순차적으로 부착될 수 있다. 제3 메모리 칩들(600a, 600b, 600c, 600d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제3 메모리 칩들(600b, 600c, 600d)은 패키지 기판(110)의 제1 측면 방향(우측 방향)으로 순차적으로 오프셋 정렬될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
복수 개의 제3 메모리 칩들 중에서 최하층 제3 메모리 칩(600a), 즉, 베이스 칩의 두께는 상기 베이스 칩 상에 적층된 상부 칩들(600b, 600c, 600d)의 두께보다 클 수 있다.
베이스 칩(600a) 상에 순차적으로 적층된 상부 칩들(600b, 600c, 600d) 각각은 기판의 제2 면 상에 형성된 응력 보상층을 포함할 수 있다. 상기 응력 보상층은 인장 응력 또는 압축 응력과 같은 내부 응력을 가질 수 있다. 이러한 내부 응력에 의해 상기 응력 보상층은 양의 값 또는 음의 값을 갖는 휨(warpage)을 가질 수 있다. 상기 응력 보상층은 상기 기판의 휨을 상쇄할 수 있는 휨을 갖도록 상기 기판의 응력을 보상할 수 있다.
제3 메모리 칩들(600a, 600b, 600c, 600d)은 도전성 연결 부재들(660)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제4 도전성 연결 부재(660)는 상기 제3 메모리 칩의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제4 도전성 연결 부재(660)는 본딩 와이어를 포함할 수 있다. 따라서, 상기 제3 메모리 칩들은 복수 개의 제3 도전성 연결 부재들(660)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제4 적층 구조물(G4)은 제3 적층 구조물(G3) 상에 순차적으로 적층된 복수 개의 제4 메모리 칩들(700a, 700b, 700c, 700d)을 포함할 수 있다. 예를 들면, 상기 제4 메모리 칩은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다.
제4 적층 구조물(G4)은 동일한 종류의 제4 메모리 칩들(700a, 700b, 700c, 700d)을 포함할 수 있다. 제4 메모리 칩들(700a, 700b, 700c, 700d)은 접착 부재들(750)을 이용하여 제3 적층 구조물(G3) 상에 순차적으로 부착될 수 있다. 제4 메모리 칩들(700a, 700b, 700c, 700d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제4 메모리 칩들(700b, 700c, 700d)은 패키지 기판(110)의 제2 측면 방향(좌 방향)으로 순차적으로 오프셋 정렬될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
복수 개의 제4 메모리 칩들 중에서 최하층 제4 메모리 칩(700a), 즉, 베이스 칩의 두께는 상기 베이스 칩 상에 적층된 상부 칩들(700b, 700c, 700d)의 두께보다 클 수 있다.
베이스 칩(700a) 상에 순차적으로 적층된 상부 칩들(700b, 700c, 700d) 각각은 기판의 제2 면 상에 형성된 응력 보상층을 포함할 수 있다. 상기 응력 보상층은 인장 응력 또는 압축 응력과 같은 내부 응력을 가질 수 있다. 이러한 내부 응력에 의해 상기 응력 보상층은 양의 값 또는 음의 값을 갖는 휨(warpage)을 가질 수 있다. 상기 응력 보상층은 상기 기판의 휨을 상쇄할 수 있는 휨을 갖도록 상기 기판의 응력을 보상할 수 있다.
제4 메모리 칩들(700a, 700b, 700c, 700d)은 도전성 연결 부재들(760)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제5 도전성 연결 부재(760)는 상기 제4 메모리 칩의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제5 도전성 연결 부재(760)는 본딩 와이어를 포함할 수 있다. 따라서, 상기 제4 메모리 칩들은 복수 개의 제4 도전성 연결 부재들(760)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(800)는 패키지 기판(110) 상에 형성되어 제1 반도체 칩(200), 제1 적층 구조물(G1), 제2 적층 구조물(G2), 제3 적층 구조물(G3) 및 제4 적층 구조물(G4)을 외부로부터 보호할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
패키지 기판(110)의 하부면(114) 상에는 전기 신호를 제공하기 위한 외부 접속 패드들(130)이 형성될 수 있다. 외부 접속 패드들(130)은 제2 절연막(150)에 의해 노출될 수 있다. 상기 제2 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 패키지 기판(110)의 외부 접속 패드(130) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재(900)가 배치될 수 있다. 예를 들면, 외부 연결 부재(900)는 솔더 볼일 수 있다. 반도체 패키지(101)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
40a, 40b, 410a, 410b: 기판
44a, 44b, 420a, 420b: 회로층
46b, 430b: 응력 보상층
50: 플라즈마 챔버 52: 기판 스테이지
100, 101: 반도체 패키지 110: 패키지 기판
120: 기판 패드 200: 제1 반도체 칩
250, 350, 450, 550, 650, 750: 접착 필름
260, 360, 460, 560, 660, 760: 도전성 연결 부재
300: 지지 스페이서 400a: 제1 반도체 칩(베이스 칩)
400b, 400c, 400d, 400e, 400f, 400g, 400h: 제1 반도체 칩(상부 칩)
500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h: 제2 반도체 칩
600a, 600b, 600c, 600d: 제3 메모리 칩
700a, 700b, 700c, 700d: 제4 메모리 칩
800: 몰딩 부재 900: 외부 연결 부재

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되며, 제1 두께를 갖는 베이스 칩 및 상기 베이스 칩 상에 순차적으로 적층되며 상기 제1 두께보다 작은 제2 두께를 갖는 상부 칩들을 포함하는 적층 구조물; 및
    상기 패키지 기판의 상부면 상에서 상기 적층 구조물을 커버하는 밀봉 부재를 포함하고,
    상기 상부 칩들 중 적어도 하나의 상부 칩은,
    서로 반대하는 제1 면 및 제2 면을 갖는 기판;
    상기 제1 면 상에 구비된 회로층; 및
    상기 제2 면 상에 구비되며 상기 기판의 휨을 방지하기 위한 내부 응력을 갖는 응력 보상층을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 상부 칩의 상기 제2 두께는 15㎛ 내지 40㎛의 범위 이내인 반도체 패키지.
  3. 제 1 항에 있어서, 상기 기판은 5㎛ 내지 15㎛의 범위 이내의 두께를 갖고, 상기 회로층은 15㎛ 내지 35㎛의 범위 이내의 두께를 갖고, 상기 응력 보상층은 0.01㎛ 내지 1㎛의 범위 이내의 두께를 갖는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 응력 보상층은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 응력 보상층은 상기 기판의 상기 제2 면 전체에 구비되는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 상부 칩들은 접착 필름들을 매개로 하여 부착되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 베이스 칩 및 상기 상부 칩들의 칩 패드들을 상기 패키지 기판의 기판 패드들에 전기적으로 연결시키는 복수 개의 도전성 연결 부재들을 더 포함하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 상부 칩들은 상기 기판의 상기 제2 면이 상기 패키지 기판을 향하도록 상기 패키지 기판 상에 배치되는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 패키지 기판 상에 배치되는 제1 반도체 칩을 더 포함하고,
    상기 베이스 칩은 상기 제1 반도체 칩 상에 부착되는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 제1 반도체 칩은 로직 칩을 포함하고, 상기 베이스 칩 및 상기 상부 칩들은 메모리 칩을 포함하는 반도체 패키지.
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