JP5909980B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5909980B2
JP5909980B2 JP2011224521A JP2011224521A JP5909980B2 JP 5909980 B2 JP5909980 B2 JP 5909980B2 JP 2011224521 A JP2011224521 A JP 2011224521A JP 2011224521 A JP2011224521 A JP 2011224521A JP 5909980 B2 JP5909980 B2 JP 5909980B2
Authority
JP
Japan
Prior art keywords
film
layer wiring
opening
sin
lower layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011224521A
Other languages
English (en)
Other versions
JP2013084829A (ja
JP2013084829A5 (ja
Inventor
隆行 日坂
隆行 日坂
隆博 中本
隆博 中本
俊彦 志賀
俊彦 志賀
西沢　弘一郎
弘一郎 西沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2011224521A priority Critical patent/JP5909980B2/ja
Priority to TW101121468A priority patent/TWI463618B/zh
Priority to US13/525,433 priority patent/US8766445B2/en
Priority to KR1020120102039A priority patent/KR101392420B1/ko
Priority to CN201210383347.XA priority patent/CN103050460B/zh
Publication of JP2013084829A publication Critical patent/JP2013084829A/ja
Publication of JP2013084829A5 publication Critical patent/JP2013084829A5/ja
Application granted granted Critical
Publication of JP5909980B2 publication Critical patent/JP5909980B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05583—Three-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、外部からの不純物等に対する耐性を向上することができる半導体装置及びその製造方法に関する。
ＭＭＩＣ（モノリシックマイクロ波ＩＣ）において、Ｔｉ／Ａｕ配線が用いられている（例えば、特許文献１参照）。Ｔｉ膜は数１０ｎｍと比較的薄く、下層との付着力を確保するために最下層に設けられる。また、配線間の容量を低減するために、エアブリッジ配線が用いられている。これは、スパッタによりＴｉ／Ａｕ給電層を形成した後、Ａｕメッキにより形成される。
特開平１−２６２６４６号公報
メッキ表面に対するＳｉＮ膜の付着力が低く、かつエアブリッジ配線のカバレッジが悪い。このため、耐湿性に優れたＳｉＮ膜によりエアブリッジ配線を保護することは困難であった。従って、周りの組立部材から発生する不純物（Ｂｒ、Ｃｌ等）や外気のＨ２Ｏにより、配線のＴｉ膜が腐食し高抵抗になる場合があった。さらに、半導体基板の表面まで不純物が到達し、半導体基板が腐食して動作不良が生じる場合もあった。
本発明は、上述のような課題を解決するためになされたもので、その目的は外部からの不純物等に対する耐性を向上することができる半導体装置及びその製造方法を得るものである。
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた下層配線と、前記半導体基板及び前記下層配線上に設けられ、前記下層配線上に第１の開口を有する樹脂膜と、前記下層配線及び前記樹脂膜上に設けられ、前記第１の開口内に第２の開口を有する第１のＳｉＮ膜と、前記下層配線及び前記樹脂膜の一部上に設けられた上層配線と、前記上層配線及び前記樹脂膜上に設けられ、前記樹脂膜上において前記第１のＳｉＮ膜に付着した第２のＳｉＮ膜とを備え、前記上層配線は、前記第１及び第２の開口を介して前記下層配線に接続されたＴｉ膜と、前記Ｔｉ膜上に設けられたＡｕ膜とを有し、前記第１の開口内において、前記第１のＳｉＮ膜は、前記樹脂膜の側面と前記Ｔｉ膜の側面の間、及び、前記Ｔｉ膜の下面の一部と前記下層配線との間に配置され、前記第１及び第２のＳｉＮ膜は前記Ｔｉ膜の周囲を保護することを特徴とする。
本発明により、外部からの不純物等に対する耐性を向上することができる。
本発明の実施の形態１に係る半導体装置を示す断面図である。 比較例に係る半導体装置を示す断面図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 本発明の実施の形態２に係る半導体装置の変形例を示す断面図である。 本発明の実施の形態３に係る半導体装置を示す断面図である。 本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。ＧａＡｓ基板１上に下層配線２が設けられている。下層配線２は、Ｔｉ膜２ａと、その上に設けられたＡｕ膜２ｂとを有する。ＧａＡｓ基板１及び下層配線２上にＳｉＮ膜３及び樹脂膜４が設けられている。ＳｉＮ膜３及び樹脂膜４は、下層配線２上に開口５を有する。
下層配線２及び樹脂膜４上にＳｉＮ膜６が設けられている。ＳｉＮ膜６は、開口５内に開口７を有する。下層配線２及び樹脂膜４の一部上に上層配線８が設けられている。
上層配線８は、開口５，７を介して下層配線２に接続されたＴｉ膜８ａと、その上に設けられたＡｕ膜８ｂとを有する。上層配線８は蒸着により形成される。ＳｉＮ膜９は、樹脂膜４上においてＳｉＮ膜６に付着している。これらのＳｉＮ膜６，９によりＴｉ膜８ａの周囲を保護する。
上層配線８及び樹脂膜４上にＳｉＮ膜９が設けられている。ＳｉＮ膜９は上層配線８上に開口１０を有する。この開口１０において露出した上層配線８の一部がパッド部である。
続いて、本実施の形態の効果を比較例と比較して説明する。図２は、比較例に係る半導体装置を示す断面図である。比較例では、樹脂膜４が無く、ＳｉＮ膜６，９の代わりにＳｉＯＮ膜１１により上層配線８を保護している。しかし、周りの組立部材から発生する不純物（Ｂｒ、Ｃｌ等）や外気のＨ２Ｏにより、配線のＴｉ膜２ａ，８ａが腐食し高抵抗になる場合がある。さらに、ＧａＡｓ基板１の表面まで不純物が到達し、ＧａＡｓ基板１が腐食して動作不良が生じる場合もある。
これに対して、本実施の形態では、耐湿性に優れたＳｉＮ膜６，９によりＴｉ膜８ａの周囲を保護している。従って、外部からのＢｒ等の不純物浸入を抑制し、Ｔｉ膜８ａの腐食を抑制することができる。
また、樹脂膜４上のＳｉＮ膜６と上層配線８を覆うＳｉＮ膜９は互いの付着力が高い。このため、上層配線８に対するＳｉＮ膜９の付着力が低くても、膜剥がれが生じ難い。また、樹脂膜４を設けた本実施の形態の構造では、比較例のエアブリッジ構造に比べて、ＳｉＮ膜６，９のカバレッジが良好である。よって、これらのＳｉＮ膜６，９によりＴｉ膜８ａの周囲を十分に保護することができる。この結果、外部からの不純物等に対する耐性を向上することができる。
実施の形態２．
図３は、本発明の実施の形態２に係る半導体装置を示す断面図である。金属パッド１２が開口１０を介して上層配線８に接続されている。金属パッド１２はＡｕ膜である。その他の構成は実施の形態１と同様である。
金属パッド１２により、開口１０における上層配線８とＳｉＮ膜９の界面からのＢｒ等の不純物の浸入を抑制することができる。この結果、耐性を更に向上することができる。
図４は、本発明の実施の形態２に係る半導体装置の変形例を示す断面図である。金属パッド１２は、上層配線８に接続されたＴｉ膜１２ａと、Ａｕ膜１２ｂと、Ｔｉ膜１２ａとＡｕ膜１２ｂとの間に設けられたＰｔ膜１２ｃとからなる。
付着力を確保するためにＴｉ膜１２ａの膜厚は５０ｎｍ程度にする。Ｔｉ膜１２ａとＡｕ膜１２ｂとの間に膜厚５０ｎｍのＰｔ膜１２ｃを挿入することで、Ｔｉ膜１２ａの腐食が抑制されることを実験的に確認している。具体的には、２００℃のＢｒ雰囲気中にチップを保存した場合、Ｐｔ膜１２ｃが無い場合には７０ｈｒでＴｉ膜の腐食が発生したが、Ｐｔ膜１２ｃが有る場合には３００ｈｒ後でも劣化が生じなかった。
なお、Ｐｔ膜１２ｃの代わりに、Ｐｄ，Ｒｕ，Ｔａ，Ｎｉ，Ｍｏ，Ｒｈ，Ｏｓ，Ｉｒの何れかからなる膜を用いても同様の効果を得ることができる。
実施の形態３．
図５は、本発明の実施の形態３に係る半導体装置を示す断面図である。ＧａＡｓ基板１の裏面に裏面パッド１３が設けられている。裏面パッド１３は、ＧａＡｓ基板１を貫通するバイアホール１４を介して下層配線２に接続されている。ＳｉＮ膜９は開口を有しない。その他の構成は実施の形態１と同様である。
表面側のＳｉＮ膜９に開口が無いため、外部からのＢｒ等の不純物浸入を抑制し、Ｔｉ膜８ａの腐食を抑制することができる。具体的には、Ｂｒ雰囲気中にチップを保存した場合、ＳｉＮ膜９に開口が有る場合には開口の周辺からＴｉ膜の腐食が発生したが、開口が無い場合には劣化が生じなかった。
実施の形態４．
図６から図１０は、本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。これらの図を参照して本実施の形態に係る半導体装置の製造方法を説明する。
まず、図６に示すように、ＧａＡｓ基板１上に下層配線２を形成する。次に、図７に示すように、ＧａＡｓ基板１及び下層配線２上にＳｉＮ膜３及び樹脂膜４を形成し、下層配線２上においてＳｉＮ膜３及び樹脂膜４に開口５を形成する。そして、下層配線２及び樹脂膜４上にＳｉＮ膜６を形成する。さらに、開口５内においてＳｉＮ膜６に開口７を形成する。
次に、図８に示すように、下層配線２及び樹脂膜４上に上層配線８をスパッタにより全面に形成する。上層配線８は、開口５，７を介して下層配線２に接続されたＴｉ膜８ａと、Ｔｉ膜８ａ上に設けられたＡｕ膜８ｂとを有する。
次に、図９に示すように、上層配線８上にレジスト膜１５を形成し、フォトリソグラフィ等によりパターニングする。そして、このレジスト膜１５をマスクとして用い、異方性エッチングにより上層配線８及びＳｉＮ膜６をパターニングする。この際に樹脂膜４の表層部分もエッチングされる。
次に、図１０に示すように、パターニングした上層配線８及び樹脂膜４上にＳｉＮ膜９を形成する。このＳｉＮ膜９によりＴｉ膜８ａの側面を保護する。以上の工程により本実施の形態に係る半導体装置が製造される。
上記のように下層配線２及び樹脂膜４上に上層配線８をスパッタにより全面に形成するため、樹脂膜４の開口５部分の段差のカバレッジを改善することができる。また、ＳｉＮ膜６，９によりＴｉ膜８ａの周囲を保護するため、外部からの不純物等に対する耐性を向上することができる。
１ ＧａＡｓ基板（半導体基板）
２ 下層配線
４ 樹脂膜
５ 開口（第１の開口）
６ ＳｉＮ膜（第１のＳｉＮ膜）
７ 開口（第２の開口）
８ 上層配線
８ａ Ｔｉ膜
８ｂ Ａｕ膜
９ ＳｉＮ膜（第２のＳｉＮ膜）
１０ 開口（第３の開口）
１２ 金属パッド
１２ａ Ｔｉ膜（パッドＴｉ膜）
１２ｂ Ａｕ膜（パッドＡｕ膜）
１２ｃ Ｐｔ膜（パッド金属膜）
１３ 裏面パッド
１４ バイアホール

Claims (6)

  1. 半導体基板と、
    前記半導体基板上に設けられた下層配線と、
    前記半導体基板及び前記下層配線上に設けられ、前記下層配線上に第１の開口を有する樹脂膜と、
    前記下層配線及び前記樹脂膜上に設けられ、前記第１の開口内に第２の開口を有する第１のＳｉＮ膜と、
    前記下層配線及び前記樹脂膜の一部上に設けられた上層配線と、
    前記上層配線及び前記樹脂膜上に設けられ、前記樹脂膜上において前記第１のＳｉＮ膜に付着した第２のＳｉＮ膜とを備え、
    前記上層配線は、前記第１及び第２の開口を介して前記下層配線に接続されたＴｉ膜と、前記Ｔｉ膜上に設けられたＡｕ膜とを有し、
    前記第１の開口内において、前記第１のＳｉＮ膜は、前記樹脂膜の側面と前記Ｔｉ膜の側面の間、及び、前記Ｔｉ膜の下面の一部と前記下層配線との間に配置され、
    前記第１及び第２のＳｉＮ膜は前記Ｔｉ膜の周囲を保護することを特徴とする半導体装置。
  2. 前記第２のＳｉＮ膜は、前記上層配線上に第３の開口を有し、
    前記第３の開口を介して前記上層配線に接続された金属パッドを更に備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記金属パッドはパッドＡｕ膜を有することを特徴とする請求項２に記載の半導体装置。
  4. 前記金属パッドは、
    前記上層配線に接続されたパッドＴｉ膜と、
    前記パッドＴｉ膜と前記パッドＡｕ膜との間に設けられ、Ｐｔ，Ｐｄ，Ｒｕ，Ｔａ，Ｎｉ，Ｍｏ，Ｒｈ，Ｏｓ，Ｉｒの何れかからなるパッド金属膜とを更に有することを特徴とする請求項３に記載の半導体装置。
  5. 前記半導体基板の裏面に設けられ、前記半導体基板を貫通するバイアホールを介して前記下層配線に接続された裏面パッドを更に備え、
    前記第２のＳｉＮ膜は開口を有しないことを特徴とする請求項１に記載の半導体装置。
  6. 半導体基板上に下層配線を形成する工程と、
    前記半導体基板及び前記下層配線上に樹脂膜を形成し、前記下層配線上において前記樹脂膜に第１の開口を形成する工程と、
    前記下層配線及び前記樹脂膜上に第１のＳｉＮ膜を形成し、前記第１の開口内において前記第１のＳｉＮ膜に第２の開口を形成する工程と、
    前記下層配線及び前記樹脂膜上に上層配線を形成する工程と、
    異方性エッチングにより前記上層配線及び前記第１のＳｉＮ膜をパターニングする工程と、
    パターニングした前記上層配線及び前記樹脂膜上に第２のＳｉＮ膜を形成する工程とを備え、
    前記上層配線は、前記第１及び第２の開口を介して前記下層配線に接続されたＴｉ膜と、前記Ｔｉ膜上に設けられたＡｕ膜とを有し、
    前記第１の開口内において、前記第１のＳｉＮ膜は、前記樹脂膜の側面と前記Ｔｉ膜の側面の間、及び、前記Ｔｉ膜の下面の一部と前記下層配線との間に配置され、
    前記第１及び第２のＳｉＮ膜は前記Ｔｉ膜の周囲を保護することを特徴とする半導体装置の製造方法。
JP2011224521A 2011-10-12 2011-10-12 半導体装置及びその製造方法 Active JP5909980B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2011224521A JP5909980B2 (ja) 2011-10-12 2011-10-12 半導体装置及びその製造方法
TW101121468A TWI463618B (zh) 2011-10-12 2012-06-15 半導體裝置及其製造方法
US13/525,433 US8766445B2 (en) 2011-10-12 2012-06-18 Semiconductor device
KR1020120102039A KR101392420B1 (ko) 2011-10-12 2012-09-14 반도체장치 및 그 제조방법
CN201210383347.XA CN103050460B (zh) 2011-10-12 2012-10-11 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011224521A JP5909980B2 (ja) 2011-10-12 2011-10-12 半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JP2013084829A JP2013084829A (ja) 2013-05-09
JP2013084829A5 JP2013084829A5 (ja) 2014-10-02
JP5909980B2 true JP5909980B2 (ja) 2016-04-27

Family

ID=48063056

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011224521A Active JP5909980B2 (ja) 2011-10-12 2011-10-12 半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US8766445B2 (ja)
JP (1) JP5909980B2 (ja)
KR (1) KR101392420B1 (ja)
CN (1) CN103050460B (ja)
TW (1) TWI463618B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249583B1 (en) * 2017-09-19 2019-04-02 Infineon Technologies Ag Semiconductor die bond pad with insulating separator
KR20220042634A (ko) 2020-09-28 2022-04-05 삼성전자주식회사 반도체 패키지

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59167058A (ja) * 1983-03-11 1984-09-20 Fujitsu Ltd 半導体装置
JPH079935B2 (ja) * 1986-08-13 1995-02-01 日本電気株式会社 半導体装置
JPS63204742A (ja) 1987-02-20 1988-08-24 Sharp Corp 半導体装置の製造方法
JP2703773B2 (ja) * 1988-04-14 1998-01-26 シャープ株式会社 半導体装置の製造方法
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
JP3359780B2 (ja) 1995-04-12 2002-12-24 三菱電機株式会社 配線装置
JPH09252022A (ja) * 1996-03-15 1997-09-22 Olympus Optical Co Ltd 半導体装置
JPH10289979A (ja) 1997-04-15 1998-10-27 Nippon Steel Corp 高周波半導体デバイス
KR100249047B1 (ko) 1997-12-12 2000-03-15 윤종용 반도체 소자 및 그 제조 방법
JP2001250861A (ja) 2000-03-03 2001-09-14 Nec Corp 半導体装置および半導体装置の製造方法
JP4979154B2 (ja) 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US6798064B1 (en) 2000-07-12 2004-09-28 Motorola, Inc. Electronic component and method of manufacture
JP4041660B2 (ja) * 2001-05-31 2008-01-30 ユーディナデバイス株式会社 半導体装置及びその製造方法
JP3584928B2 (ja) * 2002-01-16 2004-11-04 セイコーエプソン株式会社 半導体装置
JP2003309130A (ja) 2002-04-17 2003-10-31 Sanyo Electric Co Ltd 半導体スイッチ回路装置
JP2004134450A (ja) * 2002-10-08 2004-04-30 Fujitsu Ltd 半導体集積回路
JP4673557B2 (ja) * 2004-01-19 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2006147812A (ja) * 2004-10-18 2006-06-08 Ricoh Co Ltd 積層薄膜電気配線板
JP2005117067A (ja) * 2005-01-13 2005-04-28 Rohm Co Ltd 半導体装置
JP5535475B2 (ja) * 2008-12-26 2014-07-02 住友電工デバイス・イノベーション株式会社 半導体装置

Also Published As

Publication number Publication date
CN103050460A (zh) 2013-04-17
CN103050460B (zh) 2015-09-30
TWI463618B (zh) 2014-12-01
JP2013084829A (ja) 2013-05-09
TW201316466A (zh) 2013-04-16
KR101392420B1 (ko) 2014-05-07
KR20130039664A (ko) 2013-04-22
US20130093061A1 (en) 2013-04-18
US8766445B2 (en) 2014-07-01

Similar Documents

Publication Publication Date Title
JP5596919B2 (ja) 半導体装置の製造方法
US20060249845A1 (en) Semiconductor device and manufacturing method of the same
JP2007227874A (ja) 薄膜キャパシタ及びその製造方法
JP2007180395A (ja) 半導体装置の製造方法
JP2016225466A (ja) 半導体装置および半導体装置の製造方法
JP5909980B2 (ja) 半導体装置及びその製造方法
JP2010232400A (ja) 半導体基板と半導体基板の製造方法および半導体パッケージ
JP6688490B2 (ja) 電子デバイス及びその製造方法
JP5893225B2 (ja) 半導体素子およびその製造方法、ならびに半導体装置
JP2008091457A (ja) 半導体装置及び半導体装置の製造方法
US7977771B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5532201B2 (ja) 半導体装置の製造方法
JP5082333B2 (ja) 半導体装置及び半導体装置の製造方法
JP6459690B2 (ja) 電子部品及びその製造方法
JP6341336B2 (ja) 薄膜素子およびその製造方法
JP6232845B2 (ja) 配線接続構造およびこの配線接続構造を有する誘電体薄膜キャパシタ
JP5348252B2 (ja) 薄膜抵抗体装置の製造方法
JP6927430B2 (ja) 半導体装置の製造方法
JP6524730B2 (ja) 半導体装置
KR101671973B1 (ko) 다층 금속 범프 구조체 및 그 제조방법
JP4986721B2 (ja) 半導体装置およびその製造方法
JP2007035875A (ja) 半導体装置およびその製造方法
JP2007103831A (ja) 半導体装置及び半導体装置の製造方法
JP2000311914A (ja) 半導体装置の製造方法
JP2010238886A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140818

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140818

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150602

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150708

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160301

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160314

R150 Certificate of patent or registration of utility model

Ref document number: 5909980

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250