JP5348252B2

JP5348252B2 - 薄膜抵抗体装置の製造方法

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Publication number: JP5348252B2
Application number: JP2011553801A
Authority: JP
Inventors: 浩史川合; 顕徳濱田; 高志姫田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2010-02-12
Filing date: 2011-01-28
Publication date: 2013-11-20
Anticipated expiration: 2031-01-28
Also published as: WO2011099382A1; TWI496244B; JPWO2011099382A1; TW201203461A

Description

この発明は、窒化ジルコンZrNからなる薄膜抵抗体を備える薄膜抵抗体装置の製造方法に関する。

能動素子と受動素子を半導体基板に混在するMMICなどでは、シート抵抗が５０Ωほどである窒化タンタルTaNが薄膜抵抗体として利用されている（例えば、特許文献１，２参照）。

窒化タンタルTaNを薄膜抵抗体として利用するためにはスパッタ成膜後にパターニングする必要があり、一般的にはエッチング工程が利用される。図１（Ａ）は、エッチング工程のプロセスフローを例示する図である。
このプロセスフローでは、まず、高温環境下で半導体基板に窒化タンタルTaNをスパッタ成膜する（S101）。次いで、フォトリソグラフィ法などでレジストパターンを窒化タンタルTaNの上面に形成する（S102）。次いで、WETエッチング法またはDRYエッチング法などでレジストパターンから露出する窒化タンタルTaNの一部を除去する（S103）。その後、レジストを洗浄除去する（S104）。

上述のエッチング工程では、MMICにおける下地材料となる半導体基板や保護層SiN、メタル配線などにエッチャントからのダメージが及ぶ危険性や、サイドエッチングの発生によりパターン精度が劣化する危険性がある。そこで、エッチング工程に替えてリフトオフ工程を採用して窒化タンタルTaNのパターニングがなされることがある。図１（Ｂ）は、リフトオフ工程のプロセスフローを例示する図である。
このプロセスフローでは、まず、フォトリソグラフィ法などで半導体基板にリフトオフパターンを形成する（S201）。次いで、窒化タンタルTaNをリフトオフパターンと半導体基板との上面にスパッタ成膜する（S202）。その後、リフトオフパターンとその上面に積層する窒化タンタル膜の一部を除去することにより、半導体基板上に窒化タンタル膜をパターニングする（S203）。

このように窒化タンタルTaNはパターニングされるが、MMICの製造プロセスにおいては、能動素子や半導体基板など構成材料による許容温度範囲の制約が存在する。例えば600℃以上の温度では半導体基板であるGaAs基板におけるAs抜けが生じることによる絶縁性劣化、熱処理装置のAs汚染、能動素子などの故障や特性劣化、メタル配線での金属間または金属-基板間相互拡散による配線抵抗の増大など各種問題が発生してしまう。そこでMMICの製造プロセスは、許容温度範囲内の加熱条件、例えば最高温度が400℃程度となるようにプロセスを構成する必要が有る。

ところで、窒化タンタルTaNの薄膜抵抗体においては、所望する抵抗値によっては薄膜抵抗体のシート面積が過大になる。そこで、シート面積を抑えて所望の抵抗値を実現するために高抵抗特性を持つ窒化ジルコンZrNを薄膜抵抗体に利用することが提案されている（例えば、特許文献３参照）。なお、窒化ジルコンZrNではスパッタ成膜条件の影響を受けて抵抗温度特性が大きく変動するため、600℃、１時間程度でのアニールを追加することにより抵抗温度特性を校正することも提案されている。

特開平６−３７２５１号公報特開平７−１４２２１９号公報特開平３−１５９２０３号公報

MMICで利用する薄膜抵抗体を窒化ジルコンZrNとする場合、そのパターニングにエッチング工程を採用すると前述の窒化タンタルTaNの場合と同様に、エッチャントによるダメージやサイドエッチングの発生が問題となる。そのため、この場合にもリフトオフ工程を採用することが望まれる。しかし、窒化ジルコンZrNで安定した抵抗特性や良好な抵抗温度特性を得るためには高温（例えば400℃以上）で成膜しなければならないことから、リフトオフ工程は採用されていなかった。

本発明の目的は、窒化ジルコンZrNに対してリフトオフ工程を採用してエッチャントによるダメージやサイドエッチングの問題を回避して、シート抵抗の精度やパターン精度、リフトオフの確実性を確保し、安定した抵抗特性を得る、薄膜抵抗体装置の製造方法を提供することにある。

この発明の薄膜抵抗体装置の製造方法は、薄膜抵抗体装置を製造する際の許容温度範囲のうちの低温域で、支持基板にリフトオフパターンを形成してから前記支持基板および前記リフトオフパターンに対して薄膜抵抗体となる窒化ジルコン膜をスパッタ成膜し、前記リフトオフパターンに積層された前記窒化ジルコン膜の一部と前記リフトオフパターンとを除去するリフトオフ工程と、前記許容温度範囲のうちの高温域で、前記リフトオフ工程でパターニングされた前記窒化ジルコン膜を加熱するアニール工程と、を有する。

このように薄膜抵抗体装置の許容温度範囲（例えば0〜400℃）のうちの低温域で窒化ジルコン膜をスパッタ成膜してリフトオフし、その後に、薄膜抵抗体の許容温度範囲のうちの高温域で改めて加熱することにより、低温リフトオフ工程でのパターン精度の劣化やリフトオフ不良を抑制することが可能となる。これは、リフトオフを低温域付近で実施することで、リフトオフを高温域付近で実施する場合よりも、リフトオフパターンと支持基板との接合が弱まりリフトオフパターンの熱変形や熱応力が小さくなるためと考えられる。
ただし、高温アニール工程を採用しなければ、高温域で窒化ジルコン膜が加熱される機会が無くなり、このことによって、シート抵抗の時間安定性が劣化して時間の経過にともなってシート抵抗が変化するようになってしまう。そのため、本発明では低温リフトオフ工程とともに高温アニール工程を採用することで、窒化ジルコンZrNを高温域で加熱する機会を確保し、窒化ジルコン膜のシート抵抗の時間安定性の劣化を防ぐ。

なお、低温域は、少なくとも許容温度範囲の中央値（例えば200℃）未満であり、且つ、リフトオフパターンの耐熱温度（例えば150℃）以下の必要が有り、好ましくは大気温度の温度域や常温の温度域が望ましい。このような温度域であればリフトオフパターンの支持基板との接合力や熱変形、熱応力が極めて小さくなり、低温リフトオフ工程でパターン精度の劣化やリフトオフ不良をほぼ完全に防ぐことができ、実用に適した薄膜抵抗体を形成できる。また、大気温度であれば加熱設備を設ける必要がない。また、高温域は、少なくとも許容温度範囲の中央値以上の必要が有る。

また、基板が半導体基板であり、許容温度範囲が400℃以下であることが望ましい。400℃以下であれば、能動素子や金属配線の特性劣化、そして半導体基板がGaAs基板である場合のAs抜けやAs汚染を抑制できる。

また、アニール工程は250℃以上の温度で8分以上加熱すると望ましい。これにより窒化ジルコン膜のシート抵抗の時間安定性が著しく高まる。

また、アニール工程は、SiN膜をCVD成膜するプロセスを兼ねると望ましい。これにより、プロセス数の低減と製造コストの低減が図れる。

また、アニール工程は、加熱とともに成膜を行う8分未満のプロセスと、加熱のみを行うプロセスとを実施してもよい。このように加熱のみを行うプロセスを加熱成膜を行うプロセスと別に実施することで、高温アニール工程での加熱時間を確実に8分以上にできる。

また、薄膜抵抗体を、上下に積層するSiN膜によって被覆すると望ましい。これにより、薄膜抵抗体の耐候性、特に耐湿性が高まる。

また、薄膜抵抗体および薄膜抵抗体に積層した金属配線を、上下に積層するSiN膜によって被覆すると望ましい。これにより、薄膜抵抗体と金属配線の耐候性、特に耐湿性が高まる。

この発明によれば、薄膜抵抗体装置の許容温度範囲のうちの低温域で窒化ジルコン膜をスパッタ成膜するとともにリフトオフでパターニングすることにより、パターン精度の劣化やリフトオフ不良を防ぐことが可能となる。また、薄膜抵抗体の許容温度範囲のうちの高温域で窒化ジルコンZrNを加熱する機会を確保することにより、窒化ジルコン膜のシート抵抗の時間安定性を高められる。

従来の窒化タンタルTaNのパターニングを説明する図である。本発明の第１の実施形態に係る薄膜抵抗体の構成例を説明する図である。本発明の第１の実施形態に係る薄膜抵抗体の製造方法を説明する図である。本発明の第２の実施形態に係る薄膜抵抗体の製造方法を説明する図である。本発明の第３の実施形態に係る薄膜抵抗体の製造方法を説明する図である。実施例に係る薄膜抵抗体の性能確認試験を説明する図である。

以下、本願発明の実施形態に係る薄膜抵抗体装置の製造方法として、MMICの製造方法を例に説明する。

《第１の実施形態》
図２は、第１の実施形態に係るMMICにおける薄膜抵抗体の搭載部分の断面図である。MMICは、FETやHBT、ダイオードなどの能動素子を含む複数の素子を混載するものである。

MMIC１０はGaAs基板１、保護SiN膜２、薄膜抵抗体３、金属配線４、保護SiN膜５、および蓋部PI膜６を備える。GaAs基板１はガリウム砒素からなり、FETやHBT、ダイオードなどの能動素子の主機能部となるチャネル層（不図示）などが形成される。保護SiN膜２は窒化シリコンからなりGaAs基板１の上面全面、少なくとも薄膜抵抗体の形成部分周辺を被覆する。なおGaAs基板１および保護SiN膜２は本発明の支持基板を構成する。薄膜抵抗体３は高抵抗特性の窒化ジルコンZrNからなり、線路状パターンで保護SiN膜２の上面に積層する。金属配線４は薄膜抵抗体３の線路両端それぞれに接続されて電気的コンタクトを確保するものであり、下から順にチタンTi層、プラチナPt層、金Au層を積層した構成（不図示）である。保護SiN膜５は、保護SiN膜２、薄膜抵抗体３、および金属配線４の露出する上面全面を被覆する。保護SiN膜２および保護SiN膜５は、薄膜抵抗体３および金属配線４を密封し、それらの耐候性、特に耐湿性の改善に寄与する。蓋部PI膜６はポリイミドからなり、保護SiN膜５の上面全面を被覆し、耐候性、特にMMIC１０の耐衝撃性の改善に寄与する。

図３は、MMIC１０の製造方法における、薄膜抵抗体３の製造に係るプロセスフローを説明する図である。
このプロセスフローでは、まず、能動素子の主機能部が予め形成された基板厚625μmのGaAs基板１の上面に、プラズマCVD法を用いて膜厚250nmの保護SiN膜２を成膜する（Ｓ１）。なお、このときのプロセス温度は300℃とするが、400℃以下で成膜できる他の方法を用いても良い。

次いで、保護SiN膜２の上面に、フォトリソグラフィ法を用いて感光性樹脂の塗布、硬化、部分除去を行い、薄膜抵抗体３のパターンに対して逆パターンとなる形状のリフトオフパターンを形成する（Ｓ２）。なお、このときのプロセス温度は常温とする。また、保護SiN膜２近傍にアンダーカットが形成されるようにリフトオフパターンを成形することで、次プロセスでリフトオフパターンの側面全面がZrN膜で覆われてリフトオフ不良となることを防ぐと好適である。

次いで、リフトオフパターンおよび保護SiN膜２の上面に、後に薄膜抵抗体３となる膜厚80nmのZrN膜を反応性スパッタにて成膜する（Ｓ３）。なお、このときのプロセス温度は常温とする。また、ここでは反応性スパッタのターゲットを金属ジルコンZrとし、N₂ガス流量7.3sccm、Arガス流量14.7sccm、圧力0.25Pa、DC140W、ターゲット−基板間距離300mm、成膜時間60分、基板温度25℃とするが、反応性スパッタのターゲットは窒化ジルコンZrNであってもよく、その他のスパッタ条件も適宜設定してよい。

次いで、溶解剤により、リフトオフパターンを溶解し、リフトオフパターンに重なるZrN膜の一部を除去して薄膜抵抗体３をリフトオフ形成する（Ｓ４）。なお、このときのプロセス温度は常温とする。

このように、常温下で薄膜抵抗体３をスパッタ成膜し、リフトオフを用いてパターニングするプロセス（Ｓ２〜Ｓ４）により、薄膜抵抗体３のパターン精度の劣化やリフトオフ不良を防ぐことが可能となる。常温リフトオフプロセスを採用することにより、エッチングプロセスを採用する場合と比べ、エッチャントのエッチング選択性に依存しないで薄膜抵抗体３を成形でき、下地材料のダメージやサイドエッチングの発生によるパターニング精度の劣化などを防ぐことができる。また、高温でのスパッタ成膜を要しないため、リフトオフパターンが支持基板へ強固に接合することや熱変形を抑制し、パターン精度の劣化やリフトオフ不良が防げる。

次いで、保護SiN膜２および薄膜抵抗体３の上面に、フォトリソグラフィ法を用いて、感光性樹脂の塗布、硬化、部分除去を行い、金属配線４のパターンに対して逆パターンとなる形状のリフトオフパターンを形成する（Ｓ５）。なお、このときのプロセス温度は400℃以下かつ感光性樹脂の耐熱温度以下で有れば問題はないが、ここでは常温とする。

次いで、リフトオフパターン、保護SiN膜２、および薄膜抵抗体３の上面に、後に金属配線４となるチタンTi、プラチナPt、金Auそれぞれを電子ビーム蒸着法により、合計膜厚1200nmで成膜する（Ｓ６）。なお、このときのプロセス温度は400℃以下かつ感光性樹脂の耐熱温度以下で有れば問題はないが、ここでは常温とする。

次いで、溶解剤により、リフトオフパターンおよび、リフトオフパターンに重なるTi/Pt/Au膜の一部を除去して金属配線４をリフトオフ形成する（Ｓ７）。なお、このときのプロセス温度は400℃以下かつ感光性樹脂の耐熱温度以下で有れば問題はないが、ここでは常温とする。

次いで、大気雰囲気、250℃、8分の条件でアニール処理する（Ｓ８）。このアニール処理によって窒化ジルコンZrNを用いた薄膜抵抗体３のシート抵抗（比抵抗）が上昇し、また、時間経過に対するシート抵抗の安定性が改善される。

次いで、金属配線４、薄膜抵抗体３、および保護SiN膜２の上面に、プラズマCVD法を用いて膜厚450nmの保護SiN膜５を成膜する（Ｓ９）。なお、このときのプロセス温度は400℃以下で有れば問題はないが、ここでは300℃とする。

次いで、ポリイミドペーストの塗布などによって膜厚2800nmで蓋部PI膜６を形成する（Ｓ１０）。なお、このときのプロセス温度は400℃以下で有れば問題はないが、ここでは300℃とする。

以上の本実施形態のプロセスフローでは、全てのプロセスで温度を400℃よりも抑制したことから、MMICにおける能動素子の故障や劣化、GaAs基板１のAs抜け、金属配線４の抵抗増大などを防止できる。また、アニール処理（Ｓ８）単独で、250℃、8分の加熱を行うので、他のプロセスでの加熱時間や加熱温度によらずに、確実に窒化ジルコン膜のシート抵抗の時間安定性を高められる。

《第２の実施形態》
図４は、第２の実施形態に係るMMICの製造方法における、薄膜抵抗体の製造に係るプロセスフローを説明する図である。
このプロセスフローでは、第1の実施形態と同様にして、まず、GaAs基板の上面に保護SiN膜を成膜する（Ｓ１１）。次いで、薄膜抵抗体のパターンに対して逆パターンとなる形状のリフトオフレジスト（リフトオフパターン）を形成する（Ｓ１２）。次いで、後に薄膜抵抗体となるZrN膜を常温での反応性スパッタにて成膜する（Ｓ１３）。次いで、薄膜抵抗体をリフトオフ形成する（Ｓ１４）。次いで、金属配線のパターンに対して逆パターンとなる形状のリフトオフレジスト（リフトオフパターン）を形成する（Ｓ１５）。次いで、後に金属配線となるチタンTi、プラチナPt、金Auそれぞれを成膜する（Ｓ１６）。次いで、金属配線をリフトオフ形成する（Ｓ１７）。

次いで、本実施形態においては、プラズマCVD法を用いて、300℃、8分の条件で、アニール処理を兼ねて保護SiN膜を成膜する（Ｓ１８）。この処理により金属配線および薄膜抵抗体を密閉する保護SiN膜を形成でき、さらには、窒化ジルコンZrNを用いた薄膜抵抗体のシート抵抗（比抵抗）が上昇し、また、時間経過に対するシート抵抗の安定性が改善される。

次いで、蓋部PI膜を形成する（Ｓ１９）。以上の本実施形態のプロセスフローでは、アニール処理を兼ねてCVD法を用いて保護SiN膜を成膜するため、プロセス数を減らし、製造コストを抑制することが可能になる。

《第３の実施形態》
図５は、第３の実施形態に係るMMICの製造方法における、薄膜抵抗体の製造に係るプロセスフローを説明する図である。
このプロセスフローでは、まず、GaAs基板の上面に保護SiN膜を成膜する（Ｓ２１）。次いで、薄膜抵抗体のパターンに対して逆パターンとなる形状のリフトオフレジスト（リフトオフパターン）を形成する（Ｓ２２）。次いで、後に薄膜抵抗体となるZrN膜を常温での反応性スパッタにて成膜する（Ｓ２３）。次いで、薄膜抵抗体をリフトオフ形成する（Ｓ２４）。次いで、金属配線のパターンに対して逆パターンとなる形状のリフトオフレジスト（リフトオフパターン）を形成する（Ｓ２５）。次いで、後に金属配線となるチタンTi、プラチナPt、金Auそれぞれを成膜する（Ｓ２６）。次いで、金属配線をリフトオフ形成する（Ｓ２７）。

次いで、本実施形態では、大気雰囲気、250℃、４分の条件でアニール処理する（Ｓ２８）。次いで、プラズマCVD法を用いて、300℃、４分の条件で、アニール処理の一部を兼ねて保護SiN膜を成膜する（Ｓ２９）。次いで、蓋部PI膜を形成する（Ｓ３０）。

以上の本実施形態のプロセスフローでは、CVD法を用いて保護SiN膜を成膜する際の加熱だけでは、アニール処理の条件を満足することができないため、独立したアニール処理を併用することで、窒化ジルコンZrNを用いた薄膜抵抗体のシート抵抗を上昇させ、また、時間経過に対するシート抵抗の安定性を改善する。

《実施例》
以下、薄膜抵抗体の性能確認試験に基づいて本願発明の作用効果を説明する。

図６（Ａ）は、常温でGaAs基板にZrN膜をスパッタ成膜した状態でのシート抵抗の計時変化を計測した図である。
スパッタ成膜直後に計測したシート抵抗は約245Ωであった。それに比べ、スパッタ成膜の3日後に計測したシート抵抗は約111％になっていた。また、スパッタ成膜の10日後に計測したシート抵抗は約116％になっていた。
その後、300℃、８分の条件でアニール工程を兼ねて保護SiN膜をCVD成膜した。アニール直後に計測したシート抵抗はアニール前の約2.7倍の約765Ωであった。それに比べ、アニールの3日後に計測したシート抵抗は約100％であった。また、アニールの11日後に計測したシート抵抗は約99.9％であった。このように、アニールに前には最大16％のシート抵抗の変動があったが、アニール後には0.1％のシート抵抗の変動しかなく、アニールよってシート抵抗の安定性が改善することが確認された。

図６（Ｂ）は、上述の実験と同様の条件で製造し、アニールを施したZrN膜付きのGaAs基板に対して高温放置試験によるシート抵抗の変化を計測した図である。高温放置試験を150℃環境、1000時間、サンプル数18で行った結果、シート抵抗の変化率がプラス側になるサンプルと、マイナス側になるサンプルが確認されたが、全てのサンプルでシート抵抗の変化率は５％以内に収まることが確認できた。

図６（Ｃ）は、上述の実験と同様の条件で製造し、アニールを施したZrN膜付きのGaAs基板に対して熱衝撃試験によるシート抵抗の変化を計測した図である。熱衝撃試験を-55℃／150℃環境、1000サイクル、サンプル数18で行った結果、やはりシート抵抗の変化率がプラス側になるサンプルと、マイナス側になるサンプルが確認されたが、全てのサンプルでシート抵抗の変化率は５％以内に収まることが確認できた。

１…GaAs基板
２…保護SiN膜
３…薄膜抵抗体
４…金属配線
５…保護SiN膜
６…蓋部PI膜

Claims

薄膜抵抗体装置の許容温度範囲のうちの低温域で、支持基板にリフトオフパターンを形成してから前記支持基板および前記リフトオフパターンに対して前記薄膜抵抗体となる窒化ジルコン膜をスパッタ成膜し、前記リフトオフパターンに積層された前記窒化ジルコン膜の一部と前記リフトオフパターンとを除去するリフトオフ工程と、
前記許容温度範囲のうちの高温域で、前記リフトオフ工程でパターニングされた前記窒化ジルコン膜を加熱するアニール工程と、を実施する薄膜抵抗体装置の製造方法。
前記低温域は、常温または大気温度の温度域である、請求項１に記載の薄膜抵抗体装置の製造方法。
前記支持基板は半導体基板であり、
前記許容温度範囲は400℃以下である、請求項１または２に記載の薄膜抵抗体装置の製造方法。
前記アニール工程は、250℃以上の温度で8分以上加熱する、請求項１〜３のいずれかに記載の薄膜抵抗体装置の製造方法。
前記アニール工程は、SiN膜をCVD成膜するプロセスを兼ねる、請求項４に記載の薄膜抵抗体装置の製造方法。
前記アニール工程は、加熱とともに成膜を行う8分未満のプロセスと、加熱のみを行うプロセスとを実施する、請求項４または５に記載の薄膜抵抗体装置の製造方法。
前記薄膜抵抗体を、上下に積層するSiN膜によって被覆する、請求項１〜６のいずれかに記載の薄膜抵抗体装置の製造方法。
前記薄膜抵抗体および前記薄膜抵抗体に積層した金属配線を、上下に積層するSiN膜によって被覆する、請求項１〜６のいずれかに記載の薄膜抵抗体装置の製造方法。