WO2011099382A1 - 薄膜抵抗体装置の製造方法 - Google Patents

薄膜抵抗体装置の製造方法 Download PDF

Info

Publication number
WO2011099382A1
WO2011099382A1 PCT/JP2011/051724 JP2011051724W WO2011099382A1 WO 2011099382 A1 WO2011099382 A1 WO 2011099382A1 JP 2011051724 W JP2011051724 W JP 2011051724W WO 2011099382 A1 WO2011099382 A1 WO 2011099382A1
Authority
WO
WIPO (PCT)
Prior art keywords
film resistor
thin film
lift
pattern
temperature range
Prior art date
Application number
PCT/JP2011/051724
Other languages
English (en)
French (fr)
Inventor
川合浩史
濱田顕徳
姫田高志
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to JP2011553801A priority Critical patent/JP5348252B2/ja
Publication of WO2011099382A1 publication Critical patent/WO2011099382A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits

Definitions

  • the present invention relates to a method of manufacturing a thin film resistor device including a thin film resistor made of zircon nitride ZrN.
  • tantalum nitride TaN having a sheet resistance of about 50 ⁇ is used as a thin film resistor (for example, see Patent Documents 1 and 2).
  • FIG. 1A is a diagram illustrating a process flow of an etching process.
  • tantalum nitride TaN is sputter-deposited on a semiconductor substrate in a high temperature environment (S101).
  • a resist pattern is formed on the upper surface of tantalum nitride TaN by photolithography or the like (S102).
  • a part of tantalum nitride TaN exposed from the resist pattern is removed by a WET etching method or a DRY etching method (S103). Thereafter, the resist is removed by washing (S104).
  • FIG. 1B is a diagram illustrating a process flow of the lift-off process. In this process flow, first, a lift-off pattern is formed on a semiconductor substrate by photolithography or the like (S201).
  • tantalum nitride TaN is sputter-deposited on the upper surface of the lift-off pattern and the semiconductor substrate (S202). After that, the tantalum nitride film is patterned on the semiconductor substrate by removing the lift-off pattern and a part of the tantalum nitride film laminated on the upper surface (S203).
  • tantalum nitride TaN is patterned in this way, in the MMIC manufacturing process, there are restrictions on the allowable temperature range depending on the constituent materials such as active elements and semiconductor substrates. For example, at temperatures of 600 ° C or higher, insulation degradation due to As missing in a GaAs substrate, which is a semiconductor substrate, As contamination of heat treatment equipment, failure or characteristic deterioration of active elements, metal-to-metal or metal-to-substrate Various problems such as an increase in wiring resistance due to mutual diffusion occur. Therefore, it is necessary to configure the manufacturing process of the MMIC so that the heating conditions within the allowable temperature range, for example, the maximum temperature is about 400 ° C.
  • the sheet area of the thin film resistor becomes excessive depending on the desired resistance value. Therefore, it has been proposed to use a zircon nitride ZrN having high resistance characteristics as a thin film resistor in order to reduce the sheet area and achieve a desired resistance value (see, for example, Patent Document 3).
  • a zircon nitride ZrN having high resistance characteristics as a thin film resistor in order to reduce the sheet area and achieve a desired resistance value (see, for example, Patent Document 3).
  • resistance temperature characteristics greatly vary under the influence of sputter deposition conditions in zircon nitride ZrN, it has also been proposed to calibrate the resistance temperature characteristics by adding annealing at 600 ° C. for about 1 hour. .
  • JP-A-6-37251 Japanese Patent Laid-Open No. 7-142219 Japanese Patent Laid-Open No. 3-159203
  • the thin film resistor used in the MMIC is zircon nitride ZrN
  • an etching process is employed for the patterning, damage due to the etchant and occurrence of side etching become a problem as in the case of tantalum nitride TaN. Therefore, it is desirable to adopt a lift-off process in this case as well.
  • the film in order to obtain stable resistance characteristics and good resistance temperature characteristics with zircon nitride ZrN, the film must be formed at a high temperature (for example, 400 ° C. or higher), and thus the lift-off process has not been adopted.
  • the purpose of the present invention is to adopt a lift-off process for the zirconium zircon nitride ZrN to avoid the etchant damage and side etching problems, to ensure sheet resistance accuracy, pattern accuracy, and lift-off certainty, and stable resistance
  • An object of the present invention is to provide a method of manufacturing a thin film resistor device that obtains characteristics.
  • the method of manufacturing the thin film resistor device according to the present invention includes forming a lift-off pattern on the support substrate in a low temperature range of the allowable temperature range when manufacturing the thin-film resistor device, and then applying the lift-off pattern to the support substrate and the lift-off pattern.
  • a lift-off process in which a zircon nitride film serving as a thin film resistor is formed by sputtering, and a part of the zircon nitride film laminated on the lift-off pattern and the lift-off pattern are removed; and a high temperature range in the allowable temperature range And an annealing step of heating the zircon nitride film patterned in the lift-off step.
  • the zircon nitride film is sputtered and lifted off in the low temperature region of the allowable temperature range (for example, 0 to 400 ° C.) of the thin film resistor device, and then the high temperature within the allowable temperature range of the thin film resistor device.
  • the allowable temperature range for example, 0 to 400 ° C.
  • the high temperature within the allowable temperature range of the thin film resistor device.
  • the high temperature annealing process is employed together with the low temperature lift-off process, thereby securing an opportunity to heat the zircon nitride ZrN in a high temperature region and preventing deterioration of the time stability of the sheet resistance of the zircon nitride film.
  • the low temperature range must be at least less than the median value of the allowable temperature range (eg, 200 ° C.) and not more than the heat-resistant temperature of the lift-off pattern (eg, 150 ° C.), preferably the atmospheric temperature range or normal temperature range Temperature range is desirable. In such a temperature range, the bonding force, thermal deformation, and thermal stress with the support substrate of the lift-off pattern are extremely small, and deterioration of the pattern accuracy and lift-off failure can be almost completely prevented in the low-temperature lift-off process. A suitable thin film resistor can be formed. Moreover, it is not necessary to provide heating equipment at atmospheric temperature. Further, the high temperature region needs to be at least the median value of the allowable temperature range.
  • the substrate is a semiconductor substrate and the allowable temperature range is 400 ° C. or less. If it is 400 degrees C or less, the characteristic deterioration of an active element and a metal wiring, and As omission and As contamination when a semiconductor substrate is a GaAs substrate can be suppressed.
  • the annealing process also serves as a process for forming a SiN film by CVD. Thereby, the number of processes and the manufacturing cost can be reduced.
  • a process for forming a film with heating and a process for less than 8 minutes and a process for performing only heating may be performed.
  • the heating time in the high-temperature annealing process can be reliably increased to 8 minutes or more.
  • the thin film resistor with SiN films stacked one above the other. Thereby, the weather resistance of a thin film resistor, especially moisture resistance increase.
  • the thin film resistor and the metal wiring laminated on the thin film resistor are covered with SiN films laminated on top and bottom. Therefore, the weather resistance of a thin film resistor and a metal wiring, especially moisture resistance, increase.
  • the present invention it is possible to prevent deterioration in pattern accuracy and lift-off failure by sputtering a zircon nitride film in the low temperature range of the allowable temperature range of the thin film resistor device and patterning by lift-off. Moreover, the time stability of the sheet resistance of the zircon nitride film can be improved by securing the opportunity to heat the zircon nitride ZrN in a high temperature range within the allowable temperature range of the thin film resistor.
  • an MMIC manufacturing method will be described as an example of a method for manufacturing a thin film resistor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the mounting portion of the thin film resistor in the MMIC according to the first embodiment.
  • the MMIC is a combination of multiple elements including active elements such as FETs, HBTs, and diodes.
  • the MMIC 10 includes a GaAs substrate 1, a protective SiN film 2, a thin film resistor 3, a metal wiring 4, a protective SiN film 5, and a lid PI film 6.
  • the GaAs substrate 1 is made of gallium arsenide, and a channel layer (not shown) that is a main functional part of an active element such as an FET, HBT, or diode is formed.
  • the protective SiN film 2 is made of silicon nitride and covers the entire upper surface of the GaAs substrate 1, at least the periphery of the portion where the thin film resistor is formed.
  • the GaAs substrate 1 and the protective SiN film 2 constitute a support substrate of the present invention.
  • the thin film resistor 3 is made of zircon nitride ZrN having high resistance characteristics, and is laminated on the upper surface of the protective SiN film 2 in a line pattern.
  • the metal wiring 4 is connected to both ends of the line of the thin film resistor 3 to ensure electrical contact, and has a configuration (not shown) in which a titanium Ti layer, a platinum Pt layer, and a gold Au layer are laminated in order from the bottom. .
  • the protective SiN film 5 covers the entire exposed upper surface of the protective SiN film 2, the thin film resistor 3, and the metal wiring 4.
  • the protective SiN film 2 and the protective SiN film 5 seal the thin film resistor 3 and the metal wiring 4 and contribute to improving their weather resistance, particularly moisture resistance.
  • the lid PI film 6 is made of polyimide and covers the entire upper surface of the protective SiN film 5 and contributes to improvement of weather resistance, in particular, impact resistance of the MMIC 10.
  • FIG. 3 is a diagram for explaining a process flow relating to the manufacture of the thin film resistor 3 in the manufacturing method of the MMIC 10.
  • a protective SiN film 2 having a film thickness of 250 nm is formed on the upper surface of a GaAs substrate 1 having a substrate thickness of 625 ⁇ m on which the main functional portion of the active element is previously formed (S1). .
  • the process temperature at this time is 300 ° C., but other methods capable of forming a film at 400 ° C. or less may be used.
  • a photosensitive resin is applied, cured, and partially removed by using a photolithography method to form a lift-off pattern having a shape opposite to the pattern of the thin film resistor 3 ( S2).
  • the process temperature at this time is normal temperature.
  • a ZrN film having a thickness of 80 nm, which will later become the thin film resistor 3, is formed on the upper surface of the lift-off pattern and the protective SiN film 2 by reactive sputtering (S3).
  • the process temperature at this time is normal temperature.
  • the reactive sputtering target is metal zircon Zr, N 2 gas flow rate 7.3 sccm, Ar gas flow rate 14.7 sccm, pressure 0.25 Pa, DC 140 W, target-substrate distance 300 mm, film formation time 60 minutes, substrate temperature 25
  • the reactive sputtering target may be zircon nitride ZrN, and other sputtering conditions may be set as appropriate.
  • the lift-off pattern is dissolved by a dissolving agent, and a part of the ZrN film overlapping the lift-off pattern is removed to form a thin film resistor 3 by lift-off (S4).
  • the process temperature at this time is normal temperature.
  • the process (S2 to S4) of forming the thin film resistor 3 by sputtering at room temperature and performing patterning using lift-off. By adopting the room temperature lift-off process, the thin film resistor 3 can be formed without depending on the etching selectivity of the etchant compared to the case where the etching process is adopted, and the patterning accuracy is deteriorated due to damage of the underlying material or the occurrence of side etching. Can be prevented. Further, since sputtering film formation at a high temperature is not required, the lift-off pattern can be firmly bonded to the support substrate and thermal deformation can be suppressed, and deterioration of pattern accuracy and lift-off failure can be prevented.
  • a photosensitive resin is applied, cured, and partially removed by using a photolithography method, and a lift-off having a shape reverse to the pattern of the metal wiring 4 is performed.
  • a pattern is formed (S5).
  • each of titanium Ti, platinum Pt, and gold Au that will later become the metal wiring 4 is formed on the upper surfaces of the lift-off pattern, the protective SiN film 2 and the thin film resistor 3 by an electron beam evaporation method to a total film thickness of 1200 nm ( S6).
  • the process temperature at this time is 400 ° C. or lower and the heat resistant temperature of the photosensitive resin or lower, but here it is room temperature.
  • the lift-off pattern and a part of the Ti / Pt / Au film overlapping the lift-off pattern are removed by a dissolving agent to form the metal wiring 4 by lift-off (S7).
  • the process temperature at this time is 400 ° C. or lower and the heat resistant temperature of the photosensitive resin or lower, but here it is room temperature.
  • annealing is performed under conditions of an air atmosphere, 250 ° C., and 8 minutes (S8).
  • the sheet resistance (specific resistance) of the thin film resistor 3 using zircon nitride ZrN is increased, and the stability of the sheet resistance over time is improved.
  • a protective SiN film 5 having a thickness of 450 nm is formed on the upper surfaces of the metal wiring 4, the thin film resistor 3, and the protective SiN film 2 by using a plasma CVD method (S9).
  • the process temperature at this time is 400 ° C. or lower, but here the temperature is set to 300 ° C.
  • the lid PI film 6 is formed with a film thickness of 2800 nm by applying polyimide paste or the like (S10). There is no problem if the process temperature at this time is 400 ° C. or lower, but here the temperature is set to 300 ° C.
  • the temperature is controlled to be lower than 400 ° C. in all processes, so that failure and deterioration of active elements in the MMIC, As missing of the GaAs substrate 1 and resistance increase of the metal wiring 4 are prevented. it can.
  • the annealing process (S8) alone is heated at 250 ° C. for 8 minutes, so the time stability of the sheet resistance of the zircon nitride film is reliably increased regardless of the heating time and heating temperature in other processes. It is done.
  • FIG. 4 is a diagram illustrating a process flow relating to the manufacture of a thin film resistor in the method of manufacturing an MMIC according to the second embodiment.
  • a protective SiN film is formed on the upper surface of the GaAs substrate (S11).
  • a lift-off resist (lift-off pattern) having a shape opposite to the pattern of the thin film resistor is formed (S12).
  • a ZrN film to be a thin film resistor later is formed by reactive sputtering at room temperature (S13).
  • the thin film resistor is lifted off (S14).
  • a lift-off resist (lift-off pattern) having a shape opposite to the metal wiring pattern is formed (S15).
  • titanium Ti, platinum Pt, and gold Au which will later become metal wirings, are formed (S16).
  • the metal wiring is lifted off (S17).
  • a protective SiN film is also formed using the plasma CVD method under the conditions of 300 ° C. and 8 minutes (S18).
  • a protective SiN film that seals the metal wiring and the thin film resistor can be formed.
  • the sheet resistance (specific resistance) of the thin film resistor using the zircon nitride ZrN is increased, and the sheet resistance with respect to time is increased. Stability is improved.
  • a lid PI film is formed (S19).
  • the protective SiN film is formed using the CVD method also as the annealing process, the number of processes can be reduced and the manufacturing cost can be suppressed.
  • FIG. 5 is a diagram illustrating a process flow relating to the manufacture of a thin film resistor in the method of manufacturing an MMIC according to the third embodiment.
  • a protective SiN film is formed on the upper surface of the GaAs substrate (S21).
  • a lift-off resist (lift-off pattern) having a shape opposite to the pattern of the thin film resistor is formed (S22).
  • a ZrN film to be a thin film resistor later is formed by reactive sputtering at room temperature (S23).
  • a thin film resistor is lifted off (S24).
  • a lift-off resist (lift-off pattern) having a shape opposite to the metal wiring pattern is formed (S25).
  • titanium Ti, platinum Pt, and gold Au which will later become metal wirings, are formed (S26).
  • the metal wiring is lifted off (S27).
  • annealing is performed under the conditions of an air atmosphere, 250 ° C., and 4 minutes (S28).
  • a protective SiN film is formed by using a plasma CVD method at 300 ° C. for 4 minutes, and also serves as a part of the annealing process (S29).
  • a lid PI film is formed (S30).
  • Example Hereinafter, the operation and effect of the present invention will be described based on the performance confirmation test of the thin film resistor.
  • FIG. 6A is a diagram in which the time variation of the sheet resistance is measured in a state where the ZrN film is formed on the GaAs substrate by sputtering at room temperature.
  • the sheet resistance measured immediately after the sputtering film formation was about 245 ⁇ .
  • the sheet resistance measured 3 days after sputter deposition was about 111%.
  • the sheet resistance measured 10 days after the sputtering film formation was about 116%.
  • a protective SiN film was formed by CVD under the condition of 300 ° C. for 8 minutes.
  • the sheet resistance measured immediately after annealing was about 765 ⁇ , which was about 2.7 times that before annealing.
  • the sheet resistance measured 3 days after annealing was about 100%.
  • the sheet resistance measured 11 days after annealing was about 99.9%. Thus, there was a maximum 16% change in sheet resistance before annealing, but there was only a 0.1% change in sheet resistance after annealing, and it was confirmed that annealing improves sheet resistance stability. .
  • FIG. 6 (B) is a diagram in which a change in sheet resistance is measured by a high-temperature standing test on a GaAs substrate with a ZrN film manufactured and annealed under the same conditions as the above-described experiment.
  • a sheet resistance change rate was confirmed to be positive and a negative value was observed. It was confirmed that the rate of change was within 5%.
  • FIG. 6C is a diagram in which a change in sheet resistance is measured by a thermal shock test on a GaAs substrate with a ZrN film manufactured and annealed under the same conditions as in the above experiment.
  • the thermal shock test was conducted at -55 ° C / 150 ° C environment, 1000 cycles, 18 samples. As a result, a sample with a positive rate of change in sheet resistance and a sample with a negative side were confirmed. It was confirmed that the sheet resistance change rate was within 5% in the sample.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

　リフトオフ工程を採用しながらシート抵抗の精度やパターン精度、リフトオフの確実性を担保し、窒化ジルコンZrNを用いた薄膜抵抗体を製造する。膜抵抗体（３）の許容温度範囲のうちの低温域で、基板（１）に積層した保護膜（２）にリフトオフパターンを形成してから、ZrN膜をスパッタ成膜し、リフトオフパターンとともにZrN膜の一部を除去することで薄膜抵抗体（３）を形成する。その後、薄膜抵抗体（３）の許容温度範囲のうちの高温域で薄膜抵抗体（３）を加熱する。

Description

薄膜抵抗体装置の製造方法
　この発明は、窒化ジルコンZrNからなる薄膜抵抗体を備える薄膜抵抗体装置の製造方法に関する。
　能動素子と受動素子を半導体基板に混在するMMICなどでは、シート抵抗が５０Ωほどである窒化タンタルTaNが薄膜抵抗体として利用されている（例えば、特許文献１，２参照）。
　窒化タンタルTaNを薄膜抵抗体として利用するためにはスパッタ成膜後にパターニングする必要があり、一般的にはエッチング工程が利用される。図１（Ａ）は、エッチング工程のプロセスフローを例示する図である。
　このプロセスフローでは、まず、高温環境下で半導体基板に窒化タンタルTaNをスパッタ成膜する（S101）。次いで、フォトリソグラフィ法などでレジストパターンを窒化タンタルTaNの上面に形成する（S102）。次いで、WETエッチング法またはDRYエッチング法などでレジストパターンから露出する窒化タンタルTaNの一部を除去する（S103）。その後、レジストを洗浄除去する（S104）。
　上述のエッチング工程では、MMICにおける下地材料となる半導体基板や保護層SiN、メタル配線などにエッチャントからのダメージが及ぶ危険性や、サイドエッチングの発生によりパターン精度が劣化する危険性がある。そこで、エッチング工程に替えてリフトオフ工程を採用して窒化タンタルTaNのパターニングがなされることがある。図１（Ｂ）は、リフトオフ工程のプロセスフローを例示する図である。
　このプロセスフローでは、まず、フォトリソグラフィ法などで半導体基板にリフトオフパターンを形成する（S201）。次いで、窒化タンタルTaNをリフトオフパターンと半導体基板との上面にスパッタ成膜する（S202）。その後、リフトオフパターンとその上面に積層する窒化タンタル膜の一部を除去することにより、半導体基板上に窒化タンタル膜をパターニングする（S203）。
　このように窒化タンタルTaNはパターニングされるが、MMICの製造プロセスにおいては、能動素子や半導体基板など構成材料による許容温度範囲の制約が存在する。例えば600℃以上の温度では半導体基板であるGaAs基板におけるAs抜けが生じることによる絶縁性劣化、熱処理装置のAs汚染、能動素子などの故障や特性劣化、メタル配線での金属間または金属-基板間相互拡散による配線抵抗の増大など各種問題が発生してしまう。そこでMMICの製造プロセスは、許容温度範囲内の加熱条件、例えば最高温度が400℃程度となるようにプロセスを構成する必要が有る。
　ところで、窒化タンタルTaNの薄膜抵抗体においては、所望する抵抗値によっては薄膜抵抗体のシート面積が過大になる。そこで、シート面積を抑えて所望の抵抗値を実現するために高抵抗特性を持つ窒化ジルコンZrNを薄膜抵抗体に利用することが提案されている（例えば、特許文献３参照）。なお、窒化ジルコンZrNではスパッタ成膜条件の影響を受けて抵抗温度特性が大きく変動するため、600℃、１時間程度でのアニールを追加することにより抵抗温度特性を校正することも提案されている。
特開平６－３７２５１号公報 特開平７－１４２２１９号公報 特開平３－１５９２０３号公報
　MMICで利用する薄膜抵抗体を窒化ジルコンZrNとする場合、そのパターニングにエッチング工程を採用すると前述の窒化タンタルTaNの場合と同様に、エッチャントによるダメージやサイドエッチングの発生が問題となる。そのため、この場合にもリフトオフ工程を採用することが望まれる。しかし、窒化ジルコンZrNで安定した抵抗特性や良好な抵抗温度特性を得るためには高温（例えば400℃以上）で成膜しなければならないことから、リフトオフ工程は採用されていなかった。
　本発明の目的は、窒化ジルコンZrNに対してリフトオフ工程を採用してエッチャントによるダメージやサイドエッチングの問題を回避して、シート抵抗の精度やパターン精度、リフトオフの確実性を確保し、安定した抵抗特性を得る、薄膜抵抗体装置の製造方法を提供することにある。
　この発明の薄膜抵抗体装置の製造方法は、薄膜抵抗体装置を製造する際の許容温度範囲のうちの低温域で、支持基板にリフトオフパターンを形成してから前記支持基板および前記リフトオフパターンに対して薄膜抵抗体となる窒化ジルコン膜をスパッタ成膜し、前記リフトオフパターンに積層された前記窒化ジルコン膜の一部と前記リフトオフパターンとを除去するリフトオフ工程と、前記許容温度範囲のうちの高温域で、前記リフトオフ工程でパターニングされた前記窒化ジルコン膜を加熱するアニール工程と、を有する。
　このように薄膜抵抗体装置の許容温度範囲（例えば0～400℃）のうちの低温域で窒化ジルコン膜をスパッタ成膜してリフトオフし、その後に、薄膜抵抗体の許容温度範囲のうちの高温域で改めて加熱することにより、低温リフトオフ工程でのパターン精度の劣化やリフトオフ不良を抑制することが可能となる。これは、リフトオフを低温域付近で実施することで、リフトオフを高温域付近で実施する場合よりも、リフトオフパターンと支持基板との接合が弱まりリフトオフパターンの熱変形や熱応力が小さくなるためと考えられる。
　ただし、高温アニール工程を採用しなければ、高温域で窒化ジルコン膜が加熱される機会が無くなり、このことによって、シート抵抗の時間安定性が劣化して時間の経過にともなってシート抵抗が変化するようになってしまう。そのため、本発明では低温リフトオフ工程とともに高温アニール工程を採用することで、窒化ジルコンZrNを高温域で加熱する機会を確保し、窒化ジルコン膜のシート抵抗の時間安定性の劣化を防ぐ。
　なお、低温域は、少なくとも許容温度範囲の中央値（例えば200℃）未満であり、且つ、リフトオフパターンの耐熱温度（例えば150℃）以下の必要が有り、好ましくは大気温度の温度域や常温の温度域が望ましい。このような温度域であればリフトオフパターンの支持基板との接合力や熱変形、熱応力が極めて小さくなり、低温リフトオフ工程でパターン精度の劣化やリフトオフ不良をほぼ完全に防ぐことができ、実用に適した薄膜抵抗体を形成できる。また、大気温度であれば加熱設備を設ける必要がない。また、高温域は、少なくとも許容温度範囲の中央値以上の必要が有る。
　また、基板が半導体基板であり、許容温度範囲が400℃以下であることが望ましい。400℃以下であれば、能動素子や金属配線の特性劣化、そして半導体基板がGaAs基板である場合のAs抜けやAs汚染を抑制できる。
　また、アニール工程は250℃以上の温度で8分以上加熱すると望ましい。これにより窒化ジルコン膜のシート抵抗の時間安定性が著しく高まる。
　また、アニール工程は、SiN膜をCVD成膜するプロセスを兼ねると望ましい。これにより、プロセス数の低減と製造コストの低減が図れる。
　また、アニール工程は、加熱とともに成膜を行う8分未満のプロセスと、加熱のみを行うプロセスとを実施してもよい。このように加熱のみを行うプロセスを加熱成膜を行うプロセスと別に実施することで、高温アニール工程での加熱時間を確実に8分以上にできる。
　また、薄膜抵抗体を、上下に積層するSiN膜によって被覆すると望ましい。これにより、薄膜抵抗体の耐候性、特に耐湿性が高まる。
　また、薄膜抵抗体および薄膜抵抗体に積層した金属配線を、上下に積層するSiN膜によって被覆すると望ましい。これにより、薄膜抵抗体と金属配線の耐候性、特に耐湿性が高まる。
　この発明によれば、薄膜抵抗体装置の許容温度範囲のうちの低温域で窒化ジルコン膜をスパッタ成膜するとともにリフトオフでパターニングすることにより、パターン精度の劣化やリフトオフ不良を防ぐことが可能となる。また、薄膜抵抗体の許容温度範囲のうちの高温域で窒化ジルコンZrNを加熱する機会を確保することにより、窒化ジルコン膜のシート抵抗の時間安定性を高められる。
従来の窒化タンタルTaNのパターニングを説明する図である。 本発明の第１の実施形態に係る薄膜抵抗体の構成例を説明する図である。 本発明の第１の実施形態に係る薄膜抵抗体の製造方法を説明する図である。 本発明の第２の実施形態に係る薄膜抵抗体の製造方法を説明する図である。 本発明の第３の実施形態に係る薄膜抵抗体の製造方法を説明する図である。 実施例に係る薄膜抵抗体の性能確認試験を説明する図である。
　以下、本願発明の実施形態に係る薄膜抵抗体装置の製造方法として、MMICの製造方法を例に説明する。
《第１の実施形態》
　図２は、第１の実施形態に係るMMICにおける薄膜抵抗体の搭載部分の断面図である。MMICは、FETやHBT、ダイオードなどの能動素子を含む複数の素子を混載するものである。
　MMIC１０はGaAs基板１、保護SiN膜２、薄膜抵抗体３、金属配線４、保護SiN膜５、および蓋部PI膜６を備える。GaAs基板１はガリウム砒素からなり、FETやHBT、ダイオードなどの能動素子の主機能部となるチャネル層（不図示）などが形成される。保護SiN膜２は窒化シリコンからなりGaAs基板１の上面全面、少なくとも薄膜抵抗体の形成部分周辺を被覆する。なおGaAs基板１および保護SiN膜２は本発明の支持基板を構成する。薄膜抵抗体３は高抵抗特性の窒化ジルコンZrNからなり、線路状パターンで保護SiN膜２の上面に積層する。金属配線４は薄膜抵抗体３の線路両端それぞれに接続されて電気的コンタクトを確保するものであり、下から順にチタンTi層、プラチナPt層、金Au層を積層した構成（不図示）である。保護SiN膜５は、保護SiN膜２、薄膜抵抗体３、および金属配線４の露出する上面全面を被覆する。保護SiN膜２および保護SiN膜５は、薄膜抵抗体３および金属配線４を密封し、それらの耐候性、特に耐湿性の改善に寄与する。蓋部PI膜６はポリイミドからなり、保護SiN膜５の上面全面を被覆し、耐候性、特にMMIC１０の耐衝撃性の改善に寄与する。
　図３は、MMIC１０の製造方法における、薄膜抵抗体３の製造に係るプロセスフローを説明する図である。
　このプロセスフローでは、まず、能動素子の主機能部が予め形成された基板厚625μmのGaAs基板１の上面に、プラズマCVD法を用いて膜厚250nmの保護SiN膜２を成膜する（Ｓ１）。なお、このときのプロセス温度は300℃とするが、400℃以下で成膜できる他の方法を用いても良い。
　次いで、保護SiN膜２の上面に、フォトリソグラフィ法を用いて感光性樹脂の塗布、硬化、部分除去を行い、薄膜抵抗体３のパターンに対して逆パターンとなる形状のリフトオフパターンを形成する（Ｓ２）。なお、このときのプロセス温度は常温とする。また、保護SiN膜２近傍にアンダーカットが形成されるようにリフトオフパターンを成形することで、次プロセスでリフトオフパターンの側面全面がZrN膜で覆われてリフトオフ不良となることを防ぐと好適である。
　次いで、リフトオフパターンおよび保護SiN膜２の上面に、後に薄膜抵抗体３となる膜厚80nmのZrN膜を反応性スパッタにて成膜する（Ｓ３）。なお、このときのプロセス温度は常温とする。また、ここでは反応性スパッタのターゲットを金属ジルコンZrとし、N2ガス流量7.3sccm、Arガス流量14.7sccm、圧力0.25Pa、DC140W、ターゲット－基板間距離300mm、成膜時間60分、基板温度25℃とするが、反応性スパッタのターゲットは窒化ジルコンZrNであってもよく、その他のスパッタ条件も適宜設定してよい。
　次いで、溶解剤により、リフトオフパターンを溶解し、リフトオフパターンに重なるZrN膜の一部を除去して薄膜抵抗体３をリフトオフ形成する（Ｓ４）。なお、このときのプロセス温度は常温とする。
　このように、常温下で薄膜抵抗体３をスパッタ成膜し、リフトオフを用いてパターニングするプロセス（Ｓ２～Ｓ４）により、薄膜抵抗体３のパターン精度の劣化やリフトオフ不良を防ぐことが可能となる。常温リフトオフプロセスを採用することにより、エッチングプロセスを採用する場合と比べ、エッチャントのエッチング選択性に依存しないで薄膜抵抗体３を成形でき、下地材料のダメージやサイドエッチングの発生によるパターニング精度の劣化などを防ぐことができる。また、高温でのスパッタ成膜を要しないため、リフトオフパターンが支持基板へ強固に接合することや熱変形を抑制し、パターン精度の劣化やリフトオフ不良が防げる。
　次いで、保護SiN膜２および薄膜抵抗体３の上面に、フォトリソグラフィ法を用いて、感光性樹脂の塗布、硬化、部分除去を行い、金属配線４のパターンに対して逆パターンとなる形状のリフトオフパターンを形成する（Ｓ５）。なお、このときのプロセス温度は400℃以下かつ感光性樹脂の耐熱温度以下で有れば問題はないが、ここでは常温とする。
　次いで、リフトオフパターン、保護SiN膜２、および薄膜抵抗体３の上面に、後に金属配線４となるチタンTi、プラチナPt、金Auそれぞれを電子ビーム蒸着法により、合計膜厚1200nmで成膜する（Ｓ６）。なお、このときのプロセス温度は400℃以下かつ感光性樹脂の耐熱温度以下で有れば問題はないが、ここでは常温とする。
　次いで、溶解剤により、リフトオフパターンおよび、リフトオフパターンに重なるTi/Pt/Au膜の一部を除去して金属配線４をリフトオフ形成する（Ｓ７）。なお、このときのプロセス温度は400℃以下かつ感光性樹脂の耐熱温度以下で有れば問題はないが、ここでは常温とする。
　次いで、大気雰囲気、250℃、8分の条件でアニール処理する（Ｓ８）。このアニール処理によって窒化ジルコンZrNを用いた薄膜抵抗体３のシート抵抗（比抵抗）が上昇し、また、時間経過に対するシート抵抗の安定性が改善される。
　次いで、金属配線４、薄膜抵抗体３、および保護SiN膜２の上面に、プラズマCVD法を用いて膜厚450nmの保護SiN膜５を成膜する（Ｓ９）。なお、このときのプロセス温度は400℃以下で有れば問題はないが、ここでは300℃とする。
　次いで、ポリイミドペーストの塗布などによって膜厚2800nmで蓋部PI膜６を形成する（Ｓ１０）。なお、このときのプロセス温度は400℃以下で有れば問題はないが、ここでは300℃とする。
　以上の本実施形態のプロセスフローでは、全てのプロセスで温度を400℃よりも抑制したことから、MMICにおける能動素子の故障や劣化、GaAs基板１のAs抜け、金属配線４の抵抗増大などを防止できる。また、アニール処理（Ｓ８）単独で、250℃、8分の加熱を行うので、他のプロセスでの加熱時間や加熱温度によらずに、確実に窒化ジルコン膜のシート抵抗の時間安定性を高められる。
《第２の実施形態》
　図４は、第２の実施形態に係るMMICの製造方法における、薄膜抵抗体の製造に係るプロセスフローを説明する図である。
　このプロセスフローでは、第1の実施形態と同様にして、まず、GaAs基板の上面に保護SiN膜を成膜する（Ｓ１１）。次いで、薄膜抵抗体のパターンに対して逆パターンとなる形状のリフトオフレジスト（リフトオフパターン）を形成する（Ｓ１２）。次いで、後に薄膜抵抗体となるZrN膜を常温での反応性スパッタにて成膜する（Ｓ１３）。次いで、薄膜抵抗体をリフトオフ形成する（Ｓ１４）。次いで、金属配線のパターンに対して逆パターンとなる形状のリフトオフレジスト（リフトオフパターン）を形成する（Ｓ１５）。次いで、後に金属配線となるチタンTi、プラチナPt、金Auそれぞれを成膜する（Ｓ１６）。次いで、金属配線をリフトオフ形成する（Ｓ１７）。
　次いで、本実施形態においては、プラズマCVD法を用いて、300℃、8分の条件で、アニール処理を兼ねて保護SiN膜を成膜する（Ｓ１８）。この処理により金属配線および薄膜抵抗体を密閉する保護SiN膜を形成でき、さらには、窒化ジルコンZrNを用いた薄膜抵抗体のシート抵抗（比抵抗）が上昇し、また、時間経過に対するシート抵抗の安定性が改善される。
　次いで、蓋部PI膜を形成する（Ｓ１９）。以上の本実施形態のプロセスフローでは、アニール処理を兼ねてCVD法を用いて保護SiN膜を成膜するため、プロセス数を減らし、製造コストを抑制することが可能になる。
《第３の実施形態》
　図５は、第３の実施形態に係るMMICの製造方法における、薄膜抵抗体の製造に係るプロセスフローを説明する図である。
　このプロセスフローでは、まず、GaAs基板の上面に保護SiN膜を成膜する（Ｓ２１）。次いで、薄膜抵抗体のパターンに対して逆パターンとなる形状のリフトオフレジスト（リフトオフパターン）を形成する（Ｓ２２）。次いで、後に薄膜抵抗体となるZrN膜を常温での反応性スパッタにて成膜する（Ｓ２３）。次いで、薄膜抵抗体をリフトオフ形成する（Ｓ２４）。次いで、金属配線のパターンに対して逆パターンとなる形状のリフトオフレジスト（リフトオフパターン）を形成する（Ｓ２５）。次いで、後に金属配線となるチタンTi、プラチナPt、金Auそれぞれを成膜する（Ｓ２６）。次いで、金属配線をリフトオフ形成する（Ｓ２７）。
　次いで、本実施形態では、大気雰囲気、250℃、４分の条件でアニール処理する（Ｓ２８）。次いで、プラズマCVD法を用いて、300℃、４分の条件で、アニール処理の一部を兼ねて保護SiN膜を成膜する（Ｓ２９）。次いで、蓋部PI膜を形成する（Ｓ３０）。
　以上の本実施形態のプロセスフローでは、CVD法を用いて保護SiN膜を成膜する際の加熱だけでは、アニール処理の条件を満足することができないため、独立したアニール処理を併用することで、窒化ジルコンZrNを用いた薄膜抵抗体のシート抵抗を上昇させ、また、時間経過に対するシート抵抗の安定性を改善する。
《実施例》
　以下、薄膜抵抗体の性能確認試験に基づいて本願発明の作用効果を説明する。
　図６（Ａ）は、常温でGaAs基板にZrN膜をスパッタ成膜した状態でのシート抵抗の計時変化を計測した図である。
　スパッタ成膜直後に計測したシート抵抗は約245Ωであった。それに比べ、スパッタ成膜の3日後に計測したシート抵抗は約111％になっていた。また、スパッタ成膜の10日後に計測したシート抵抗は約116％になっていた。
　その後、300℃、８分の条件でアニール工程を兼ねて保護SiN膜をCVD成膜した。アニール直後に計測したシート抵抗はアニール前の約2.7倍の約765Ωであった。それに比べ、アニールの3日後に計測したシート抵抗は約100％であった。また、アニールの11日後に計測したシート抵抗は約99.9％であった。このように、アニールに前には最大16％のシート抵抗の変動があったが、アニール後には0.1％のシート抵抗の変動しかなく、アニールよってシート抵抗の安定性が改善することが確認された。
　図６（Ｂ）は、上述の実験と同様の条件で製造し、アニールを施したZrN膜付きのGaAs基板に対して高温放置試験によるシート抵抗の変化を計測した図である。高温放置試験を150℃環境、1000時間、サンプル数18で行った結果、シート抵抗の変化率がプラス側になるサンプルと、マイナス側になるサンプルが確認されたが、全てのサンプルでシート抵抗の変化率は５％以内に収まることが確認できた。
　図６（Ｃ）は、上述の実験と同様の条件で製造し、アニールを施したZrN膜付きのGaAs基板に対して熱衝撃試験によるシート抵抗の変化を計測した図である。熱衝撃試験を-55℃／150℃環境、1000サイクル、サンプル数18で行った結果、やはりシート抵抗の変化率がプラス側になるサンプルと、マイナス側になるサンプルが確認されたが、全てのサンプルでシート抵抗の変化率は５％以内に収まることが確認できた。
　１…GaAs基板
　２…保護SiN膜
　３…薄膜抵抗体
　４…金属配線
　５…保護SiN膜
　６…蓋部PI膜

Claims (8)

  1. 　薄膜抵抗体装置の許容温度範囲のうちの低温域で、支持基板にリフトオフパターンを形成してから前記支持基板および前記リフトオフパターンに対して前記薄膜抵抗体となる窒化ジルコン膜をスパッタ成膜し、前記リフトオフパターンに積層された前記窒化ジルコン膜の一部と前記リフトオフパターンとを除去するリフトオフ工程と、
    　前記許容温度範囲のうちの高温域で、前記リフトオフ工程でパターニングされた前記窒化ジルコン膜を加熱するアニール工程と、を実施する薄膜抵抗体装置の製造方法。
  2. 　前記低温域は、常温または大気温度の温度域である、請求項１に記載の薄膜抵抗体装置の製造方法。
  3. 　前記支持基板は半導体基板であり、
    　前記許容温度範囲は400℃以下である、請求項１または２に記載の薄膜抵抗体装置の製造方法。
  4. 　前記アニール工程は、250℃以上の温度で8分以上加熱する、請求項１～３のいずれかに記載の薄膜抵抗体装置の製造方法。
  5. 　前記アニール工程は、SiN膜をCVD成膜するプロセスを兼ねる、請求項４に記載の薄膜抵抗体装置の製造方法。
  6. 　前記アニール工程は、加熱とともに成膜を行う8分未満のプロセスと、加熱のみを行うプロセスとを実施する、請求項４または５に記載の薄膜抵抗体装置の製造方法。
  7. 　前記薄膜抵抗体を、上下に積層するSiN膜によって被覆する、請求項１～６のいずれかに記載の薄膜抵抗体装置の製造方法。
  8. 　前記薄膜抵抗体および前記薄膜抵抗体に積層した金属配線を、上下に積層するSiN膜によって被覆する、請求項１～６のいずれかに記載の薄膜抵抗体装置の製造方法。
PCT/JP2011/051724 2010-02-12 2011-01-28 薄膜抵抗体装置の製造方法 WO2011099382A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011553801A JP5348252B2 (ja) 2010-02-12 2011-01-28 薄膜抵抗体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-029190 2010-02-12
JP2010029190 2010-02-12

Publications (1)

Publication Number Publication Date
WO2011099382A1 true WO2011099382A1 (ja) 2011-08-18

Family

ID=44367661

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/051724 WO2011099382A1 (ja) 2010-02-12 2011-01-28 薄膜抵抗体装置の製造方法

Country Status (3)

Country Link
JP (1) JP5348252B2 (ja)
TW (1) TWI496244B (ja)
WO (1) WO2011099382A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230063793A1 (en) * 2021-08-26 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method (and related apparatus) for forming a resistor over a semiconductor substrate

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5830105A (ja) * 1981-08-17 1983-02-22 日本電信電話株式会社 窒化ジルコン薄膜抵抗の製造法
JPS63100171A (ja) * 1986-10-14 1988-05-02 Fujitsu General Ltd 窒化物薄膜抵抗体の製造装置
JPH01212458A (ja) * 1988-02-20 1989-08-25 Fujitsu General Ltd 薄膜ハイブリットｉｃ装置の製造方法
JPH03159203A (ja) * 1989-11-17 1991-07-09 Fujitsu General Ltd 薄膜抵抗体のトリミング方法
JPH04124869A (ja) * 1990-09-17 1992-04-24 Nikko Kyodo Co Ltd 窒化タンタル膜の形成方法
JPH04223367A (ja) * 1990-12-25 1992-08-13 Murata Mfg Co Ltd 薄膜抵抗体の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288401A (ja) * 1985-06-14 1986-12-18 株式会社村田製作所 薄膜抵抗体
US5976944A (en) * 1997-02-12 1999-11-02 Harris Corporation Integrated circuit with thin film resistors and a method for co-patterning thin film resistors with different compositions

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5830105A (ja) * 1981-08-17 1983-02-22 日本電信電話株式会社 窒化ジルコン薄膜抵抗の製造法
JPS63100171A (ja) * 1986-10-14 1988-05-02 Fujitsu General Ltd 窒化物薄膜抵抗体の製造装置
JPH01212458A (ja) * 1988-02-20 1989-08-25 Fujitsu General Ltd 薄膜ハイブリットｉｃ装置の製造方法
JPH03159203A (ja) * 1989-11-17 1991-07-09 Fujitsu General Ltd 薄膜抵抗体のトリミング方法
JPH04124869A (ja) * 1990-09-17 1992-04-24 Nikko Kyodo Co Ltd 窒化タンタル膜の形成方法
JPH04223367A (ja) * 1990-12-25 1992-08-13 Murata Mfg Co Ltd 薄膜抵抗体の製造方法

Also Published As

Publication number Publication date
JP5348252B2 (ja) 2013-11-20
TWI496244B (zh) 2015-08-11
TW201203461A (en) 2012-01-16
JPWO2011099382A1 (ja) 2013-06-13

Similar Documents

Publication Publication Date Title
TWI588961B (zh) 具有介於銅與化合物半導體之間之鈦－鉑－鈦總成的銅互連線
US7943440B2 (en) Fabrication method of thin film device
JP2012202786A (ja) 熱式センサおよびその製造方法
US9269579B2 (en) Method for manufacturing silicon carbide semiconductor device
JP4915677B2 (ja) センサ装置の製造方法
CN105009266A (zh) 半导体装置及半导体装置的制造方法
JP2007073857A (ja) 半導体装置の製造方法および半導体装置
JP5348252B2 (ja) 薄膜抵抗体装置の製造方法
KR100997992B1 (ko) 박막소자의 제조방법
KR101470392B1 (ko) 금속과 접촉하는 유전막에서 크랙을 감소시키는 방법 및 구조
US8766445B2 (en) Semiconductor device
JP4621645B2 (ja) 半導体装置の製造方法
JP6399776B2 (ja) 封止方法及びそれに関連するデバイス
JP4984458B2 (ja) 半導体装置
JP2017157752A (ja) 有機トランジスタ
US8026788B2 (en) Thin-film resistor with a layer structure and method for manufacturing a thin-film resistor with a layer structure
US20170110359A1 (en) Controlled spalling utilizing vaporizable release layers
JP3324946B2 (ja) Ｍｉｍキャパシタ及びその製造方法、並びに半導体装置及びその製造方法
EP3459907A1 (fr) Micro-dispositif comportant un element protege contre une gravure hf et forme d'un materiau comprenant un semi-conducteur et un metal
KR100883864B1 (ko) 반도체 소자의 제조 방법
WO2014171045A1 (ja) 半導体装置
WO2013150707A1 (ja) 半導体装置及びその製造方法
US10607954B2 (en) Semiconductor device and method of manufacturing a semiconductor device
JP2004186575A (ja) 強誘電体素子
JP2012175003A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11742128

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011553801

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11742128

Country of ref document: EP

Kind code of ref document: A1