KR20240023923A - 반도체 패키지 제조 방법 - Google Patents

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KR20240023923A
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고영찬
김병호
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Abstract

본 발명의 기술적 사상은, 배선층의 하면에 제1 솔더볼을 형성하는 단계; 상기 배선층의 하면 및 상기 제1 솔더볼을 덮는 예비 몰딩층을 형성하는 단계; 상기 예비 몰딩층 및 상기 제1 솔더볼을 그라인딩하여, 상기 제1 솔더볼을 노출시키는 단계; 상기 제1 솔더볼을 리플로우하여 제2 솔더볼을 형성하는 단계;를 포함하고, 상기 제2 솔더볼은 그라인딩 된 몰딩층과 수평　방향으로 이격되는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.

Description

반도체 패키지 제조 방법{Method for manufacturing semiconductor package}
본 발명의 기술적 사상은 반도체 패키지 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱더 소형화, 다기능화 및 대용량화되고 있다.
따라서 입출력(I/O)을 위한 연결 단자(I/O 단자)들의 개수가 증가된 반도체 패키지가 고안되고 있으며, 예를 들면, 연결 단자들 사이의 간섭이 방지하기 위하여, 팬 아웃 형 반도체 패키지가 개발되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 구조적 신뢰성을 가지는 팬 아웃 형 반도체 패키지의 제조 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 배선층의 하면에 제1 솔더볼을 형성하는 단계; 상기 배선층의 하면 및 상기 제1 솔더볼을 덮는 예비 몰딩층을 형성하는 단계; 상기 예비 몰딩층 및 상기 제1 솔더볼을 그라인딩하여, 상기 제1 솔더볼을 노출시키는 단계; 상기 제1 솔더볼을 리플로우하여 제2 솔더볼을 형성하는 단계;를 포함하고, 상기 제2 솔더볼은 그라인딩 된 몰딩층과 수평　방향으로 이격되는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 캐리어 기판 상에 적어도 하나의 반도체 칩을 부착하는 단계; 상기 적어도 하나의 반도체 칩의 상면을 덮는 중간층을 형성하는 단계; 상기 캐리어 기판을 제거하고, 상기 적어도 하나의 반도체 칩의 하부에 하부 배선층을 형성하는 단계; 상기 중간층의 상부에 상부 배선층을 형성하는 단계; 상기 하부 배선층에 제1 솔더볼을 형성하는 단계; 상기 하부 배선층의 하면에 상기 제1 솔더볼 및 상기 하부 배선층을 덮는 예비 몰딩층을 형성하는 단계; 상기 예비 몰딩층 및 상기 제1 솔더볼을 그라인딩하는 단계; 상기 제1 솔더볼에 솔더 페이스트를 도포하는 단계; 및 상기 제1 솔더볼 및 상기 솔더 페이스트를 리플로우하여 제2 솔더볼을 형성하는 단계;를 포함하고, 상기 제2 솔더볼의 부피는 상기 제1 솔더볼의 부피보다 작은 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 제1 반도체 칩, 상기 제1 반도체 칩 상에 적층되는 복수의 제2 반도체 칩을 포함하는 제1 구조체를 형성하는 단계; 수평 방향으로 상기 제1 구조체와 서로 이격되며 제3 반도체 칩을 포함하는 제2 구조체를 형성하는 단계; 상기 제1 구조체 및 상기 제2 구조체를 인터포저에 부착하는 단계; 상기 인터포저의 하면에 제1 몰딩층 및 제1 솔더볼을 형성하는 단계; 상기 인터포저를 패키지 베이스 기판에 부착하는 단계; 상기 패키지 베이스 기판의 하면에 제2 몰딩층 및 제2 솔더볼을 형성하는 단계;를 포함하되, 상기 제1 및 제2 몰딩층은 EMC(Epoxy Molding Compound)로 이루어지고, 상기 제1 솔더볼은 상기 제1 몰딩층과 수평 방향으로 이격되고, 상기 제2 솔더볼은 상기 제2 몰딩층과 수평 방향으로 이격되는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
본 발명의 기술적 사상에 따르면, 본 발명에 따른 팬 아웃 형 반도체 패키지의 제조 방법은, 하부 배선층, 상부 배선층 및 중간층의 두께를 변경하지 않고, 하부 배선층의 하면에 CTE를 조절할 수 있는 몰딩층을 배치하여 반도체 패키지의 휨을 방지할 수 있다.
따라서 본 발명에 따른 반도체 패키지의 제조 방법은, 반도체 패키지의 두께를 유지시키면서도, 반도체 패키지가 구조적 신뢰성을 가지도록 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지 제작 단계에서 제1 솔더볼, 제2 솔더볼 및 제3 솔더볼을 도시한 도면이다.
도 3는 본 발명의 일 실시예에 따른 반도체 패키지의 바닥면을 나타낸 도면이다.
도 4 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 12 및 도 13은 반도체 패키지의 몰딩층의 CTE에 따른 휨(warpage) 현상을 방지 효과를 도시하는 도면이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 15은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 제1 배선 구조체(200), 제1 배선 구조체(200) 상에 배치되는 중간층(300), 중간층(300) 내에 배치되는 적어도 하나의 반도체 칩(100) 및 중간층(300) 상에 배치되는 상부 배선층(400)을 포함할 수 있다.
반도체 패키지(10)는, 제1 배선 구조체(200)의 수평 폭 및 수평 면적이 적어도 하나의 반도체 칩(100)이 구성하는 풋프린트(footprint)의 수평 폭 및 수평 면적보다 큰 값을 가지는 팬 아웃 형 반도체 패키지(Fan Out type Semiconductor Package)일 수 있다. 일부 실시 예에서, 반도체 패키지(1000)는 팬 아웃 형 웨이퍼 레벨 패키지(FOWLP, Fan Out type Wafer Level Package) 또는 팬 아웃 형 패널 레벨 패키지(FOPLP, Fan Out type Panel Level Package)일 수 있다.
본 명세서에서, 반도체 패키지(10)가 반도체 칩(100)을 포함하는 것으로 설명하여도, 이는 예시적으로 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면 반도체 패키지(10)는 1개 또는 2개 이상의 반도체 칩을 포함할 수 있으며, 반도체 패키지(10)가 포함하는 반도체 칩의 개수는 제한되지 않는다.
반도체 칩(100)은 반도체 기판(110)을 포함할 수 있다. 반도체 칩(100)은 반도체 기판(110)의 활성면 상에 배치되는 복수의 칩 연결 패드(120)를 포함할 수 있다. 반도체 기판(110) 및 반도체 기판(110)의 활성면은, 제1 반도체 기판 및 제1 활성면이라 호칭할 수 있다. 반도체 칩(100)은 반도체 기판(110)의 활성면이 제1 배선 구조체(200)를 향하도록 제1 배선 구조체(200) 상에 배치될 수 있다. 예를 들면, 반도체 칩(100)은 복수의 칩 연결 패드(120)가 제1 배선 구조체(200)를 향하도록 제1 배선 구조체(200) 상에 배치될 수 있다.
반도체 기판(110)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 또는 반도체 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 반도체 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
반도체 기판(110)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(110)의 상기 도전 영역에 전기적으로 연결될 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
반도체 칩(100)은 예를 들면, 프로세서 칩, PMIC(Power management integrated circuit) 칩, 또는 메모리 칩일 수 있다. 상기 프로세서 칩은, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 상기 메모리 칩은, 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
일부 실시 예에서, 복수의 칩 연결 패드(120)는 알루미늄(Al), 또는 알루미늄(Al)을 포함하는 합금으로 이루어질 수 있다.
하부 배선층(200)은 적어도 하나의 하부 재배선 절연층(210), 및 하부 재배선 도전 구조물(220)을 포함할 수 있다. 적어도 하나의 하부 재배선 절연층(210)은 하부 재배선 도전 구조물(220)의 적어도 일부분을 포위할 수 있다. 하부 재배선 도전 구조물(220)은 적어도 하나의 하부 재배선 절연층(210)의 상면 및 하면 중 적어도 일면에 배치되는 복수의 하부 재배선 라인 패턴(222), 및 적어도 하나의 하부 재배선 절연층(210)의 적어도 일부를 관통하여 복수의 하부 재배선 라인 패턴(222) 중 일부와 각각 접하여 연결되는 복수의 하부 재배선 비아 패턴(224)을 포함할 수 있다. 하부 재배선 도전 구조물(220)은 확장 구조물(310)과 제2 솔더볼(620) 사이를 연결할 수 있다.
복수의 하부 재배선 라인 패턴(222)은 2개 이상의 다른 수직 레벨에 위치하여, 복수의 배선 레이어를 구성할 수 있다. 본 명세서에서, 배선 레이어란, 동일 평면 상에 전기적 경로를 형성하는 회로 배선을 가지는 곳을 의미한다. 본 명세서에서, 배선 레이어는 복수의 하부 재배선 라인 패턴(222) 중 일부개들이 동일 평면 상에 배치되어 전기적 경로를 형성하는 곳을 의미하며, 복수의 배선 레이어는 서로 다른 수직 레벨에 위치하는 평면들 각각에 복수의 하부 재배선 라인 패턴(222) 중 서로 다른 일부개들이 배치되어 각각 전기적 경로를 형성하는 것을 의미한다. 복수의 하부 재배선 비아 패턴(224)은 다른 배선 레이어에 위치하는 하부 재배선 라인 패턴(222)들 사이를 전기적으로 연결할 수 있다.
하부 재배선 라인 패턴(222), 및 하부 재배선 비아 패턴(224)은 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
복수의 하부 재배선 라인 패턴(222) 중 적어도 일부개는 복수의 하부 재배선 비아 패턴(224) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 복수의 하부 재배선 라인 패턴(222) 중 일부개는, 복수의 하부 재배선 라인 패턴(222) 중 일부개의 상측과 접하는 복수의 하부 재배선 비아 패턴(224) 중 일부개와 일체를 이루도록 함께 형성될 수 있다.
일부 실시 예에서, 복수의 하부 재배선 비아 패턴(224)은 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 예를 들면, 복수의 하부 재배선 비아 패턴(224)은 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어질 수 있다. 일부 실시 예에서, 복수의 하부 재배선 비아 패턴(224)은 복수의 하부 재배선 라인 패턴(222) 중 일체를 이루는 하부 재배선 라인 패턴(222)으로부터 멀어지면서 수평 폭이 좁아질 수 있다.
적어도 하나의 하부 재배선 절연층(210)은 예를 들어, 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 일부 실시 예에서 있어서, 적어도 하나의 하부 재배선 절연층(210)은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다. 일부 실시 예에 있어서, 적어도 하나의 하부 재배선 절연층(210)은 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다.
중간층(300)은 반도체 칩(100), 확장 구조물(310), 비아 구조물(320), 및 연결　패드(330)를 포함할 수 있다. 연결　패드(330)는 하부 배선층(200) 상에 배치될 수 있고, 확장 구조물(310)은 하부 배선층(200) 상에서 연결　패드(330)를 덮을 수 있고, 비아 구조물(320)은 확장 구조물(310)을 관통하여 연결　패드(330)와 연결될 수 있다.
확장 구조물(310)은 인쇄회로기판(printed circuit board, PCB), 세라믹 기판, 패키지 제조용 웨이퍼, 또는 인터포저(interposer)거나, 몰딩 물질로 이루어지는 몰딩층일 수 있다. 일부 실시 예에서, 중간층(300)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 중간층(300)의 실장 공간은 중간층(300)에 개구부 또는 캐비티(cavity)로 형성될 수 있다. 중간층(300)의 상기 실장 공간에는 반도체 칩(100)이 수용될 수 있다. 실장 공간은 중간층(300)의 일부 영역, 예를 들어, 중심 영역에 형성될 수 있다. 실장 공간은 중간층(300)의 상면으로부터 소정의 깊이까지 리세스되거나, 오픈되어 형성될 수 있다. 중간층(300)을 리세스 또는 오픈하기 위하여, 건식 식각, 습식 식각, 스크린 프린트, 드릴 비트(drill bit), 또는 레이저 드릴링 공정 등이 이용될 수 있다.
확장 구조물(310)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 확장 구조물(310)은 예를 들면, FR-4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함하거나, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
비아 구조물(320)은 비아 연결 패드부(322) 및 연장 비아부(324)로 이루어질 수 있다. 비아 연결 패드부(322)는 확장 구조물(310)의 상면 상에 배치될 수 있고, 연장 비아부(324)는 확장 구조물(310)을 관통하여 비아 연결 패드부(322)와 연결　패드(330)를 연결할 수 있다. 일부 실시 예에서, 연결　패드(330)의 최하면과 확장 구조물(310)의 하면은 동일한 수직 레벨에 위치하여 공면(coplanar)을 이룰 수 있다. 예를 들면, 연결　패드(330)는 확장 구조물(310) 내에 매립될 수 있다. 비아 구조물(320) 및 연결　패드(330)는 구리(Cu), 또는 구리(Cu)를 포함하는 합금으로 이루어질 수 있다.
일부 실시 예에서, 확장 구조물(310)은 복수의 층으로 이루어지는 멀티 레이어 기판일 수 있다. 확장 구조물(310)이 복수의 층으로 이루어지는 경우, 중간층(300)은, 확장 구조물(310)을 이루는 복수의 층에 대응하는 복수의 비아 구조물(320)을 포함할 수 있다. 예를 들면, 복수의 비아 구조물(320)은 확장 구조물(310)을 이루는 복수의 층 각각을 관통하여 수직 적층될 수 있다.
중간층(300)은 실장 공간을 채우는 밀봉층(350)을 더 포함할 수 있다. 밀봉층(350)은 반도체 칩(100)과 확장 구조물(310) 사이의 공간을 채울 수 있다. 밀봉층(350)은 반도체 칩(100)과 확장 구조물(310) 사이의 공간을 채우며, 반도체 칩(100) 및 확장 구조물(310)의 상면을 덮을 수 있다.
반도체 패키지(10)는, 밀봉층(350) 상에 배치되는 상부 배선층(400)을 더 포함할 수 있다. 상부 배선층(400)은 적어도 하나의 상부 재배선 절연층(410), 및 상부 재배선 도전 구조물(420)을 포함할 수 있다. 상부 재배선 도전 구조물(420)은 적어도 하나의 상부 재배선 절연층(410)의 상면 및 하면 중 적어도 일면에 배치되는 복수의 상부 재배선 라인 패턴(422), 및 적어도 하나의 상부 재배선 절연층(410)의 적어도 일부를 관통하여 복수의 상부 재배선 라인 패턴(422) 중 일부와 각각 접하여 연결되는 복수의 상부 재배선 비아 패턴(424)을 포함할 수 있다. 상부 재배선 도전 구조물(220)은 비아 구조물(320)의 비아 연결 패드부(322)와 연결될 수 있다.
상부 배선층(400)이 포함하는 상부 재배선 절연층(410), 및 복수의 상부 재배선 라인 패턴(422)과 복수의 상부 재배선 비아 패턴(424)을 포함하는 상부 재배선 도전 구조물(420)은, 하부 배선층(200)이 포함하는 하부 재배선 절연층(210), 및 복수의 하부 재배선 라인 패턴(222)과 복수의 하부 재배선 비아 패턴(224)을 포함하는 하부 재배선 도전 구조물(220)과 대체로 유사한 바, 중복되는 설명은 생략하도록 한다.
복수의 상부 재배선 라인 패턴(422) 중 적어도 일부는 복수의 상부 재배선 비아 패턴(424) 중 일부와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 복수의 상부 재배선 라인 패턴(422) 중 일부는, 복수의 상부 재배선 라인 패턴(422) 중 일부의 하측과 접하는 복수의 상부 재배선 비아 패턴(424)의 일부와 일체를 이루도록 함께 형성될 수 있다.
일부 실시 예에서, 복수의 상부 재배선 비아 패턴(424)은 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드한 형상을 가질 수 있다. 예를 들면, 복수의 상부 재배선 비아 패턴(424)은 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어질 수 있다. 일부 실시 예에서, 복수의 상부 재배선 비아 패턴(424)은 복수의 상부 재배선 라인 패턴(422) 중 일체를 이루는 상부 재배선 라인 패턴(422)으로부터 멀어지면서 수평 폭이 좁아질 수 있다.
제2 솔더볼(620)의 적어도 일부분은 도 7에 보인 제1 솔더볼(610)의 일부분을 리플로우하여 형성될 수 있다. 제1 솔더볼(610) 및 제2 솔더볼(620)은 원형 또는 타원형일 수 있다. 제1 솔더볼(610) 및 제2 솔더볼(620)은 공융점 솔더(eutectic solder), 고융점 솔더(high lead solder) 및 납이 없는 솔더(lead-free solder) 중 선택된 어느 하나로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지 제작 단계에서 제1 솔더볼(610), 제2 솔더볼(620) 및 제3 솔더볼(630) 을 도시한 도면이다.
도 2를 참조하면, (A)는 도 8에서 설명하는 반도체 패키지(10) 제조 단계에서, 예비 몰딩층(501) 내 제1 솔더볼(610)을 도시한다. (B)는 도 1에서 설명하는 반도체 패키지(10) 완성 단계에서, 그라인딩 된 몰딩층(500) 및 제2 솔더볼(620)을 도시한다. (C)는 도 11에서 설명하는 반도체 패키지(11) 제조 단계에서, 그라인딩 된 제1 솔더볼(610)의 하면에 제3 솔더볼(630)을 부착한 상태를 도시한다.
(A) 및 (B)를 함께 참조하면, 제2 솔더볼(620)의 부피는 제1 솔더볼(610)의 부피보다 작을 수 있다. 제2 솔더볼(620)의 수평 방향 길이(R2)는 제1 솔더볼(610)의 수평 방향 길이(R1)보다 작을 수 있다. 제2 솔더볼(620)의 수직 방향 높이(H2)는 제1 솔더볼(610)의 수직 방향 길이(H1)보다 작을 수 있다.
예시적인 실시예들에서, 상기 수평 방향 길이(R2)는 수평 방향으로 제2 솔더볼(620)의 가장 큰 폭을 가지는 부분의 길이일 수 있다. 예시적인 실시예들에서, 상기 수평 방향 길이(R1)는 수평 방향으로 제1 솔더볼(610)의 가장 큰 폭을 가지는 부분의 길이일 수 있다. 예시적인 실시예들에서, (A) 및 (B)에서, 수직 방향 길이(H1)는 수직 방향으로 제1 솔더볼(610)의 가장 큰 폭을 가지는 부분의 길이일 수 있다. 수직방향 길이(H2)는 제2 솔더볼(620)의 가장 큰 폭을 가지는 부분의 길이일 수 있다.
(A) 내지 (C)를 함께 참조하면, 제3 솔더볼(630)의 부피는 제1 솔더볼(610)의 부피 및 제2 솔더볼(620)의 부피보다 작을 수 있다. 그라인딩한 제1 솔더볼(610) 및 제3 솔더볼(630)의 총 부피는 제2 솔더볼(620)의 부피와 동일할 수 있다. 또한, (B)에 도시된 바와 같이, 상기 제2 솔더볼(620)에 대한 볼 수용 공간(530)의 내측면의 곡률은 제2 솔더볼(620)의 표면의 곡률보다 클 수 있다.
도 3는 본 발명의 일 실시예에 따른 반도체 패키지의 바닥면을 나타낸 도면이다.
도 2 및 도 3를 참조하면, 제2 솔더볼(620)은 그라인딩된 몰딩층(500)과 수평 방향(예를 들면, X 방향)으로 이격될 수 있다. 여기서 상기 제2 솔더볼(620)이 이격된다 함은 제2 솔더볼(620)의 일부가 상기 몰딩층(500)으로부터 이격되는 것과 상기 제2 솔더볼(620)의 전부가 상기 몰딩층(500)으로부터 전부 이격되는 것을 포함한다. 몰딩층(500)은 제2 솔더볼(620)의 일부를 둘러싸는 볼 수용 공간(530)의 내측면을 포함할 수 있다. 상기 볼 수용 공간(530)의 내측면과 상기 제2 솔더볼(620) 사이에는 갭(gap)이 있을 수 있다. 상기 볼 수용 공간(530)의 내측면과 상기 제2 솔더볼(620) 사이의 갭은 상기 하부 배선층(200)에 가까워지면서 수평 폭이 좁아질 수 있다. 또한, 상기 볼 수용 공간(530)의 내측면과 상기 제2 솔더볼(620) 사이의 갭은 상기 하부 배선층(200)에 멀어지면서 수평 폭이 넓어질 수 있다.
예시적인 실시예들에서, 제2 솔더볼(620)은 그라인딩된 몰딩층(500)과 일부 이격될 수 있다. 예를 들어, 제2 솔더볼(620)의 몰딩층(500)에 수직 방향으로 인접한 부분은 상기 몰딩층(500)과 접할 수 있고, 상기 제2 솔더볼(620)의 상기 몰딩층과 접합되지 않은 나머지 부분은 상기 몰딩층(500)과 이격될 수 있다.
도 4 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지(10)의 제조 방법을 나타낸 단면도들이다. 구체적으로 도 4 내지 도 11은 도 1에 보인 반도체 패키지(10)의 제조 방법을 설명하는 단면도들로, 도 4 내지 도11에 대한 설명에서는 도 1 및 도 3을 함께 참조할 수 있다.
도 4를 참조하면, 이형 필름이 부착된 캐리어 기판(C) 상에 중간층(300)을 형성한다.
캐리어 기판(C)은 후속 공정 등에 대하여 안정성을 갖는 임의의 물질로 이루어질 수 있다. 일부 실시 예에서, 캐리어 기판(C)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는, 캐리어 기판(C)은 투광성 기판일 수 있다. 다른 일부 실시예에서, 캐리어 기판(C)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 캐리어 기판(C)은 내열성 기판일 수 있다. 예를 들면, 캐리어 기판(C)은 반도체 기판, 세라믹 기판, 또는 유리 기판일 수 있다.
예시적인 실시예들에서, 캐리어 기판(C)은 폴리이미드(polyimide, PI), 폴리(에테르에테르케톤)(polyetheretherketone, PEEK), 폴리(에테르술폰)(poly(ethersulfone), PES) 폴리(페닐렌 설파이드)(poly(phenylene sulfide), PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만 여기에 한정되는 것은 아니다.
캐리어 기판(C) 상에 적어도 하나의 반도체 칩(100) 및 확장 구조물(310)을 부착한다. 구체적으로, 캐리어 기판(C) 상에 확장 구조물(310)을 배치할 수 있다. 그 다음으로 캐리어 기판(C) 상에 적어도 하나의 반도체 칩(100)을 부착할 수 있다. 여기서, 반도체 칩(100)은 확장 구조물(310)과 수평 방향으로 이격되도록, 상기 캐리어 기판(C) 상에 부착될 수 있다.
그 다음으로, 확장 구조물(310) 및 반도체 칩(100)을 커버하는 밀봉층(350)을 형성할 수 있다. 일부 실시 예에서, 적어도 하나의 반도체 칩(100)의 하면, 확장 구조물(310)의 하면, 및 밀봉층(350)의 하면은 동일한 수직 레벨에 위치하여 공면(coplanar)을 이룰 수 있다. 상기 반도체 칩(100)의 상면은 확장 구조물(310)보다 낮은 수직 레벨에 위치하도록 상기 캐리어 기판(C)상에 부착될 수 있다. 반도체 칩(100)은 복수의 칩 연결 패드(120)가 캐리어 기판(C)을 향하는 페이스 다운 배치를 가질 수 있다.
예시적인 실시예들에서, 밀봉층(350)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT 등으로부터 형성될 수 있다. 또는 밀봉층(350)은 EMC와 같은 몰딩 물질이나 PIE(photoimagable encapsulant)와 같은 감광성 재료로부터 형성될 수 있다. 예시적인 실시예들에서, 밀봉층(350)의 일부분은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막과 같은 절연성 물질로 이루어질 수 있다.
도 5를 참조하면, 캐리어 기판(C)을 제거하고, 상기 적어도 하나의 반도체 칩(100)의 하부에 하부 배선층(200)을 형성할 수 있다.
하부 배선층(200)은 하부 재배선 절연층(210) 및 복수의 하부 재배선 도전 구조물(220)을 포함할 수 있다. 예시적인 실시예들에서, 하부 배선층(200)은 복수의 하부 재배선 절연층(210)을 포함할 수 있다. 복수의 하부 재배선 도전 구조물(220)은 복수의 하부 재배선 라인 패턴(222) 및 복수의 하부 재배선 비아 패턴(224)로 이루어질 수 있다. 복수의 하부 재배선 라인 패턴(222) 중 하부 배선층(200)의 상면에 배치되는 일부개를 복수의 제1 상면 연결 패드라 호칭할 수 있고, 하부 배선층(200)의 하면에 배치되는 일부개를 복수의 제1 하면 연결 패드라 호칭할 수 있다.
하부 배선층(200)은 재배선 공정에 의하여 형성될 수 있다. 예를 들면, 하부 배선층(200)은 하부 재배선 절연층(210)과 하부 재배선 도전 구조물(220)을 교번적으로 형성할 수 있다. 다른 일부 실시예에서, 하부 배선층(200)은 인쇄회로기판일 수 있다.
도 6을 참조하면, 중간층(300)의 상부에 상부 배선층(400)을 형성한다. 상부 배선층(400)은 하부 재배선 절연층(410), 및 상부 재배선 도전 구조물(420)을 포함할 수 있다. 일부 실시 예에서, 상부 배선층(400)은 적층된 복수개의 상부 재배선 절연층(410)을 포함할 수 있다. 복수의 상부 재배선 도전 구조물(420)은 복수의 상부 재배선 라인 패턴(422), 및 복수의 상부 재배선 비아 패턴(424)으로 이루어질 수 있다. 복수의 상부 재배선 라인 패턴(422) 중 상부 배선층(400)의 상면에 배치되는 일부개를 복수의 제2 상면 연결 패드라 호칭할 수 있고, 상부 배선층(400)의 하면에 배치되는 일부개를 복수의 제2 하면 연결 패드라 호칭할 수 있다.
일부 실시 예에서, 상부 배선 구조체(400)는 재배선 공정에 의하여 형성될 수 있다. 예를 들면, 상부 배선 구조체(400)는 상부 재배선 절연층(410)과 상부 재배선 도전 구조물(420)을 교번적으로 형성함으로 형성할 수 있다. 다른 일부 실시 예에서, 상부 배선 구조체(400)는 인쇄회로기판일 수 있다.
도 7을 참조하면, 하부 배선층(200)에 제1 솔더볼(610)을 형성한다.
제1 솔더볼(610)은 복수의 하부 재배선 라인 패턴(222) 중 하부 배선층(200) 내에서 최하단에 배치되는 하부 재배선 라인 패턴(222)의 적어도 일부개들에 부착될 수 있다. 제1 솔더볼(610)에는 플럭스가 도포될 수 있다. 플럭스는 제1 솔더볼(610)과 하부 재배선 라인 패턴(222) 간의 접착력을 향상시키기 위한 것이다. 또한, 제1 솔더볼(610)이 하부 재배선 라인 패턴(222)에 접합된 이 후에 제1 솔더볼(610)에 디플럭스를 수행할 수 있다. 이를 통해, 제1 솔더볼(610)에 잔여하는 플럭스를 제거할 수 있다.
도 8을 참조하면, 하부 배선층(200)의 하면에 제1 솔더볼(610) 및 하부 배선층(200)을 덮는 예비 몰딩층(501)을 형성한다.
예비 몰딩층(501)은 하부 배선층(200)의 하면 및 제1 솔더볼(610)의 표면을 덮을 수 있다. 제1 솔더볼(610)은 연결 패드(330)와 접촉된 부분을 제외한 나머지 부분은 모두 예비 몰딩층(501)으로 둘러싸일 수 있다. 또한, 제1 솔더볼(610)은 상기 예비 몰딩층(501) 내에 묻힐 수 있다. 예시적인 실시예들에서, 예비 몰딩층(501)은 EMC(Epoxy Molding Compound)와 같은 절연성 수지를 포함할 수 있다. 예시적인 실시예들에서, 몰딩층(500)은 필러를 더 포함할 수 있다. 상기 필러는 절연성 수지 내에 분산될 수 있다. 예시적인 실시예들에서, 예비 몰딩층(501)의 필러는 열전도도가 높은 금속 파우더 또는 그래핀 파우더를 포함할 수 있다. 예시적인 실시예들에서, 예비 몰딩층(501) 필러는 실리카, 알루미나, 아연 산화물 및 붕화질소 중 적어도 하나를 포함할 수 있다. 상기 예비 몰딩층(501)은 알루미나를 포함함으로써, 반도체 패키지의 열전도도를 향상시킬 수 있다.
도 8 및 도 9를 참조하면, 예비 몰딩층(501) 및 제1 솔더볼(610)을 그라인딩한다.
예비 몰딩층(501) 및 제1 솔더볼(610)을 그라인딩하여 예비 몰딩층(501) 및 제1 솔더볼(610) 각각의 하측 부분을 제거할 수 있다. 예비 몰딩층(501)을 그라인딩하여 몰딩층(500)을 형성할 수 있다. 또한, 예비 몰딩층(501) 및 제1 솔더볼(610)을 그라인딩하여 상기 예비 몰딩층(501)에 덮여있던 제1 솔더볼(610)의 일부를 노출시킬 수 있다. 예시적인 실시예들에서, 그라인딩은 다이몬드 그라인더 및 그 등가물을 이용하여 수행될 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 몰딩층(500)의 최하면과 그라인딩된 제1 솔더볼(610)의 하면은 동일한 수직 레벨에 위치하여 공면(coplanar)을 이룰 수 있다. 예시적인 실시예들에서, 예비 몰딩층(501) 및 제1 솔더볼(610)에 대한 그라인딩은 제1 솔더볼(610)의 수직 방향 높이의 1/4 내지 3/4을 그라인딩하여 이루어질 수 있다.
예시적인 실시예들에서, 몰딩층(500)의 CTE(Coefficient of Thermal Expansion)는 복합 CTE에 기초하여 결정될 수 있다. 복합 CTE는 하부 배선층(200), 중간층(300) 및 상부 배선층(400) 각각의 CTE에 기초하여 결정되는 값일 수 있다. 예시적인 실시예들에서, 복합 CTE는 하부 배선층(200)의 CTE, 중간층(300)의 CTE 및 상부 배선층(400)의 CTE의 평균값일 수 있다. 복합 CTE는 Composite CTE라 지칭될 수 있다.
여기서 하부층은 하부 배선층(200) 및 중간층(300) 중 적어도 어느 하나를 포함할 수 있다. 상부층은 중간층(300) 및 상부 배선층(400) 중 적어도 어느 하나를 포함할 수 있다. 하부층 및 상부층은 하부 배선층(200), 중간층(300) 및 상부 배선층(400) 각각의 CTE 및 두께 등에 의해 결정될 수 있다.
예시적인 실시예들에서, 상부층의 CTE보다 하부층의 CTE가 큰 경우, 상기 몰딩층(500)의 CTE는 복합 CTE 이하의 CTE를 가지도록 형성될 수 있다. 예시적인 실시예들에서, 상부층의 CTE보다 하부층의 CTE가 작은 경우, 상기 몰딩층(500)의 CTE는 복합 CTE 이상의 CTE를 가지도록 형성될 수 있다. 예시적인 실시예들에서, 상기 복합 CTE와 몰딩층(500)의 CTE의 차이는 10PPM/℃이하일 수 있다. 예시적인 실시예들에서, 상기 복합 CTE와 몰딩층(500)의 CTE의 차이는 5PPM/℃ 이하일 수 있다.
도 1 및 10을 참조하면, 상기 제1 솔더볼(610)에 솔더 페이스트(P)를 도포한다. 상기 솔더 페이스트(P)는 복수의 솔더 입자(622) 및 플럭스(flux)를 포함할 수 있다. 상기 복수의 솔더 입자(622)는 상기 제1 솔더볼(610)과 동일하거나 유사한 성분을 포함할 수 있다. 예시적인 실시예들에서, 상기 복수의 솔더 입자(622)의 총 부피는 도 8의 제1 솔더볼(610) 중 도 9에서 그라인딩된 부분의 부피보다 작을 수 있다.
제1 솔더볼(610) 및 솔더 페이스트(P)를 리플로우하여 제2 솔더볼(620)을 형성할 수 있다. 예시적인 실시예들에서, 상기 제1 솔더볼(610) 및 솔더 페이스트(P)는 약 150℃ 내지 250℃로 가열될 수 있다. 이에 따라, 상기 제1 솔더볼(610) 및 솔더 페이스트(P)는 표면 장력에 의해 구형의 제2 솔더볼(620)로 형성될 수 있다.
제2 솔더볼(620)의 부피는 도 8에 보인 제1 솔더볼(610)의 부피보다 작을 수 있다. 이로 인해, 몰딩층(500) 및 제2 솔더볼(620) 사이에 갭(gap)이 형성될 수 있다. 몰딩층(500)은 상기 제2 솔더볼(620)과 대향하는 볼 수용 공간(530)의 내측면을 포함할 수 있다.
예시적인 실시예들에서, 상기 볼 수용 공간(530)의 내측면은 상기 제2 솔더볼(620)의 일부를 둘러싸을 수 있다. 예시적인 실시예들에서, 볼 수용 공간(530)의 내측면은 배선층(예를 들어, 도 1의 하부 배선층(200) 도는 상부 배선층(400) 을 향해 오목하게 라운드질 수 있다. 예시적인 실시예들에서, 상기 볼 수용 공간(530)의 내측면의 곡률은 상기 제2 솔더볼(620)의 곡률보다 작을 수 있다. 예시적인 실시예들에서, 몰딩층(500)의 두께는 제2 솔더볼(620)의 수직 방향 높이(예를 들어, 도 1의 Z 방향)의 절반 이하일 수 있다. 몰딩층(500)의 최하면은 제2 솔더볼(620)의 최하부보다 낮을 수 있다.
도 1 및 도 11을 참조하면, 다른 예시적인 실시예들에서, 도 9에 보인 제1 솔더볼(610)에 제3 솔더볼(630)을 접합하여 도 1에 도시된 바와 같이, 제2 솔더볼(620)을 형성할 수 있다. 제1 솔더볼(610) 및 제3 솔더볼(630)을 리플로우하여 제2 솔더볼(620)을 형성할 수 있다.
예시적인 실시예들에서, 상기 제1 솔더볼(610) 및 제3 솔더볼(630)은 약 150℃ 내지 250℃로 가열될 수 있다. 이에 따라, 상기 제1 솔더볼(610) 및 제3 솔더볼(630)은 표면 장력에 의해 구형의 제2 솔더볼(620)로 형성될 수 있다.
도 12 및 도 13은 반도체 패키지(10)의 몰딩층(500)의 CTE에 따른 휨(warpage) 현상을 방지 효과를 도시하는 도면이다.
도 12를 참고하면, (a)는 기존의 휨 현상이 반도체 패키지에 발생한 비교예를 나타낸다. (b)는 본 발명의 일 실시예에 따른 CTE가 조절된 몰딩층(500)을 적층한 반도체 패키지(10)를 나타낸다.
도 12의 (a)는 상부 배선층(400) 및 중간층(300) 각각의 CTE가 하부 배선층(200)의 CTE보다 높거나 상부 배선층(400)의 CTE가 중간층(300) 및 하부 배선층(200)의 CTE보다 높은 경우이다. 이로 인해, 반도체 패키지의 중심이 반도체 패키지의 에지보다 낮고 오목한 모양의 휨 현상이 발생하였다.
도 12의 (b)는 상부 배선층(400) 및 중간층(300) 각각의 CTE가 하부 배선층(200)의 CTE보다 높거나 상부 배선층(400)의 CTE가 중간층(300) 및 하부 배선층(200)의 CTE보다 높은 경우, 상기 하부 배선층(200)의 하면에 복합 CTE보다 낮은 CTE를 갖는 몰딩층(500)을 형성한 반도체 패키지를 도시한다. 이로 인해, (a)의 휨 현상을 방지할 수 있다. CTE를 조절한 몰딩층(500)을 하부 배선층(200)의 하면에 형성함으로써, 반도체 패키지의 신뢰성을 제고할 수 있다.
도 13을 참고하면, (a)는 기존의 휨 현상이 반도체 패키지에 발생한 비교예를 나타낸다. (b)는 본 발명의 일 실시예에 따른 CTE가 조절된 몰딩층(500)을 적층한 반도체 패키지(10)를 나타낸다.
도 13의 (a)는 상부 배선층(400) 및 중간층(300) 각각의 CTE가 하부 배선층(200)의 CTE보다 낮거나 상부 배선층(400)의 CTE가 중간층(300) 및 하부 배선층(200)의 CTE보다 낮은 경우이다. 이로 인해, 반도체 패키지의 중심이 반도체 패키지의 에지보다 볼록하게 솟아오르는 모양의 휨 현상이 발생하였다.
도 13의 (b)는 상부 배선층(400) 및 중간층(300) 각각의 CTE가 하부 배선층(200)의 CTE보다 높거나 상부 배선층(400)의 CTE가 중간층(300) 및 하부 배선층(200)의 CTE보다 높은 경우, 상기 하부 배선층(200)의 하면에 복합 CTE보다 낮은 CTE를 갖는 몰딩층(500)을 형성한 반도체 패키지(10)를 도시한다. 이로 인해, (a)의 휨 현상을 방지할 수 있다. CTE를 조절한 몰딩층(500)을 하부 배선층(200)의 하면에 형성함으로써, 반도체 패키지의 신뢰성을 제고할 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 나타내는 흐름도이다. 도 15는 본 발명의 일 실시예에 따른 반도체 패키지(1000)를 나타내는 단면도이다.
도 14 및 도 15을 참조하면, 제1 반도체 칩(210), 상기 제1 반도체 칩(210) 상에 적층되는 복수의 제2 반도체 칩(220)을 포함하는 제1 구조체(200)를 형성할 수 있다(P110). 반도체 패키지(1000)는 1개, 2개, 4개, 6개, 8개 또는 그 이상의 제1 구조체(200)를 포함할 수 있다. 제1 구조체(200)는 메모리 스택이라 호칭할 수 있다. 도 13에는 제1 반도체 칩(210)과 4개의 제2 반도체 칩(220)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다.
제1 구조체(200)는 제1 반도체 칩(210) 및 제2 반도체 칩(220)을 포함할 수 있다. 제1 반도체 칩(210) 및 복수의 제2 반도체 칩(220)은 디램(dynamic random access memory, DRAM)일 수 있다. 제1 반도체 칩(100)은 직렬-병렬 변환 회로(serial-parallel conversion circuit), DFT(design for test), JTAG(Joint Test Action Group), MBIST(memory builtin self-test) 같은 테스트 로직 회로, 파이(PHY) 같은 시그널 인터페이스 회로를 포함할 수 있다. 복수의 제2 반도체 칩(200)은 메모리 셀을 포함할 수 있다. 예를 들면, 제1 반도체 칩(100)은 복수의 제2 반도체 칩(200)의 제어를 위한 버퍼 칩일 수 있다. 일부 실시 예에서, 제1 반도체 칩(210)은 메모리 셀을 포함하지 않을 수 있다.
제2 반도체 칩(220)은, 복수의 연결 패드(234) 및 복수의 관통 전극(232)을 포함한다. 복수의 연결 패드(234) 중 일부는 상면 연결 패드이고, 다른 일부는 하면 연결 패드일 수 있다. 상기 상면 연결 패드 및 상기 하면 연결 패드 사이에는 칩 연결 단자(250)이 형성될 수 있다. 상기 칩 연결 단자(250)은 상기 상면 연결 패드 및 상기 하면 연결 패드 사이에 개재되어, 제1 반도체 칩(210) 및 제2 반도체 칩(220) 사이 또는 복수의 제2 반도체 칩(220) 사이를 전기적으로 연결할 수 있다. 칩 연결 단자(250)은 범프, 솔더볼 등일 수 있다. 일부 실시예에서, 복수의 제2 반도체 칩(220) 중 최상단에 위치하는 제2 반도체 칩(220)은 관통 전극(232)를 포함하지 않을 수 있다.
제1 반도체 칩(210) 및 복수의 제2 반도체 칩(220) 각각의 사이에는 절연성 접착층(260)이 개재될 수 있다. 절연성 접착층(260)은 복수의 제2 반도체 칩(220) 각각의 하면에 부착되어, 복수의 제2 반도체 칩(220) 각각을 하부 구조물, 예를 들면 제1 반도체 칩(210) 또는 복수의 제2 반도체 칩(220) 중 하측에 위치하는 다른 제2 반도체 칩(220) 상에 부착시킬 수 있다. 절연성 접착층(260)은 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 절연성 접착층(260)은, 칩 연결 단자(250)를 감싸며 제1 반도체 칩(210) 및 복수의 제2 반도체 칩(220) 각각의 사이를 채울 수 있다.
제1 반도체 칩(210)의 수평 폭 및 넓이는 복수의 제2 반도체 칩(220) 각각의 수평 폭 및 넓이보다 큰 값을 가질 수 있다. 예를 들면, 복수의 제2 반도체 칩(220)은 제1 반도체 칩(210)과 수직 방향으로 모두 중첩될 수 있다.
그 다음으로, 수평 방향(예를 들어, X 방향)으로 상기 제1 구조체(200)와 서로 이격되며 제3 반도체 칩(310)을 포함하는 제2 구조체(300)를 형성할 수 있다(P120). 제2 구조체(300)는 제3 반도체 칩(310)을 포함할 수 있다. 여기서, 제3 반도체 칩(310)은 로직 반도체 칩이라 호칭할 수 있다. 제3 반도체 칩(310)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 어플리케이션 프로세서(application processor, AP) 칩, 주문형 반도체(ASIC: Application Specific Integrated Circuit) 또는 기타 프로세싱 칩들 중 하나를 포함할 수 있다.
일부 실시 예에서, 제1 반도체 칩(210)은 HBM DRAM의 제어를 위한 버퍼 칩일 수 있고, 복수의 제2 반도체 칩(220)은 제1 반도체 칩(210)에 의하여 제어되는 HBM DRAM의 셀을 가지는 메모리 셀 칩일 수 있다. 제1 반도체 칩(210)은 버퍼 칩, 또는 마스터 칩이라 호칭할 수 있고, 제2 반도체 칩(220)은 슬레이브 칩, 또는 메모리 셀 칩이라고 호칭일 수 있다. 제1 반도체 칩(210) 및 제1 반도체 칩(210) 상에 순차적으로 적층되는 복수의 제2 반도체 칩(220)을 포함하는 적층 구조체(1)를 HBM DRAM 소자라고 호칭할 수 있다.
제1 구조체(200) 및 상기 제2 구조체(300)를 인터포저(700)에 부착할 수 있다(P120). 상기 제1 구조체(200) 및 상기 제2 구조체(300)는 수평 방향으로 이격되어 상기 인터포저(700)에 부착될 수 있다. 여기서, 인터포저(700)는 RDL 인터포저(redistribution layer interposer)일 수 있다. 인터포저(700)는 재배선 절연층 및 복수의 재배선 라인 패턴(722) 및 복수의 재배선 비아(724)를 포함할 수 있다. 여기서, 반도체 패키지(1000)는 제1 구조체(200) 및 제2 구조체(300)을 감싸는 구조체 몰딩층(910) 및 인터포저(700) 및 상기 밀봉층(910)을 감싸는 패키지 몰딩층(920)을 포함할 수 있다. 구조체 몰딩층(910) 및 패키지 몰딩층(920)은 EMC로 이루어질 수 있다.
인터포저(700)와 제1 구조체(200) 사이에는 복수의 구조체 연결 단자(450)를 감싸는 언더필 층(400)이 개재될 수 있다. 인터포저(700)와 제1 구조체(200) 사이에는 복수의 구조체 연결 단자(450)를 감싸는 언더필 층(400)이 개재될 수 있다. 언더필 층(400)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 복수의 구조체 연결 단자(450)은 복수의 패드(434)를 전기적으로 연결할 수 있다.
상기 인터포저(700)의 하면에 제1 몰딩층(710) 및 제1 솔더볼(720)을 형성할 수 있다(P130). 제1 솔더볼(720)은 복수의 재배선 비아(724)에 연결된 금속 패드(712)에 전기적으로 연결될 수 있다. 제1 솔더볼(720)은 상기 제1 몰딩층(710)을 그라인딩하기 전의 기존 솔더볼을 리플로우하여 형성될 수 있다. 예시적인 실시예들에서, 상기 제1 솔더볼(720)의 지름(예를 들어, 도 2의 R2)은 상기 기존 솔더볼의 지름(예를 들어, 도 2의 R1)의 0.8배 내지 0.95배 범위의 어느 하나의 값일 수 있다. 여기서, 제1 몰딩층(710) 및 제1 솔더볼(720)은 도 7 내지 도 11에서 몰딩층(500) 및 제2 솔더볼(620)을 형성하는 방식과 동일하게 형성될 수 있다. 또한, 제1 몰딩층(710)은 도 1에서 설명한 몰딩층(500)과 동일할 수 있다.
상기 인터포저(700)를 패키지 베이스 기판(800)에 부착할 수 있다(P140). 패키지 베이스 기판(800)은 패키지 베이스 기판(800)의 상면과 하면에 각각 배치되는 복수의 보드 상면 패드(822)와 복수의 보드 하면 패드(824)를 포함할 수 있다. 패키지 베이스 기판(800)은 복수의 보드 상면 패드(822)와 복수의 보드 하면 패드(824)를 전기적으로 연결하는 복수의 보드 배선 경로(830)를 포함할 수 있다. 일부 실시 예에서, 패키지 베이스 기판(800)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 패키지 베이스 기판(800)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다.
상기 패키지 베이스 기판(800)의 하면에 제2 몰딩층(810) 및 제2 솔더볼(820)을 형성할 수 있다(P150). 제2 솔더볼(820)은 상기 제2 몰딩층(810)을 그라인딩하기 전의 기존 솔더볼을 리플로우하여 형성될 수 있다. 예시적인 실시예들에서, 상기 제2 솔더볼(820)의 지름(예를 들어, 도 2의 R2)은 상기 기존 솔더볼(예를 들어, 도 2의 R1)의 지름의 0.8배 내지 0.95배 범위의 어느 하나의 값일 수 있다. 여기서, 제2 몰딩층(810) 및 제2 솔더볼(820)은 도 7 내지 도 11에서 몰딩층(500) 및 제2 솔더볼(620)을 형성하는 방식과 동일하게 형성될 수 있다. 또한, 제2 몰딩층(810)은 도 1에서 설명한 몰딩층(500)과 동일할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(10A)는 상부 배선층(400)에 연결된 추가적인 재배선층(332, 333)을 갖는 점을 제외하고, 도 1에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1에 도시된 반도체 패키지(10)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(10A)는 도 1에 도시된 실시예와 유사하게 POP 구조체로 활용될 수 있는 구조를 갖지만, 도 1에 도시된 실시예와 달리, 웨이퍼 레벨 패키지(Wafer level package:WLP)일 수 있다. 상기 반도체 패키지(10A)에서 백사이드 재배선층(332, 333)과 하부 배선층(200)의 하부 재배선 도전 구조물(220)을 연결하는 상호연결 요소를 금속(예를 들어, 구리) 포스트와 같은 수직 상호 연결부(330P)를 이용하여 형성할 수 있다.
상기 수직 상호 연결부(330P)는 반도체 칩(100)을 봉합하는 중간층(300)을 관통하여 배치되어 백사이드 재배선층(332, 333)과 하부 배선층(200)을 전기적으로 연결할 수 있다. 상기 백사이드 재배선층(332, 333)은 상기 중간층(300) 상에 배치된 재배선 패턴(332)과 상기 재배선 패턴(332)과 수직 상호 연결부(330P)를 연결하는 재배선 비아(333)을 포함할 수 있다. 본 실시예에서, 수직 상호 연결부(330P)는 재배선 비아(333)을 통해서 직접 접속된 형태로 예시되어 있으나, 이에 한정되지 않으며, 다른 실시예에서 재배선 패턴(332)에 의해 직접 접속될 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.

Claims (10)

  1. 배선층의 하면에 제1 솔더볼을 형성하는 단계;
    상기 배선층의 하면 및 상기 제1 솔더볼을 덮는 예비 몰딩층을 형성하는 단계;
    상기 예비 몰딩층 및 상기 제1 솔더볼을 그라인딩하여, 상기 제1 솔더볼을 노출시키는 단계;
    상기 제1 솔더볼을 리플로우하여 제2 솔더볼을 형성하는 단계;를 포함하고,
    상기 제2 솔더볼은 그라인딩 된 몰딩층과 수평　방향으로 이격되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 제2 솔더볼을 형성하는 단계는,
    그라인딩된 상기 제1 솔더볼의 노출면에 솔더 페이스트를 도포하는 단계; 및
    그라인딩된 상기 제1 솔더볼 및 상기 솔더 페이스트를 리플로우하는 단계;를 포함하고,
    상기 솔더 페이스트는 복수의 솔더 입자 및 플럭스(flux)를 포함하고,
    상기 복수의 솔더 입자의 총 부피는 그라인딩된 상기 제1 솔더볼의 부피보다 작은 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제1항에 있어서,
    상기 제1 솔더볼을 노출시키는 단계는, 상기 제1 솔더볼의 수직 방향 높이의 1/4 내지 3/4을 그라인딩하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 제1항에 있어서,
    상기 제2 솔더볼의 수평 방향 길이는 상기 제1 솔더볼의 수평 방향 길이보다 작은 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제1항에 있어서,
    상기 몰딩층의 두께는 상기 제2 솔더볼의 수직 방향 높이의 절반 이하인 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제1항에 있어서,
    상기 몰딩층은 상기 제2 솔더볼의 일부를 둘러싸는 볼 수용 공간의 내측면을 포함하고,
    상기 내측면은 상기 배선층을 향해 오목하게 라운드진 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제6항에 있어서,
    상기 내측면의 곡률은 상기 제2 솔더볼의 표면의 곡률보다 작은 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제1항에 있어서,
    상기 제2 솔더볼을 형성하는 단계는,
    상기 제1 솔더볼의 노출면에 제3 솔더볼을 형성하는 단계; 및
    상기 제1 솔더볼 및 상기 제3 솔더볼을 리플로우하는 단계;를 포함하고,
    상기 제3 솔더볼의 지름은 상기 제1 솔더볼의 지름 및 상기 제2 솔더볼의 지름보다 작은 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 캐리어 기판 상에 적어도 하나의 반도체 칩을 부착하는 단계;
    상기 적어도 하나의 반도체 칩의 상면을 덮는 중간층을 형성하는 단계;
    상기 캐리어 기판을 제거하고, 상기 적어도 하나의 반도체 칩의 하부에 하부 배선층을 형성하는 단계;
    상기 중간층의 상부에 상부 배선층을 형성하는 단계;
    상기 하부 배선층에 제1 솔더볼을 형성하는 단계;
    상기 하부 배선층의 하면에 상기 제1 솔더볼 및 상기 하부 배선층을 덮는 예비 몰딩층을 형성하는 단계;
    상기 예비 몰딩층 및 상기 제1 솔더볼을 그라인딩하는 단계;
    상기 제1 솔더볼에 솔더 페이스트를 도포하는 단계; 및
    상기 제1 솔더볼 및 상기 솔더 페이스트를 리플로우하여 제2 솔더볼을 형성하는 단계;를 포함하고,
    상기 제2 솔더볼의 부피는 상기 제1 솔더볼의 부피보다 작은 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 예비 몰딩층의 CTE(Coefficient of Thermal Expansion)은 상기 중간층, 하부 재배선층 및 상부 재배선층의 복합 CTE보다 큰 것을 특징으로 하는 반도체 패키지 제조 방법.
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