KR20200130593A - 플립 칩 패키지 제조방법 및 플립 칩 테스트 장치 - Google Patents

플립 칩 패키지 제조방법 및 플립 칩 테스트 장치 Download PDF

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KR20200130593A
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flip chip
substrate
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정지원
김동진
김병호
김창현
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Abstract

플립 칩 패키지 제조방법 및 플립 칩 테스트 장치에 관한 기술이다. 본 실시예에 따른 플립 칩 패키지 제조방법은, 복수의 반도체 칩을 형성하는 단계, 상기 복수의 반도체 칩을 패키지 기판상에 본딩하는 단계, 상기 패키지 기판 상의 상기 복수의 반도체 칩들을 전기적 테스트하는 단계, 상기 전기적 테스트가 완료된 상기 복수의 반도체 칩들을 몰딩하는 단계, 및 상기 복수의 반도체 칩들을 개별화하는 단계를 포함한다. 상기 전기적 테스트 단계 시, 상기 복수의 반도체 칩들은 보호 부재에 의해 차폐한 상태로 전기적 테스트를 수행한다.

Description

플립 칩 패키지 제조방법 및 플립 칩 테스트 장치{Method of manufacturing Flip chip package and Test Apparatus of Flip Chips}
본 발명은 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 플립 칩 패키지 제조방법 및 플립 칩 테스트하는 장치 및 방법에 관한 것이다.
반도체 칩을 제조함에 있어, 각 공정 단계마다 반도체 칩이 특정 조건을 만족하는지에 대한 다양한 레벨의 테스트를 수행하고, 테스트를 통과하지 못한 반도체 칩은 불량 칩으로 처리된다. 예를 들어, 반도체 칩의 PVT(Process, Voltage, Temperature)의 변화(variation) 및 ISI(Inter-Symbol Interference)의 정도 등에 대한 테스트가 수행될 수 있다. 이때, 반도체 칩의 불량 여부가 초기에 검출된다면, 불량 칩에 대한 불필요한 비용을 추가할 필요가 없어, 생산 단가를 줄일 수 있다.
현재 반도체 장치는 초박형화 요구에 부응하기 위하여, 범프(bump)를 도전 부재로 이용하는 플립 칩(flip chip) 패키지 구조가 제안되고 있다. 이와 같은 플립 칩 패키지는 플립 칩에 범프를 본딩하는 단계, 상기 플립 칩 상부를 몰딩하는 단계, 몰딩된 부분의 소정 부분에 레이저 마킹하는 단계, 상기 범프와 접속되도록 솔더 볼을 부착하는 단계, 각각 단위 패키지로 개별화(singulation)하는 단계, 및 각각의 단위 패키지의 전기적 특성을 테스트하는 단계를 포함할 수 있다.
현재, 대부분의 플립 칩 패키지 오류는 반도체 칩과 패키지 기판간의 플립 칩 본딩 과정에서 발생되고 있다. 그런데, 상기 전기적 특성을 테스트하는 단계가 몰딩 공정 이후 진행되기 때문에, 불량 수정이 어렵다.
본 발명의 실시예들은 전기적 특성을 개선할 수 있는 플립 칩 패키지 제조방법 및 플립 칩 테스트 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 플립 칩 제조방법은, 복수의 반도체 칩을 형성하는 단계, 상기 복수의 반도체 칩을 패키지 기판상에 본딩하는 단계, 상기 패키지 기판 상의 상기 복수의 반도체 칩들을 전기적 테스트하는 단계, 상기 전기적 테스트가 완료된 상기 복수의 반도체 칩들을 몰딩하는 단계, 및 상기 복수의 반도체 칩들을 개별화하는 단계를 포함한다. 상기 전기적 테스트 단계 시, 상기 복수의 반도체 칩들은 보호 부재에 의해 차폐된 상태로 전기적 테스트를 수행한다.
본 발명의 일 실시예에 따른 플립 칩 테스트 장치는, 테스트 공간을 한정하는 테스트 월, 상기 테스트 공간내에 위치되며, 복수의 반도체 칩이 본딩된 패키지 기판에 전기적 신호를 제공하는 테스트 보드, 및 상기 테스트 월에 설치되어, 상기 복수의 반도체 칩을 커버하도록 구성되는 보호 부재를 포함한다.
또한, 본 발명의 다른 실시예에 따른 플립 칩 테스트 장치는, 몰딩되지 않은 베어 상태의 복수의 반도체 칩들을 패키지 기판상에 본딩한 결과물을 테스트하는 장치로서, 테스트 동작시, 상기 패키지 기판의 가장자리와 콘택되면서 상기 베어 상태의 상기 복수의 반도체 칩들 개별적으로 수용하는 복수의 홈부가 한정된 보호 부재를 포함한다. 상기 복수의 홈부는 상기 베어 상태의 반도체 칩 각각을 수용하도록 구성되되, 상기 반도체 칩의 어느 표면과도 접하지 않을 정도의 사이즈로 형성된다.
본 실시예에 따르면, 반도체 칩을 패키지 기판 상에 본딩한 후, 몰딩 단계 이전에 전기적 테스트 단계를 먼저 실시한다. 몰딩 전 전기적 테스트 단계를 진행함으로써, 반도체 칩과 패키지 기판 사이의 접촉 불량 등을 수정한 후, 패키징 공정을 수행할 수 있다.
또한, 본 실시예에 따르면, 전기적 테스트 단계 시, 베어 칩 상태로 진행되는 반도체 칩의 데미지를 줄일 수 있도록, 테스트 동작 중 반도체 칩을 커버하는 보호 부재를 전기적 테스트 장치내에 추가적으로 설치한다. 보호 부재는 테스트 동작 구간동안 반도체 칩들이 외부의 영향을 받지 않도록 반도체 칩들을 커버함으로써, 반도체 칩의 데미지를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 플립 칩 패키지 제조방법을 설명하기 위한 플로우 차트이다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩의 사시도이다.
도 3은 도 2의 반도체 칩의 패드 영역을 절단한 단면도이다.
도 4는 본 발명의 플립 칩 본딩 단계를 설명하기 위한 플립 칩의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 전기적 테스트 단계를 설명하기 위한 전기적 테스트 장치를 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 기판 고정 부재의 상면도이다.
도 7은 본 발명의 일 실시예에 따른 보호 부재를 보여주는 사시도이다.
도 8은 본 발명의 다른 실시예에 따른 보호 부재를 보여주는 사시도이다.
도 9은 도 8의 VIII-VIII'을 따라 절단한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 칩의 몰딩 및 솔더링 단계를 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 플립 칩 패키지 제조방법을 설명하기 위한 플로우 차트이다.
도 1을 참조하면, 본 실시예의 플립 칩 패키지 제조방법은, 반도체 칩 제조 단계(S1), 플립 칩 본딩 단계(S2), 전기적 테스트 단계(S3), 몰딩/솔더링 단계(S4) 및 개별화 단계(S5)를 포함할 수 있다.
반도체 칩 제조 단계(S1)
도 2는 본 발명의 일 실시예에 따른 반도체 칩의 사시도이다.
도 2를 참조하면, 반도체 칩(100)은 내부에 각종 반도체 회로 소자(도시되지 않음), 다층의 도전층(도시되지 않음) 및 절연층(도시되지 않음)으로 구성된 소자층(도시되지 않음)을 구비하고 있다.
반도체 칩(100) 상부의 소정 영역, 예컨대, 센터 부근에 전극 패드들이 배열되는 패드 영역(pa)이 위치된다. 패드 영역(pa)의 전극 패드 상부에 복수의 범프(135)가 배열된다. 범프(135)는 상기 반도체 회로 소자와 전기적으로 연결되는 상기 도전층과 직,간접적으로 전기적으로 연결될 수 있다. 여기서, 상기 도전층은 소자를 연결하는 배선 라인 및 배선 콘택부를 포함할 수 있다. 본 실시예는 패드 영역(pa)이 반도체 칩(100)의 센터 부근에 배치된 예를 설명하고 있지만, 가장자리 영역에 배치될 수도 있다.
도 3은 도 2의 반도체 칩의 패드 영역을 절단한 단면도이다.
도 3을 참조하면, 반도체 기판(101) 상부에 소자층(110)이 형성된다. 소자층(110)은 상술하였듯이, 반도체 집적 회로를 제작하기 위한 각종 회로 소자, 상기 회로 소자 간을 연결하기 위한 배선(도전층) 및 상기 회로 소자와 배선들 간을 절연시키는 절연층을 포함할 수 있다. 전극 패드(115)는 소자층(110) 상부의 패드 영역(pa)에 배치된다. 전극 패드(115)는 소자층(110)을 구성하는 적어도 하나의 도전층과 전기적으로 연결될 수 있다. 전극 패드(115) 상부에 보호막(120) 및 완충막(125)이 순차적으로 적층될 수 있다. 보호막(120) 및 완충막(125)의 소정 부분은 상기 전극 패드(115)의 상면이 오픈되도록 식각될 수 있다. 이에 따라, 보호막(120) 및 완충막(125)내에 전극 패드(115)를 오픈하기 위한 개구가 구비된다. 보호막(120)은 예를 들어 실리콘 산화막으로서, 상기 소자층(110)을 외부 요소로부터 보호할 수 있다. 완충막(125)은 절연물, 폴리이미드 또는 에폭시 수지로 구성될 수 있으며, 이후 형성될 범프의 무게를 흡수하여, 범프의 하중이 소자층(110)으로 전달되는 것을 방지할 수 있다.
상기 보호막(120) 및 완충막(125)의 개구내에 노출된 전극 패드(115)와 전기적으로 연결되도록 범프(135)가 형성된다. 범프(135)는 예를 들어, 구형의 솔더 범프일 수 있다. 범프(135)와 전극 패드(115) 사이에 솔더 성분의 확산을 방지하기 위하여 언더 베리어 메탈층(under barrier metal:UBM:130)이 더 개재될 수 있다. 이로써, 반도체 칩(100)이 완성된다.
일 실시예로서, 패드 오픈 공정과 범프 형성 공정 사이에, 상기 전극 패드(115)를 통해, 프로브 테스트와 같은 웨이퍼 레벨 테스트를 진행할 수 있다.
일 실시예로서, 범프 형성 공정 이후, 기판 백그라인딩(back grinding) 공정 및 다이싱(dicing) 공정을 추가적으로 진행하여, 반도체 칩을 완성할 수 있다.
플립 칩 본딩 단계(S2)
도 4는 본 발명의 플립 칩 본딩 단계를 설명하기 위한 플립 칩의 단면도이다.
도 4를 참조하면, 플립 칩 본딩 단계(S2)는 상기 반도체 칩(100)의 범프(135)가 하방의 패키지 기판(200)을 향하도록, 상기 반도체 칩(100)을 뒤집어서(fliping), 상기 패키지 기판(200)에 본딩하는 단계를 포함할 수 있다.
패키지 기판(200)은 바디층(210), 상부층(220) 및 하부층(230)을 포함할 수 있다. 상부층(220)은 범프(135)와 전기적으로 접속되는 제 1 접속 단자(220a)를 포함할 수 있다. 하부층(230)은 외부 전자 기기와 전기적 신호를 소통할 수 제 2 접속 단자(230a)를 포함할 수 있다.
이와 같은 패키지 기판(200)은 인쇄 회로 기판, 유리 기판 또는 유연성 필름이 여기에 해당될 수 있다. 바디층(210)은 제 1 접속 단자들(220a)과 제 2 접속 단자(220b)를 전기적으로 연결시키기 위한 회로 패턴들(도시되지 않음)을 포함할 수 있다. 또한, 상기 제 1 및 제 2 접속 단자(220a,220b)는 예를 들어 포토 솔더 레지스트(photo solder resist) 물질을 포함할 수 있다.
플립 칩 본딩 공정에 의해, 반도체 칩(100)의 범프(135)가 패키지 기판(200)의 제 1 접속 단자(220a)에 접속되면, 패키지 기판(200)의 제 1 접속 단자(220a), 상기 회로 패턴(도시되지 않음) 및 제 2 접속 단자(230a)를 통해, 상기 반도체 칩(100) 내부의 신호가 외부 전자 기기로 전달될 수 있으며, 반대로, 외부 전자 기기의 신호가 상기 반도체 칩(100) 내부로 전달될 수 있다. 상기 외부 전자 기기는 반도체 칩을 응용하는 로직 회로나 메모리 모듈 뿐만 아니라, 로직 회로 및 메모리 모듈을 포함하는 시스템일 수 있다.
이와 같은 플립 칩 본딩은 일반적인 다이 본딩 장치에서 기계적 압력을 인가하여 수행될 수 있다.
전기적 테스트 단계(S3)
도 5는 본 발명의 일 실시예에 따른 전기적 테스트 단계를 설명하기 위한 전기적 테스트 장치를 나타낸 단면도이다.
본 실시예의 전기적 테스트는 몰딩 공정 전에, 패키지 기판(200) 상에 본딩된 베어 상태의 복수의 반도체 칩(100)을 테스트한다.
전기적 테스트는 패키지 기판(200)의 제 2 접속 단자(230a)에 다양한 전압 또는 전류를 제공하여, 반도체 칩(100)의 범프(135)와 패키지 기판(200)의 제 1 접속 단자(220a)가 제대로 부착되었는 지 확인할 수 있다. 그 외, 전기적 테스트는 정전 용량(capacitance) 테스트 및 저항(resistance) 테스트를 추가적으로 포함할 수 있다.
본 실시예의 전기적 테스트 단계는 도 5의 전기적 테스트 장치에서 진행될 수 있다.
도 5를 참조하면, 전기적 테스트 장치(300)는 로딩부(310), 테스트부(350) 및 언로딩부(370)를 포함할 수 있다.
로딩부(310)는 테스트 전 반도체칩(100)이 본딩된 패키지 기판(200)이 대기하는 공간일 수 있다.
테스트부(350)는 테스트 월(test wall, 352), 테스트 보드(354), 기판 고정 부재(356) 및 보호 부재(360)를 포함할 수 있다.
테스트 월(352)은 테스트 공정을 진행할 테스트 공간을 한정할 수 있다. 테스트 월(352)은 로딩부(310) 및 언로딩부(370)가 대응되는 부분 각각에, 패키지 기판(200)이 출입되는 게이트(G)가 구비될 수 있다.
테스트 보드(354)는 테스트 월(352)에 의해 한정된 테스트 공간내에 구비된다.
테스트 보드(354)는 기판 안착부(354a) 및 지지대(354b)를 포함할 수 있다. 기판 안착부(354a)는 상기 패키지 기판(200)을 수용할 수 있는 크기로 구성될 수 있으며, 패키지 기판(200)의 하부층(230)과 접촉될 수 있다. 기판 안착부(345a)는 상기 패키지 기판(200)과 마주하는 면에 복수의 테스트 핀(355)이 구비되며, 상기 복수의 테스트 핀(355)은 테스트될 패키지 기판(200)의 제 2 접속 단자(230a)와 콘택될 수 있다.
지지대(354b)는 기판 안착부(354a)의 저면 중심을 지지할 수 있다. 이와 같은 지지대(354b)는 상하 이동이 가능하다. 이에 따라, 상기 복수의 반도체 칩(100)이 본딩된 패키지 기판(200)이 상기 테스트 공간부에 로딩되었을 때, 상기 테스트 핀(355)들이 패키지 기판(200)의 제 2 접속 단자(230a)와 콘택될 수 있도록, 기판 안착부(354a)를 부상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 기판 고정 부재의 상면도이다.
도 6을 참조하면, 기판 고정 부재(356)는 실질적인 프레임(frame) 형태로 구성되어, 상기 테스트 공간부에 진입된 패키지 기판(200)을 1차적으로 고정시킬 수 있다. 이와 같은 기판 고정 부재(356)는 도면에 자세히 도시되지는 않았지만, 테스트 월(352) 혹은 테스트 보드(354)의 적어도 한 부분과 기계적으로 연결되어 상기 복수의 반도체 칩들(100)이 본딩된 패키지 기판(200)을 일정한 위치에 고정시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 보호 부재를 보여주는 사시도이다.
도 7을 참조하면, 보호 부재(360)는 전기적 테스트 시, 베어(bare) 상태로 테스트 장치(300)내에 진입되는 반도체 칩(100)들을 보호하기 위해 제공된다. 이와 같은 보호 부재(360)는 테스트부(360)의 천정부에 상하로 이동 가능하게 체결될 수 있다. 보호 부재(360)는 패키지 기판(200) 상에 본딩된 복수의 반도체 칩(100)을 수용할 수 있는 크기의 홈부(H)를 구비할 수 있다. 보호 부재(360)의 홈부(H)는 패키지 기판(200) 상에 본딩된 복수의 반도체 칩(100)의 어느 표면과도 접하지 않을 만큼의 크기로 구성될 수 있다. 일 예로서, 테스트 공정 중, 홈부(H)의 바닥면(360a)과 반도체 칩(100)의 맞닿지 않도록, 홈부(H)의 깊이(d)는 반도체 칩(100)의 두께 및 범프(135)의 두께의 합산 두께보다 1mm 내지 10mm 정도의 큰 값으로 설정될 수 있다. 또한, 보호 부재(360)는 예를 들어, 가공이 용이하며 내구성이 큰 도전층 또는 제전 물질(dissipative material)을 이용할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 보호 부재를 보여주는 사시도이고, 도 9은 도 8의 VIII-VIII'을 따라 절단한 단면도이다.
도 8 및 도 9를 참조하면, 보호 부재(361)는 복수의 반도체 칩들(100)을 개별적으로 수용하기 위해 홈부(H)내에 구비된 (365)을 더 포함할 수 있다. 일 예로서, 패키지 기판(200) 상에 6개의 반도체 칩(100)이 본딩되는 경우, 홈부(H)내에 6개의 개별 공간을 한정하기 위한 격벽(365)이 구비될 수 있다. 일 예로서, 상기 보호 부재(3601) 및 그것의 격벽(365)은 그 내부에 적어도 하나의 진공 홀(367)을 구비하여, 격벽(365) 외측에 위치된 반도체 칩(100)들에 진공을 제공할 수 있다. 격벽(365)을 통해 각각의 반도체 칩(100)에 진공이 제공됨으로써, 반도체 칩(100)이 보다 안정적으로 고정되어, 외력에 의한 데미지가 감소된다. 상기 진공홀(367)은 다양한 형태로 구현될 수 있으며, 궁극적으로 테스트 장치와 연결된 진공 펌프(도시되지 않음)와 다양한 방식으로 연결될 수 있다.
본 발명의 실시예에 따른 테스트 장치의 구동 방법은 다음과 같다.
플립칩 본딩(S2)을 마친 패키지 기판(200)들은 몰딩이 진행되지 않은 채로, 매거진(magazine)과 같은 수납 부재(도시되지 않음)에 수납되어 있다가, 순차적으로 로딩부(310)에 탑재된다. 이때, 상기 매거진에 수납된 패키지 기판(200)들은 푸셔(pusher)에 의해 순차적으로 로딩부(310)에 진입될 수 있다.
로딩부(310)에 진입된 패키지 기판(200)은 테스트부(350)내에서 이전 테스트 공정이 완료될 때까지 대기된다. 테스트부(350)의 이전 테스트가 완료되면, 로딩부(310)내의 패키지 기판(200)은 테스트부(350)로 이송된다. 이때, 패키지 기판(200)은 예를 들어, 콘베이어 벨트와 같은 이동 부재를 이용하여 테스트부(350)로 이송될 수 있다.
테스트부(350)에 진입된 패키지 기판(200)은 1차적으로 기판 고정 부재(356)에 의해 삽입 고정된다. 그후, 기판 고정 부재(356)에 의해 고정된 패키지 기판(200)의 가장자리와 보호 부재(360,361)의 가장자리 부분이 콘택될 수 있도록 보호 부재(360,361)을 하강시킨다. 이에 따라, 베어 상태의 반도체 칩(100)은 패키지 기판(200) 및 보호 부재(360,361)에 의해 완벽히 커버링된다.
그후, 테스트 보드(354)의 지지대(354b)를 상승 구동시켜, 기판 안착부(354a) 상의 테스트 핀(355)과 패키지 기판(200)의 솔더 볼 패드에 해당하는 제 2 접속 단자(230a)를 콘택시킨다. 테스트 보드(354)는 상기 테스트 핀(355)을 통해 패키지 기판(200)의 제 2 접속 단자(230a)에 전류 또는 전압을 제공한다. 이에 따라, 패키지 기판(200)으로 부터 반도체 칩(100)까지 전달되는 전류/전압/저항 등의 전기적 특성을 통해, 반도체 칩(100)과 패키지 기판(200)의 본딩 불량(범프(135)와 제 1 접속 단자(220a)간의 접촉 불량), 반도체 칩(100)과 범프(135)간의 접촉 불량 등을 검출할 수 있다. 본 실시예에서는 전류/전압 테스트에 대해서 설명하고 있지만, 여기에 한정되지 않고, 다양한 테스트 방법이 여기에 포함될 것이다.
이때, 반도체 칩(100)들이 몰딩되지 않은 상태로 전기적 테스트가 진행되더라도, 반도체 칩(100)은 보호 부재(360,361)에 의해 완벽히 차폐된 상태에서 테스트가 진행되기 때문에, 외부의 데미지로부터 보호된다.
그후, 테스트가 완료된 패키지 기판(200)은 언로딩부(370)로 반출된다.
그후, 전기적 테스트(S3)를 통해 불량으로 판정된 반도체 칩(100)들은 아직 몰딩되지 않은 상태이므로, 별도의 보정 작업을 수행할 수 있다.
몰딩/ 솔더링 단계(S4) 및 개별화 단계(S5)
도 10은 본 발명의 일 실시예에 따른 반도체 칩의 몰딩 및 솔더링 단계를 설명하기 위한 단면도이다.
도 10을 참조하면, 전기적 테스트 단계(S3) 및/또는 보정 단계(S4)를 수행한 반도체 칩(100)의 범프(135)와 패키지 기판(200) 사이에 언더필막(underfill layer:150)을 매립한다. 언더필막(150)에 의해 범프(135)가 외부 환경으로부터 보호될 수 있다. 언더필막(150)을 경화시켜, 범프(135)와 패키지 기판(200)의 제1 접속 단자(220a)간의 접착력을 더욱 개선시킬 수 있다.
다음, 반도체 칩(100)들을 밀폐시킬 수 있도록 패키지 기판(200) 상부에 몰딩재(160)를 형성한다. 몰딩재(160)는 잘 알려진 바와 같이 에폭시 물질이 이용될 수 있다. 몰딩재(160)를 경화시킨 후, 경우에 따라 몰딩재 상부에 레이저 마킹 공정을 실시할 수 있다.
다음, 패키지 기판(200)의 제 2 접속 단자(230a)와 대응되도록 외부 접속 단자(240), 예컨대 솔더볼을 솔더링할 수 있다(S4). 여기서, 몰딩 단계, 레이저 마킹 단계, 및 솔더링 단계는 그 순서를 변경하여 진행할 수 있음은 물론이다.
그후, 각각의 반도체 칩(100) 단위로 개별화하여 플립 칩 패키지를 형성한다(S5).
본 실시예에 따르면, 반도체 칩을 패키지 기판 상에 본딩한 후, 몰딩 단계 이전에 전기적 테스트 단계를 먼저 실시한다. 몰딩 전 전기적 테스트 단계를 진행함으로써, 반도체 칩과 패키지 기판 사이의 접촉 불량 등을 수정한 후, 패키징 공정을 수행할 수 있다.
또한, 본 실시예에 따르면, 전기적 테스트 단계 시, 베어 칩 상태의 반도체 칩의 데미지를 줄일 수 있도록, 테스트 동작 중 반도체 칩을 커버하는 보호 부재를 전기적 테스트 장치내에 추가적으로 설치한다. 보호 부재는 테스트 동작 구간동안 반도체 칩들이 외부의 영향을 받지 않도록 반도체 칩들을 커버함으로써, 반도체 칩의 데미지를 줄일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 칩 135 : 범프
200 : 패키지 기판 300 : 테스트 장치
360,361 : 보호 부재

Claims (18)

  1. 복수의 반도체 칩을 형성하는 단계;
    상기 복수의 반도체 칩을 패키지 기판상에 본딩하는 단계;
    상기 패키지 기판 상의 상기 복수의 반도체 칩들을 전기적 테스트하는 단계;
    상기 전기적 테스트가 완료된 상기 복수의 반도체 칩들을 몰딩하는 단계; 및
    상기 복수의 반도체 칩들을 개별화하는 단계를 포함하며,
    상기 전기적 테스트 단계 시, 상기 복수의 반도체 칩들은 보호 부재에 의해 차폐한 상태로 전기적 테스트를 수행하는 플립 칩 패키지의 제조방법.
  2. 제 1 항에 있어서,
    상기 복수의 반도체 칩을 형성하는 단계는,
    소자층을 구비한 반도체 기판 상부에 전극 패드를 형성하는 단계; 및
    상기 전극 패드 상부에 도전성 범프를 형성하는 단계를 포함하는 플립 칩 패키지의 제조방법.
  3. 제 2 항에 있어서,
    상기 패키지 기판은,
    복수의 제 1 접속 단자를 포함하는 상부층,
    복수의 제 2 접속 단자를 포함하는 하부층, 및
    상기 상부층 및 상기 하부층 사이에 개재되어 상기 복수의 제 1 접속 단자와 상기 제 2 접속 단자를 전기적으로 연결시키는 바디층을 포함하는 플립 칩 패키지 제조방법.
  4. 제 3 항에 있어서,
    상기 복수의 반도체 칩을 상기 패키지 기판에 본딩하는 단계는,
    상기 복수의 반도체 칩의 상기 도전성 범프와 상기 제 1 접속 단자가 콘택되도록 상기 복수의 반도체 칩을 플립(flip)하여 상기 패키지 기판 상에 본딩하는 플립 칩 패키지 제조방법.
  5. 제 3 항에 있어서,
    상기 전기적 테스트 단계는,
    상기 패키지 기판의 상기 제 2 접속 단자를 통해 전압 또는 전류를 인가하여, 상기 패키지 기판과 상기 반도체 칩간의 전기적 특성을 테스트하는 단계를 포함하는 플립 칩 패키지 제조방법.
  6. 제 1 항에 있어서,
    상기 복수의 반도체 칩을 전기적 테스트하는 단계와, 상기 몰딩 단계 사이에,
    상기 복수의 반도체 칩의 상기 도전성 범프들과 상기 패키지 기판 사이의 공간에 언더필막(underfill layer)를 매립하는 단계를 더 포함하는 플립 칩 패키지의 제조방법.
  7. 제 3 항에 있어서,
    상기 몰딩 단계와 상기 개별화 단계 사이에,
    상기 제 2 접속 단자와 콘택되도록 외부 접속 단자를 부착시키는 단계를 더 포함하는 플립 칩 패키지의 제조방법.
  8. 테스트 공간을 한정하는 테스트 월;
    상기 테스트 공간내에 위치되며, 복수의 반도체 칩이 본딩된 패키지 기판에 전기적 신호를 제공하는 테스트 보드; 및
    상기 테스트 월에 설치되어, 상기 복수의 반도체 칩을 커버하도록 구성되는 보호 부재를 포함하는 플립 칩 테스트 장치.
  9. 제 8 항에 있어서,
    상기 테스트 보드는,
    상기 패키지 기판이 놓이는 기판 안착부;
    상기 기판 안착부를 지지하며, 상기 기판 안착부가 상기 패키지 기판과 콘택되도록 상기 기판 안착부를 상하 이동시키는 지지대; 및
    상기 기판 안착부 표면에 설치되어, 상기 패키지 기판의 전기적 접속 단자들 각각에 전기적 신호를 제공하는 복수의 테스트 핀을 포함하는 플립 칩 테스트 장치.
  10. 제 9 항에 있어서,
    상기 테스트 공간내에 진입된 상기 패키지 기판의 외주를 고정하도록 구성되는 기판 고정 부재를 더 포함하고,
    상기 패키지 기판은 상기 기판 고정 부재에 고정된 상태로 상기 기판 안착부에 안착되는 플립 칩 테스트 장치.
  11. 제 8 항에 있어서,
    상기 보호 부재는 상기 복수의 반도체 칩을 수용할 수 있는 홈부를 구비하는 플립 칩 테스트 장치.
  12. 제 11 항에 있어서,
    상기 홈부는 상기 반도체 칩들의 두께 및 상기 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 도전성 범프의 높이의 합산 값 보다 1mm 내지 10mm 큰 깊이로 형성되는 플립 칩 테스트 장치.
  13. 제 12 항에 있어서,
    상기 보호 부재의 홈부 내부에 각각 설치되어, 상기 복수의 반도체 칩 별로 구획하도록 구성되는 격벽을 더 포함하는 플립 칩 테스트 장치.
  14. 제 13 항에 있어서,
    상기 격벽 내부에 진공을 전달하는 진공홀을 더 포함하고,
    상기 격벽 외부에 위치한 상기 반도체 칩 각각에 진공을 제공하는 플립 칩 테스트 장치.
  15. 제 8 항에 있어서,
    상기 보호 부재는 상기 테스트 월의 천정부에 설치되고,
    상기 복수의 반도체 칩이 본딩된 상기 패키지 기판이 테스트 공간에 진입되었을 때, 상기 패키지 기판의 가장자리와 콘택되도록 하강하도록 구성되는 플립 칩 테스트 장치.
  16. 제 8 항에 있어서,
    상기 보호 부재는 도전 물질 및 제전 물질(dissipative material) 중 적어도 하나로 구성되는 플립 칩 테스트 장치.
  17. 몰딩되지 않은 베어 상태의 복수의 반도체 칩들을 패키지 기판상에 본딩한 결과물을 테스트하는 장치로서,
    테스트 동작시, 상기 패키지 기판의 가장자리와 콘택되면서 상기 베어 상태의 상기 복수의 반도체 칩들 개별적으로 수용하는 복수의 홈부가 한정된 보호 부재를 포함하며,
    상기 복수의 홈부는 상기 베어 상태의 반도체 칩 각각을 수용하도록 구성되되, 상기 반도체 칩의 어느 표면과도 접하지 않을 정도의 사이즈로 형성되는 플립 칩 테스트 장치.
  18. 제 17 항에 있어서,
    상기 보호 부재는 내부에 진공을 전달하는 진공홀을 포함하고,
    상기 테스트 동작시, 상기 복수의 홈부 내에 위치한 상기 반도체 칩들 각각에 진공을 제공하도록 구성되는 플립 칩 테스트 장치.
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