DE102022117965A1 - Eine patch-kapselungsarchitektur, die hybride bondungen und eine selbstausgerichtete vorlage implementiert - Google Patents

Eine patch-kapselungsarchitektur, die hybride bondungen und eine selbstausgerichtete vorlage implementiert Download PDF

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Abstract

Ein Substrat einer mikroelektronischen Baugruppe wird bereitgestellt, wobei das Substrat Leiterbahnen durch ein organisches Dielektrikum und eine Beschichtung, die Silicium und Sauerstoff umfasst, umfasst. Das Substrat ist dazu konfiguriert, durch wenigstens einen oder mehrere leitfähige Vias durch die Beschichtung elektrisch und mechanisch mit einer Komponente zu koppeln, wobei der leitfähige Via elektrisch mit den Leiterbahnen verbunden ist, sodass sich die Beschichtung zwischen dem organischen Dielektrikum und der Komponente befindet, wenn sie gekoppelt sind. Bei manchen Ausführungsformen beinhaltet die Komponente eine andere Beschichtung, die Silicium und Sauerstoff umfasst, mit leitfähigen Vias durch die zweite Beschichtung. Die leitfähigen Vias und die Beschichtung des Substrats sind dazu konfiguriert, an die leitfähigen Vias bzw. die Beschichtung der Komponente zu bonden, um hybride Bondungen zu bilden.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft Techniken, Verfahren und Einrichtungen, die eine Patch-Kapselungsarchitektur betreffen, die hybride Bondungen und eine selbstausgerichtete Vorlage implementiert.
  • HINTERGRUND
  • Elektronische Schaltungen werden, wenn sie auf einem Wafer aus Halbleitermaterial, wie etwa Silicium, gefertigt werden, üblicherweise als integrierte Schaltungen (ICs: Integrated Circuits) bezeichnet. Der Wafer mit solchen ICs wird typischerweise in zahlreiche einzelne Dies geschnitten. Die Dies können in ein IC-Gehäuse gekapselt werden, das einen oder mehrere Dies zusammen mit anderen elektronischen Komponenten, wie etwa Widerständen, Kondensatoren und Induktivitäten, enthält. Das IC-Gehäuse kann auf einem elektronischen System, wie etwa einem Verbraucherelektroniksystem, integriert werden. Manche ICs weisen spezielle Funktionalitäten, wie etwa Speicher oder Verarbeitung, auf. Manche anderen ICs weisen mehrere Funktionalitäten auf, wie etwa ein System-on-Chip (SOC), in dem alle oder die meisten Komponenten eines Computers oder eines anderen elektronischen Systems in einen einzigen monolithischen Die integriert sind.
  • Figurenliste
  • Ausführungsformen werden anhand der folgenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen leicht verstanden. Zur Erleichterung dieser Beschreibung bezeichnen gleiche Bezugsziffern gleiche strukturelle Elemente. Ausführungsformen sind beispielhaft und nicht beschränkend in den Figuren der begleitenden Zeichnungen veranschaulicht.
    • 1A zeigt eine vereinfachte Querschnittsansicht einer beispielhaften Patch-Kapselungsarchitektur gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 1B ist eine vereinfachte Querschnittsansicht struktureller Details der Kapselungsarchitektur aus 1A.
    • 2A zeigt eine vereinfachte Querschnittsansicht einer weiteren beispielhaften Patch-Kapselungsarchitektur gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 2B ist eine vereinfachte Querschnittsansicht struktureller Details der Kapselungsarchitektur aus 2A.
    • 3A zeigt eine vereinfachte Querschnittsansicht noch einer weiteren beispielhaften Patch-Kapselungsarchitektur gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 3B ist eine vereinfachte Querschnittsansicht struktureller Details der Kapselungsarchitektur aus 3A.
    • 4A zeigt eine vereinfachte Querschnittsansicht noch einer weiteren beispielhaften Patch-Kapselungsarchitektur gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 4B ist eine vereinfachte Querschnittsansicht struktureller Details der Kapselungsarchitektur aus 4A.
    • 5 zeigt eine vereinfachte Querschnittsansicht noch einer weiteren beispielhaften Patch-Kapselungsarchitektur gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 6 zeigt eine vereinfachte Querschnittsansicht noch einer weiteren beispielhaften Patch-Kapselungsarchitektur gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 7A zeigt eine vereinfachte Querschnittsansicht noch einer weiteren beispielhaften Patch-Kapselungsarchitektur gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 7B-7D sind vereinfachte Querschnittsansichten struktureller Details gemäß verschiedenen Ausführungsformen der Kapselungsarchitektur aus 7A.
    • 8A-8H sind vereinfachte Querschnittsansichten, die verschiedene Herstellungsschritte veranschaulichen, die mit einer beispielhaften Patch-Kapselungsarchitektur assoziiert sind, gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 9A-9F sind vereinfachte Querschnittsansichten, die verschiedene Herstellungsschritte veranschaulichen, die mit einer beispielhaften Patch-Kapselungsarchitektur assoziiert sind, gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 10A-10D sind vereinfachte Querschnittsansichten, die Verarbeitungsdetails veranschaulichen, die mit verschiedenen Herstellungsprozessen einer beispielhaften Patch-Kapselungsarchitektur assoziiert sind, gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 11A-11E sind vereinfachte Querschnittsansichten, die verschiedene Herstellungsschritte veranschaulichen, die mit einer beispielhaften Patch-Kapselungsarchitektur assoziiert sind, gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 12A-12F sind vereinfachte Querschnittsansichten, die verschiedene Herstellungsschritte veranschaulichen, die mit einer beispielhaften Patch-Kapselungsarchitektur assoziiert sind, gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 13A-13E sind vereinfachte Querschnittsansichten, die verschiedene Herstellungsschritte veranschaulichen, die mit einer beispielhaften Patch-Kapselungsarchitektur assoziiert sind, gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 14 ist eine Querschnittsansicht eines Vorrichtungsgehäuses, das eine oder mehrere mikroelektronische Baugruppen gemäß beliebigen der hier offenbarten Ausführungsformen beinhalten kann.
    • 15 ist eine Querschnittsseitenansicht einer Vorrichtungsbaugruppe, die eine oder mehrere mikroelektronische Baugruppe beinhalten kann, gemäß beliebigen der hier offenbarten Ausführungsformen.
    • 16 ist ein Blockdiagramm einer beispielhaften Rechenvorrichtung, die eine oder mehrere mikroelektronische Baugruppen beinhalten kann, gemäß beliebigen der hier offenbarten Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Übersicht
  • Zu Zwecken der Veranschaulichung von hier beschriebenen IC-Gehäusen ist es wichtig, Phänomene zu verstehen, die während einer Montage und Kapselung von ICs zum Tragen kommen können. Die folgenden grundlegenden Informationen können als eine Grundlage angesehen werden, von der aus die vorliegende Offenbarung angemessen erklärt werden kann. Diese Informationen werden lediglich zum Zweck einer Erklärung angeboten und sollten entsprechend nicht auf eine Weise ausgelegt werden, sie den breiten Schutzumfang der vorliegenden Offenbarung und ihre potentiellen Anwendungen einschränkt.
  • Die Nachfrage nach einer Miniaturisierung des Formfaktors und erhöhten Integrationsgraden für hohe Leistungsfähigkeit in ICs treibt komplexe Kapselungsansätze in der Halbleiterindustrie an. Die-Unterteilung ermöglicht eine Miniaturisierung eines kleinen Formfaktors und eine hohen Leistungsfähigkeit ohne Ausbeuteprobleme, die bei anderen Verfahren gesehen werden, benötigt aber feine Die-zu-Die-Zwischenverbindungen. Eingebettete Brücken-Dies (z. B. Embedded Multi-Die Interconnect Bridge (EMIB)) en niedrigere Kosten und einfachere 2,5D-Gehäuse für hochdichte Zwischenverbindungen zwischen heterogenen Dies auf einem einzigen Gehäuse ermöglichen. Anstelle eines teuren Silicium-Interposers mit einer oder mehreren Siliciumdurchkontaktierungen (TSV: Through-Silicon Via) ist ein relativ kleiner Siliciumbrücke-Die in dem Gehäuse eingebettet, was eine laterale elektrische Kopplung zwischen angrenzenden ICs ermöglicht, was Die-zu-Die-Verbindungen mit sehr hoher Dichte auf Siliciumebene nur bei Bedarf ermöglicht. Eine Standard-Flip-Chip-Baugruppe wird zur robusten Leistungslieferung und zum Verbinden von Hochgeschwindigkeitssignalen direkt von einem Chip mit dem Gehäusesubstrat verwendet.
  • Eine derzeit verfügbare Brücken-Die-Kapselungstechnologie leidet unter einer hohen kumulativen Kontakthügeldickenvariation (BTV: Bump Thickness Variation) über einen oder mehrere Dies hinweg. Mit feineren Kontakthügelrastermaßen und kleineren Zwischenverbindungsgrößen kann eine hohe BTV zu einem Herstellungsausbeuteverlust sowie einer Leistungsfähigkeitsverschlechterung während des Betriebs führen, insbesondere in Fällen, in denen zahlreiche solche eingebetteten Brücken-Dies verwendet werden. Dementsprechend gibt es einen Bedarf an einigen solchen Brücken-Dies, die laterale elektrische Verbindungen zu angrenzenden IC-Dies bei feinen Kontakthügelrastermaßen von 25 Mikrometer oder weniger bereitstellen können.
  • Aktuelle Ansätze zum Ermöglichen einer solchen Kapselungsarchitektur verwenden Vias durch ein dazwischenliegendes Substrat, der als Interposer bezeichnet wird, der typischerweise aus organischen Materialien gefertigt ist, wie etwa Epoxid, das in Vergussverbindungen verwendet wird, mit Vergussdurchkontaktierungen (TMVs: Through-Mold Vias), eingebetteten Brücken-Dies mit optional TSVs und Umverteilungsschichten (RDLs: Redistribution Layers) auf wenigstens einer Seite des Interposers, die mit den IC-Dies gekoppelt ist. Die RDLs sind notwendig, weil die Interposer, die aus organischen Materialien hergestellt sind, nicht dazu in der Lage sind, ein so feines Via-Rastermaß der TMVs wie Halbleiter-Die-Bondpads zu ermöglichen. Bei einer solchen Kapselungsarchitektur werden die Dies zuerst auf der RDL montiert und dann wird eine weitere RDL aufgrund der Rastermaßdifferenz zwischen Zwischenverbindungen in dem Interposer und Zwischenverbindungen in dem Gehäusesubstrat auf einer anderen Seite des Interposers gegenüber den IC-Dies strukturiert. Dieser RDL-Strukturierungsprozess ist aufgrund der Tendenz, teure bekannte gute Dies (KGDs: Known Good Dies) in dem Prozess zu verlieren, riskant (z. B. geringe Ausbeute). Es ist daher erwünscht, eine alternative Kapselungsarchitektur zu haben, die einen Die-zuletzt-Montageprozess ermöglichen kann, bei dem die RDLs auf beiden Seiten des Interposers strukturiert werden, bevor die IC-Dies daran angebracht werden.
  • Eine weitere Herausforderung bei einer solchen Kapselungsarchitektur besteht in der Unfähigkeit, sehr feine Zwischenverbindungsrastermaße mit dem Interposer auf Basis organischer Materialien oder dem Substrat zu erreichen. Hybrides Kupfer-zu-Kupfer- und Siliciumoxid-Siliciumoxid-Bonden stellt das feinste Rastermaß in derzeitigen IC-Die-Technologien bereit; solche Zwischenverbindungen sind zum Beispiel zwischen zwei gestapelten IC-Dies durchführbar. Jedoch ist ein solches hybrides Bonden zwischen IC-Dies und organischen Interposern von Gehäusesubstraten derzeit nicht möglich, weil aufgrund der Natur der organischen Materialien und ihrer Verarbeitung eine Planarität in den Substraten fehlt. Ohne stark planare Substrate werden die hybriden Bondungen möglicherweise nicht richtig gebildet, was zu einem Herstellungsausbeuteverlust führt. Somit besteht ein Bedarf an einer Verbesserung der Planarität von Oberflächen, die gekoppelt werden, sodass hybride Bondungen mit relativ geringeren Ausbeuteverlusten erreichbar sind.
  • Bei einem Aspekt der vorliegenden Offenbarung beinhaltet eine beispielhafte Gehäusearchitektur ein Substrat einer mikroelektronischen Baugruppe, wobei das Substrat Folgendes umfasst: Leiterbahnen durch ein organisches Dielektrikum mit einer Beschichtung, die Silicium und Sauerstoff umfasst. Das Substrat ist dazu konfiguriert, durch wenigstens einen oder mehrere leitfähige Vias durch die Beschichtung elektrisch und mechanisch mit einer Komponente zu koppeln, wobei der leitfähige Via elektrisch mit den Leiterbahnen verbunden ist, sodass sich die Beschichtung zwischen dem Dielektrikum und der Komponente befindet, wenn sie gekoppelt sind. Bei manchen Ausführungsformen erfolgt die Kopplung mittels einer oder mehrerer „hybriden Bondungen“, die, wie hier verwendet, auf eine Kombination von (a) einer Bondung zwischen dielektrischen Materialien, wie etwa Oxiden von Silicium, und (b) einer Metallbondung (z. B. zwischen zwei Kupferpads) zum Bilden permanenter Zwischenverbindungen verweisen. Sie ist auch als „Direktbondungszwischenverbindung“ (DBI: Direct Bond Interconnect) bekannt. Es wird angemerkt, dass der Ausdruck „Bonden“, wie hier verwendet, auf eine permanente chemische Befestigung (z. B. eine ionische oder kovalente Bindung) anstelle einer lediglich mechanischen Befestigung, zum Beispiel zwischen ungleichen Materialien, wie etwa einem IC-Die und einem Die-Befestigungshaftstoff, verweist. Gemäß verschiedenen Ausführungsformen, wie hier beschrieben, werden solche hybriden Bondungen an einer Grenzfläche zwischen zwei organischen Substraten oder zwischen einem IC-Die und einem organischen Substrat unter Verwendung einer Glas- oder Siliciumoxidbeschichtung auf dem Substrat nahe der Bondgrenzfläche gebildet. Bei einer Ausführungsform umfasst das Substrat einen organischen Kern; bei einer anderen Ausführungsform umfasst das Substrat einen Glaskern für höhere Planarität. Zusätzlich ermöglichen manche Ausführungsformen eine Die-zuletzt-Verarbeitung, wodurch höhere Ausbeuten als mit aktuellen Prozessen erreichbar sind, wie oben beschrieben.
  • Jede(s) der Strukturen, Baugruppen, Gehäuse, Verfahren, Vorrichtungen und Systeme der vorliegenden Offenbarung kann einige innovative Aspekte aufweisen, wobei kein einzelner von diesen allein für sämtliche der hier offenbarten gewünschten Attribute verantwortlich ist. Einzelheiten einer oder mehrerer Implementierungen des in dieser Patentschrift beschriebenen Gegenstands sind in der Beschreibung unten und den begleitenden Zeichnungen angegeben.
  • In der folgenden ausführlichen Beschreibung werden verschiedene Aspekte der veranschaulichenden Implementationen unter Verwendung von Ausdrücken beschrieben, die von einem Fachmann eingesetzt werden, um einem anderen Fachmann den Inhalt seiner Arbeit zu vermitteln.
  • Die Ausdrücke „Schaltung“ und „Schaltungsanordnung“ bedeuten eine oder mehrere passive und/oder aktive elektrische und/oder elektronische Komponenten, die zum Zusammenarbeiten miteinander eingerichtet sind, um eine gewünschte Funktion bereitzustellen. Die Ausdrücke beziehen sich auch auf eine analoge Schaltungsanordnung, digitale Schaltungsanordnung, festverdrahtete Schaltungsanordnung, programmierbare Schaltungsanordnung, Mikrocontrollerschaltungsanordnung und/oder eine beliebige andere Art physischer elektrischer und/oder elektronischer Hardwarekomponente.
  • Der Ausdruck „integrierte Schaltung“ bedeutet eine Schaltung, die in einen monolithischen Halbleiter oder ein dazu analoges Material integriert ist.
  • Bei manchen Ausführungsformen können die hier offenbarten IC-Dies im Wesentlichen monokristalline Halbleiter, wie etwa Silicium oder Germanium, als ein Basismaterial umfassen, auf dem integrierte Schaltungen herkömmlichen Halbleiterverarbeitungsverfahren gefertigt werden. Das Halbleiterbasismaterial kann zum Beispiel n-Typ- oder p-Typ-Materialien beinhalten. Dies können zum Beispiel ein kristallines Basismaterial beinhalten, das unter Verwendung von Volumensilicium (oder eines anderen Volumenhalbleitermaterials) oder einer Halbleiter-auf-Isolator(SOI, z. B. einer Siliciumauf-Isolator)-Struktur gebildet wird. Bei manchen Ausführungsformen kann das Basismaterial eines oder mehrerer der IC-Dies alternative Materialien umfassen, die mit Silicium kombiniert sein können oder nicht und die unter anderem Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Indiumgalliumarsenid, Galliumantimonid oder andere Kombinationen von Gruppe-III-N-, Gruppe-III-V-, Gruppe-II-VI- oder Gruppe-IV-Materialien beinhalten. Bei noch weiteren Ausführungsformen kann das Basismaterial Verbindungshalbleiter umfassen, zum Beispiel mit einem ersten Subgitter aus wenigstens einem Element aus Gruppe III des Periodensystems (z. B. Al, Ga, In) und einem zweiten Subgitter aus wenigstens einem Element aus Gruppe V des Periodensystems (z. B. P, As, Sb). Bei noch weiteren Ausführungsformen kann das Basismaterial ein intrinsisches IV- oder III-V-Halbleitermaterial oder eine Legierung, die nicht absichtlich mit irgendeinem elektrisch aktiven Fremdstoff dotiert ist, umfassen; bei alternativen Ausführungsformen können nominale Fremdstoffdotierungsstoffniveaus vorhanden sein. Bei noch weiteren Ausführungsformen können Dies ein nichtkristallines Material, wie etwa Polymere, umfassen; zum Beispiel kann das Basismaterial mit Siliciumdioxid gefülltes Epoxid umfassen. Bei anderen Ausführungsformen kann das Basismaterial ein Oxidhalbleitermaterial mit hoher Beweglichkeit umfassen, wie etwa Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Indiumgalliumzinkoxid (IGZO), Galliumoxid, Titanoxinitrid, Rutheniumoxid oder Wolframoxid. Allgemein kann das Basismaterial eines oder mehrere von Zinnoxid, Kobaltoxid, Kupferoxid, Antimonoxid, Rutheniumoxid, Wolframoxid, Zinkoxid, Galliumoxid, Titanoxid, Indiumoxid, Titanoxinitrid, Indiumzinnoxid, Indiumzinkoxid, Nickeloxid, Nioboxid, Kupferperoxid, IGZO, Indiumtellurid, Molybdänit, Molybdändiselenid, Wolframdiselenid, Wolframdisulfid, amorphem n- oder p-Typ-Silicium oder n- oder p-Typ-Polysilicium, Germanium, Indiumgalliumarsenid, Siliciumgermanium, Galliumnitrid, Aluminiumgalliumnitrid, Indiumphosphid und schwarzem Phosphor beinhalten, die jeweils möglicherweise mit einem oder mehreren von Gallium, Indium, Aluminium, Fluor, Bor, Phosphor, Arsen, Stickstoff, Tantal, Wolfram und Magnesium usw. dotiert sein können. Obwohl einige wenige Beispiele für das Material für Dies hier beschrieben sind, fällt ein beliebiges Material oder eine beliebige Struktur, das/die als ein Fundament (z. B. ein Basismaterial) dienen kann, auf der IC-Schaltungen und Strukturen, wie hier beschrieben, gebildet werden können, in die Idee und den Schutzumfang der vorliegenden Offenbarung.
  • Sofern nicht anders beschrieben, beinhalten hier beschriebene IC-Dies eine oder mehrere IC-Strukturen (oder einfach „ICs“), die eine gewisse Funktionalität implementieren (d. h. zum Durchführen davon konfiguriert sind). Bei einem solchen Beispiel kann der Begriff „Speicher-Die“ verwendet werden, um einen Die zu beschreiben, der eine oder mehrere ICs beinhaltet, die eine Speicherschaltungsanordnung implementieren (z. B. ICs, die Speichervorrichtungen und/oder Speicherarrays und/oder Steuerlogik, die zum Steuern der Speichervorrichtungen und -arrays konfiguriert ist, usw. implementieren). In einem weiteren derartigen Beispiel kann der Begriff „Rechen-Die“ verwendet werden, um einen Die zu beschreiben, der eine oder mehrere ICs beinhaltet, die eine Logik-/Rechenschaltungsanordnung implementieren (z. B. ICs, die Eingabe/Ausgabe(E/A)-Funktionen und/oder arithmetische Operationen und/oder Pipelining von Daten usw. implementieren).
  • Bei einem weiteren Beispiel sind die Ausdrücke „Gehäuse“ und „IC-Gehäuse“ synonym sind, genauso wie die Ausdrücke „Die“ und „IC-Die“. Es sei angemerkt, dass die Begriffe „Chip“, „Die“ und „IC-Die“ hier austauschbar verwendet werden.
  • Der Begriff „isolierend“ bedeutet „elektrisch isolierend“, der Begriff „leitend“ bedeutet „elektrisch leitend“, sofern nichts anderes angegeben ist.
  • Die Ausdrücke „Oxid“, „Carbid“, „Nitrid“ usw. verweisen auf Verbindungen, die jeweils Sauerstoff, Kohlenstoff, Stickstoff usw. enthalten.
  • Der Ausdruck „High-k-Dielektrikum“ verweist auf ein Material mit einer höheren dielektrischen Konstante als Siliciumoxid, während der Ausdruck „Low-k-Dielektrikum“ auf ein Material mit einer niedrigeren dielektrischen Konstante als Siliciumoxid verweist.
  • Der Begriff „Isolationsmaterial“ bezieht sich auf feste Materialien (und/oder flüssige Materialien, die sich nach einer wie hier beschriebenen Verarbeitung verfestigen), die im Wesentlichen elektrisch nichtleitend sind. Sie können als Beispiele und nicht als Beschränkungen organische Polymere und Kunststoffe und anorganische Materialien, wie etwa ionische Kristalle, Porzellan, Glas, Silicium und Aluminiumoxid oder eine Kombination davon, beinhalten. Sie können dielektrische Materialien, Materialien mit hoher Polarisierbarkeit und/oder piezoelektrische Materialien beinhalten. Sie können transparent oder lichtundurchlässig sein, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Weitere Beispiele für Isolationsmaterialien sind Unterfüllungen und Verguss- oder vergussartige Materialien, die in Kapselungsanwendungen verwendet werden, einschließlich zum Beispiel Materialien, die in organischen Interposern, Gehäusestützen und anderen solchen Komponenten verwendet werden.
  • Bei verschiedenen Ausführungsformen können mit einem IC assoziierte Elemente zum Beispiel Transistoren, Dioden, Leistungsquellen, Widerstände, Kondensatoren, Induktivitäten, Sensoren, Sendeempfänger, Empfänger, Antennen usw. beinhalten. Bei verschiedenen Ausführungsformen können mit einem IC assoziierte Elemente solche beinhalten, die innerhalb eines IC monolithisch integriert sind, auf einem IC montiert sind, oder jene, die mit einem IC verbunden sind. Die hier beschriebenen ICs können entweder analog oder digital sein und können in Abhängigkeit von den mit der IC assoziierten Komponenten in einer Reihe von Anwendungen, wie etwa Mikroprozessoren, Optoelektronik, Logikblöcke, Audioverstärker usw., verwendet werden. Die hier beschriebenen ICs können in einem einzigen IC-Die oder als Teil eines Chipsatzes zum Ausführen einer oder mehrerer zugehöriger Funktionen in einem Computer eingesetzt werden.
  • Bei verschiedenen Ausführungsformen der vorliegenden Offenbarung können hier beschriebene Transistoren Feldeffekttransistoren (FETs), z. B. Metall-Oxid-Halbleiter(MOS)-FETs (MOSFETs) sein. Allgemein ist ein FET eine Vorrichtung mit drei Anschlüssen, die einen Source-, Drain- und Gate-Anschluss beinhaltet und ein elektrisches Feld verwendet, um einen Strom zu steuern, der durch die Vorrichtung fließt. Ein FET beinhaltet typischerweise ein Kanalmaterial, ein Source-Gebiet und ein Drain-Gebiet, die in und/oder über dem Kanalmaterial bereitgestellt sind, und einen Gate-Stapel, der ein Gate-Elektrode-Material beinhaltet, das alternativ dazu als ein „Austrittsarbeit“-Material bezeichnet wird, das über einem Teil des Kanalmaterials (dem „Kanalteil“) zwischen dem Source- und Drain-Gebiet bereitgestellt ist, und optional auch ein Gate-Dielektrikum-Material zwischen dem Gate-Elektrode-Material und dem Kanalmaterial beinhaltet.
  • Der Begriff „Zwischenverbindung“ kann verwendet werden, um ein beliebiges Element zu beschreiben, das aus einem elektrisch leitfähigen Material gebildet ist, um eine elektrische Konnektivität zu einem oder mehreren Elementen, die mit einer IC assoziiert sind, oder/und zwischen verschiedenen derartigen Elementen bereitzustellen. Wie hier verwendet, kann der Begriff „Zwischenverbindung“ auf sowohl Leiterbahnen (die manchmal auch als „Leitungen“, „Drähte“, „Metallleitungen“ oder „Gräben“ bezeichnet werden) als auch auf leitfähige Vias (manchmal auch als „Vias“ oder „Metall-Vias“ bezeichnet werden) verweisen. Manchmal können Bahnen und Vias als „Leiterbahnen“ bzw. „leitfähige Vias“ bezeichnet werden, um die Tatsache hervorzuheben, dass diese Elemente elektrisch leitfähige Materialien, wie etwa Metalle, beinhalten.
  • Der Begriff „Leiterbahn“ kann verwendet werden, um ein elektrisch leitfähiges Element zu beschreiben, das durch ein Isolationsmaterial isoliert ist. Innerhalb von IC-Dies umfasst ein solches Isolationsmaterial ein Zwischenschicht-Low-k-Dielektrikum, das innerhalb des IC-Die bereitgestellt ist. Innerhalb von Gehäusesubstraten und Leiterplatten (PCBs) umfasst ein solches Isolationsmaterial organische Materialien, wie etwa Ajinomoto Buildup Film (ABF), Polyimide oder Epoxidharz. Solche Leiterbahnen sind typischerweise in einigen Ebenen oder einigen Schichten von Metallisierungsstapeln angeordnet.
  • Der Ausdruck „leitfähiger Via“ kann verwendet werden, um ein elektrisch leitfähiges Element zu beschrieben, das zwei oder mehr leitfähige Leitungen unterschiedlicher Ebenen eines Metallisierungsstapels miteinander verbindet. Zu diesem Zweck kann ein Via im Wesentlichen senkrecht zu der Ebene eines IC-Die/Chip oder einer Stützstruktur bereitgestellt werden, über der eine IC-Struktur bereitgestellt ist, und kann zwei leitfähige Leitungen in angrenzenden Ebenen oder zwei leitfähige Leitungen in nichtangrenzenden Ebenen miteinander verbinden.
  • Der Begriff „Metallisierungsstapel“ kann verwendet werden, um auf einen Stapel aus einer oder mehreren Zwischenverbindungen zum Bereitstellen einer Konnektivität mit unterschiedlichen Schaltungskomponenten eines IC-Die/Chips und/oder eines Gehäusesubstrats zu verweisen.
  • Im Kontext eines Stapels von Dies, die miteinander gekoppelt sind, oder im Kontext eines Die, der mit einem Gehäusesubzustand gekoppelt ist, kann der Begriff „Zwischenverbindung“ auch auf Die-zu-Die(DTD)-Zwischenverbindungen bzw. Die-zu-Gehäusesubstrat(DTPS)-Zwischenverbindungen verweisen.
  • Obwohl dies in allen der vorliegenden Veranschaulichungen nicht speziell gezeigt ist, um die Zeichnungen nicht zu unübersichtlich zu machen, kann eine Oberfläche eines ersten Die, wenn DTD- oder DTPS-Zwischenverbindungen beschrieben sind, einen ersten Satz leitfähiger Kontakte beinhalten und kann eine Oberfläche eines zweiten Die oder eines Gehäusesubstrats einen zweiten Satz leitfähiger Kontakte beinhalten. Ein oder mehrere leitfähige Kontakte des ersten Satzes können dann durch die DTD- oder DTPS-Zwischenverbindungen elektrisch und mechanisch mit manchen der leitfähigen Kontakte des zweiten Satzes gekoppelt werden.
  • Bei manchen Ausführungsformen kann sich das Rastermaß der DTD-Zwischenverbindungen von dem Rastermaß der DTPS-Zwischenverbindungen unterscheiden, obwohl bei anderen Ausführungsformen diese Rastermaße im Wesentlichen gleich sein können.
  • Die hier offenbarten DTPS-Zwischenverbindungen können eine beliebige geeignete Form annehmen. Bei manchen Ausführungsformen kann ein Satz von DTPS-Zwischenverbindungen ein Lot (z. B. Löthügel oder -kugeln, die einem thermischen Wiederaufschmelzen unterzogen werden, um die DTPS-Zwischenverbindungen zu bilden) beinhalten. Die DTPS-Zwischenverbindungen, die ein Lot beinhalten, können ein beliebiges geeignetes Lotmaterial beinhalten, wie etwa Blei/Zinn, Zinn/Bismut, eutektisches Zinn/Silber, ternäres Zinn/Silber/Kupfer, eutektisches Zinn/Kupfer, Zinn/Nickel/Kupfer, Zinn/Bismut/Kupfer, Zinn/Indium/Kupfer, Zinn/Zink/Indium/Bismut oder andere Legierungen. Bei manchen Ausführungsformen kann ein Satz von DTPS-Zwischenverbindungen ein anisotropes leitfähiges Material, wie etwa einen anisotropen leitfähigen Film oder eine anisotrope leitfähige Paste, beinhalten. Ein anisotropes leitfähiges Material kann leitfähige Materialien beinhalten, die in einem nichtleitfähigen Material dispergiert sind. Bei manchen Ausführungsformen kann ein anisotropes leitfähiges Material mikroskopische leitfähige Teilchen beinhalten, die in einem Bindemittel oder einem duroplastischen Klebstofffilm (z. B. einem duroplastischen Epoxidharz vom Biphenyltyp oder einem acrylbasierten Material) eingebettet sind. Bei manchen Ausführungsformen können die leitfähigen Teilchen ein Polymer und/oder ein oder mehrere Metalle (z. B. Nickel oder Gold) beinhalten. Zum Beispiel können die leitfähigen Teilchen nickelbeschichtetes Gold oder silberbeschichtetes Kupfer beinhalten, das wiederum mit einem Polymer beschichtet ist. Bei einem weiteren Beispiel können die leitfähigen Teilchen Nickel beinhalten. Wenn ein anisotropes leitfähiges Material unkomprimiert ist, muss kein leitfähiger Pfad von einer Seite des Materials zu der anderen vorhanden sein. Wenn das anisotrope leitfähige Material jedoch angemessen komprimiert wird (z. B. durch leitfähige Kontakte auf beiden Seiten des anisotropen leitfähigen Materials), können die leitfähigen Materialien in der Nähe des Kompressionsgebiets einander so kontaktieren, dass in dem Kompressionsgebiet ein leitfähiger Pfad von einer Seite des Films zu der anderen gebildet wird.
  • Die hier offenbarten DTD-Zwischenverbindungen können eine beliebige geeignete Form annehmen. Bei manchen Ausführungsformen können manche oder alle der DTD-Zwischenverbindungen in einer mikroelektronischen Baugruppe oder einem IC-Gehäuse, wie hier beschrieben, Metall-zu-Metall-Zwischenverbindungen (z. B. Kupfer-zu-Kupfer-Zwischenverbindungen oder plattierte Zwischenverbindungen) sein. Bei solchen Ausführungsformen können die leitfähigen Kontakte auf beiden Seiten der DTD-Zwischenverbindung ohne die Verwendung von dazwischenliegendem Lot oder einem anisotropen leitfähigen Material aneinander gebondet werden (z. B. unter erhöhtem Druck und/oder erhöhter Temperatur). Bei manchen Metall-zu-Metall-Zwischenverbindungen kann ein dielektrisches Material (z. B. Siliciumoxid, Siliciumnitrid, Siliciumcarbid) zwischen den aneinander gebondeten Metallen (z. B. zwischen Kupferpads oder-pfosten, welche die assoziierten leitfähigen Kontakte bereitstellen) vorhanden sein. Bei manchen Ausführungsformen kann eine Seite einer DTD-Zwischenverbindung eine Metallsäule (z. B. eine Kupfersäule) beinhalten und kann die andere Seite der DTD-Zwischenverbindung einen Metallkontakt (z. B. einen Kupferkontakt) beinhalten, der in einem Dielektrikum vertieft ist. Bei manchen Ausführungsformen kann eine Metall-zu-Metall-Zwischenverbindung (z. B. eine Kupfer-zu-Kupfer-Zwischenverbindung) ein Edelmetall (z. B. Gold) oder ein Metall, dessen Oxide leitfähig sind (z. B. Silber), beinhalten. Bei manchen Ausführungsformen kann eine Metall-zu-Metall-Zwischenverbindung Metallnanostrukturen (z. B. Nanostäbe) beinhalten, die einen reduzierten Schmelzpunkt aufweisen können. Metall-zu-Metall-Zwischenverbindungen können dazu in der Lage sein, zuverlässig einen höheren Strom als andere Arten von Zwischenverbindungen zu leiten; zum Beispiel können einige Lotzwischenverbindungen spröde intermetallische Verbindungen bilden, wenn Strom fließt, und der maximale Strom, der durch solche Zwischenverbindungen bereitgestellt wird, kann begrenzt werden, um mechanisches Versagen abzumildern.
  • Bei manchen Ausführungsformen können die Dies auf beiden Seiten eines Satzes von DTD-Zwischenverbindungen ungekapselte Dies sein.
  • Bei manchen Ausführungsformen können die DTD-Zwischenverbindungen ein Lot beinhalten. Zum Beispiel können die DTD-Zwischenverbindungen leitfähige Kontakthügel oder Säulen (z. B. Kupferkontakthügel oder -säulen) beinhalten, die durch Lot an den jeweiligen leitfähigen Kontakten angebracht sind. Bei manchen Ausführungsformen kann eine dünne Lotkappe in einer Metall-zu-Metall-Zwischenverbindung verwendet werden, um eine Planarität bereitzustellen, und dieses Lot kann während der Verarbeitung zu einer intermetallischen Verbindung werden. Bei manchen Ausführungsformen kann das Lot, das in manchen oder allen DTD-Zwischenverbindungen verwendet wird, einen höheren Schmelzpunkt als das Lot aufweisen, das in manchen oder allen DTPS-Zwischenverbindungen enthalten ist. Wenn zum Beispiel die DTD-Zwischenverbindungen in einem IC-Gehäuse gebildet werden, bevor die DTPS-Zwischenverbindungen gebildet werden, können lotbasierte DTD-Zwischenverbindungen ein Lot für höhere Temperatur (z. B. mit einem Schmelzpunkt oberhalb von 200 Grad Celsius) verwenden, während die DTPS-Zwischenverbindungen ein Lot für niedrigere Temperatur (z. B. mit einem Schmelzpunkt unterhalb von 200 Grad Celsius) verwenden können. Bei manchen Ausführungsformen kann ein Lot für höhere Temperatur Folgendes beinhalten: Zinn; Zinn und Gold; oder Zinn, Silber und Kupfer (z. B. 96,5 % Zinn, 3 % Silber und 0,5 % Kupfer). Bei manchen Ausführungsformen kann ein Lot für niedrigere Temperatur Zinn und Bismut (z. B. eutektisches Zinnbismut), Zinn, Silber, Bismut, Indium, Indium und Zinn oder Gallium beinhalten.
  • Bei manchen Ausführungsformen kann ein Satz von DTD-Zwischenverbindungen ein anisotropes leitfähiges Material, wie etwa ein beliebiges der oben für die DTPS-Zwischenverbindungen besprochenen Materialien, beinhalten. Bei manchen Ausführungsformen können die DTD-Zwischenverbindungen als Datentransferspuren verwendet werden, während die DTPS-Zwischenverbindungen unter anderem für Leistungs- und Masseleitungen verwendet werden können.
  • In mikroelektronischen Baugruppen oder IC-Gehäusen, wie hier beschrieben, können manche oder alle DTD-Zwischenverbindungen ein feineres Rastermaß als die DTPS-Zwischenverbindungen aufweisen. Bei manchen Ausführungsformen können die hier offenbarten DTPS-Zwischenverbindungen ein Rastermaß zwischen etwa 80 Mikrometer und 300 Mikrometer aufweisen, während die hier offenbarten DTD-Zwischenverbindungen ein Rastermaß zwischen etwa 7 Mikrometer und 100 Mikrometer aufweisen können. Bei manchen Ausführungsformen können die DTD-Zwischenverbindungen ein zu feines Rastermaß aufweisen, um direkt mit dem Gehäusesubstrat gekoppelt zu werden (z. B. zu fein, um als DTPS-Zwischenverbindungen zu dienen). Die DTD-Zwischenverbindungen können ein kleineres Rastermaß als die DTPS-Zwischenverbindungen aufgrund der größeren Ähnlichkeit von Materialien in den unterschiedlichen Dies auf beiden Seiten eines Satzes von DTD-Zwischenverbindungen als zwischen einem Die und einem Gehäusesubstrat auf beiden Seiten eines Satzes von DTPS-Zwischenverbindungen aufweisen. Insbesondere können die Unterschiede der Materialzusammensetzung von Dies und Gehäusesubstraten zu einer differenziellen Ausdehnung und Kontraktion der Dies und Gehäusesubstrate aufgrund von Wärme führen, die während des Betriebs erzeugt wird (sowie der Wärme, die während verschiedener Herstellungsvorgänge angewandt wird). Um Schäden abzumildern, die durch diese differenzielle Ausdehnung und Kontraktion verursacht werden (z. B. Rissbildung, Lötüberbrückungen usw.), können die DTPS-Zwischenverbindungen in einer/einem beliebigen der mikroelektronischen Baugruppen oder IC-Gehäuse, wie hier beschrieben, größer und weiter entfernt als DTD-Zwischenverbindungen gebildet werden, die aufgrund der größeren Materialähnlichkeit des Paares von Dies auf beiden Seiten der DTD-Zwischenverbindungen weniger thermischen Spannung unterliegen können.
  • Es versteht sich, dass eine oder mehrere Ebenen einer Unterfüllung (z. B. ein organisches Polymermaterial, wie etwa Benzotriazol, Imidazol, Polyimid oder Epoxid) in einem hier beschriebenen IC-Gehäuse bereitgestellt sein können und möglicherweise nicht beschriftet sind, um ein Überfüllen der Zeichnungen zu vermeiden. Bei verschiedenen Ausführungsformen können die Ebenen einer Unterfüllung die gleichen oder unterschiedliche Isolationsmaterialien umfassen. Bei manchen Ausführungsformen können die Ebenen einer Unterfüllung duroplastische Epoxide mit Siliciumoxidteilchen umfassen; bei manchen Ausführungsformen können die Ebenen einer Unterfüllung ein beliebiges geeignetes Material umfassen, das Unterfüllungsfunktionen durchführen kann, wie etwa Unterstützen der Dies und Reduzieren einer thermischer Belastung an Zwischenverbindungen. Bei manchen Ausführungsformen kann die Wahl des Unterfüllungsmaterials auf Gestaltungsüberlegungen basieren, wie etwa Formfaktor, Größe, mechanische Spannung, Betriebsbedingungen usw.; bei anderen Ausführungsformen kann die Wahl des Unterfüllmaterials auf Materialeigenschaften und Verarbeitungsbedingungen, wie etwa unter anderen Faktoren Aushärtungstemperatur, Glasübergangstemperatur, Viskosität und chemische Beständigkeit, basieren; bei manchen Ausführungsformen kann die Auswahl des Unterfüllmaterials auf sowohl Gestaltungs- als auch Verarbeitungsüberlegungen basieren.
  • Bei manchen Ausführungsformen können ein oder mehrere Ebenen eines Lötstopplacks (z. B. Epoxidflüssigkeit, flüssige fotoabbildbare Polymere, fotoabbildbare Trockenfilmpolymere, Acryle, Lösungsmittel) in einem hier beschriebenen IC-Gehäuse bereitgestellt sein und sind möglicherweise nicht beschriftet oder gezeigt, um eine Überfüllung der Zeichnungen zu vermeiden. Ein Lötstopplack kann ein flüssiges oder Trockenfilmmaterial einschließlich fotoabbildbarer Polymere sein. Bei manchen Ausführungsformen kann der Lötstopplack nicht fotoabbildbar sein.
  • Die Ausdrücke „im Wesentlichen“, „eng“, „näherungsweise“, „nah“ und „etwa“ verweisen allgemein darauf, innerhalb von +/-20 % eines Zielwertes (z. B. innerhalb von +/-5 oder +/-10 %, eines Zielwertes) basierend auf dem Kontext eines speziellen Wertes, wie hier beschrieben oder in der Technik bekannt, zu liegen.
  • Ausdrücke, die eine Orientierung verschiedener Elemente angeben, z. B. „komplanar“, „senkrecht“, „orthogonal“, „parallel“ oder ein beliebiger anderer Winkel zwischen den Elementen, verweisen allgemein darauf, innerhalb von +/- 5-20 % eines Zielwertes basierend auf dem Kontext eines speziellen Wertes, wie hier beschrieben oder in der Technik bekannt, zu liegen.
  • Der Ausdruck „verbunden“ bedeutet eine direkte Verbindung (die eine mechanische, elektrische und/oder thermische Verbindung) zwischen den Dingen, die verbunden sind, ohne irgendwelche dazwischenliegenden Vorrichtungen, während der Ausdruck „gekoppelt“ entweder eine direkte Verbindung zwischen den Dingen, die verbunden sind, oder eine indirekte Verbindung durch eine oder mehrere passive oder aktive dazwischenliegende Vorrichtungen bedeutet.
  • Die Beschreibung verwendet die Formulierungen „bei einer Ausführungsform“ oder „bei Ausführungsformen“, die sich jeweils auf eine oder mehrere der gleichen oder unterschiedlicher Ausführungsformen beziehen können.
  • Darüber hinaus sind die Begriffe „umfassend“, „beinhaltend“, „aufweisend“, und dergleichen, wie mit Bezug auf Ausführungsformen der vorliegenden Offenbarung verwendet, gleichbedeutend.
  • Die Offenbarung kann perspektivenbasierte Beschreibungen wie etwa „oberhalb“, „unterhalb“, „Oberseite“, „Unterseite“ und „Seite“, verwenden; solche Beschreibungen werden verwendet, um die Erörterung zu erleichtern und sollen die Anwendung offenbarter Ausführungsformen nicht beschränken.
  • Die Begriffe „über“, „unter“, „zwischen“ und „auf“ verweisen, wie hier verwendet, auf eine relative Position einer Materialschicht oder Komponente mit Bezug auf andere Schichten oder Komponenten. Zum Beispiel kann sich eine Schicht, die über oder unter einer anderen Schicht angeordnet ist, direkt in Kontakt mit der anderen Schicht befinden oder kann eine oder mehrere dazwischenliegende Schichten aufweisen. Zudem kann sich eine Schicht, die „zwischen“ zwei Schichten angeordnet ist, direkt in Kontakt mit einer oder beiden der zwei Schichten befinden oder kann eine oder mehrere dazwischenliegende Schichten aufweisen. Im Gegensatz dazu verweist eine erste Schicht, die als sich „auf“ einer zweiten Schicht befinden beschrieben ist, auf eine Schicht, die sich in direktem Kontakt mit dieser zweiten Schicht befindet. Gleichermaßen kann sich, sofern nichts anderes angegeben ist, ein Merkmal, das zwischen zwei Merkmalen angeordnet ist, in direktem Kontakt mit den angrenzenden Merkmalen befinden oder kann eine oder mehrere dazwischenliegende Schichten aufweisen.
  • Der Begriff „Anordnen“, wie hier verwendet, verweist auf eine Position, einen Ort, eine Platzierung und/oder eine Anordnung anstelle auf irgendein speziellen Verfahren zur Bildung.
  • Der Ausdruck „zwischen“ ist, wenn er unter Bezugnahme auf Messbereiche verwendet wird, inklusive der Enden der Messbereiche.
  • Für die Zwecke der vorliegenden Offenbarung bedeutet die Formulierung „A und/oder B“ (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet die Formulierung „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C). Wenn hier verwendet, bedeutet die Schreibweise „A/B/C“ (A), (B) und/oder (C).
  • Obwohl hier auf bestimmte Elemente im Singular Bezug genommen werden kann, können solche Elemente mehrere Unterelemente beinhalten. Zum Beispiel kann „ein elektrisch leitfähiges Material“ ein oder mehrere elektrisch leitfähige Materialien beinhalten. Bei einem anderen Beispiel kann „ein dielektrisches Material“ ein oder mehrere dielektrische Materialien beinhalten.
  • Sofern nicht anders spezifiziert, gibt die Verwendung der Ordnungsadjektive „erste/r/s“, „zweite/r/s“ und „dritte/r/s“ usw. zum Beschreiben eines gemeinsamen Objekts lediglich an, dass sich auf unterschiedliche Instanzen von gleichen Objekten bezogen wird, und es ist nicht beabsichtigt, zu implizieren, dass die so beschriebenen Objekte in einer gegebenen Sequenz sein müssen, weder zeitlich, räumlich, in der Rangfolge noch auf eine beliebige andere Art und Weise.
  • In der folgenden ausführlichen Beschreibung wird Bezug auf die begleitenden Zeichnungen genommen, die einen Teil hiervon bilden und in denen Ausführungsformen als Veranschaulichung gezeigt sind, die praktiziert werden können. Es versteht sich, dass andere Ausführungsformen genutzt werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Offenbarung abzuweichen. Daher ist die folgende ausführliche Beschreibung nicht in einem beschränkenden Sinn zu verstehen.
  • Die begleitenden Zeichnungen sind nicht unbedingt maßstabsgetreu.
  • In den Zeichnungen verweisen gleiche Bezugsziffern auf die gleichen oder analogen gezeigten Elemente/Materialien, so dass, sofern nichts anderes angegeben ist, Erklärungen eines Elements/Materials mit einer gegebenen Bezugsziffer, die im Zusammenhang einer der Zeichnungen gegeben sind, auf andere Zeichnungen zutreffen, in denen ein Element/Materialien mit der gleichen Bezugsziffer veranschaulicht sein können.
  • In den Zeichnungen können des Weiteren manche schematischen Veranschaulichungen beispielhafter Strukturen verschiedener hier beschriebener Vorrichtungen und Baugruppen mit präzisen rechten Winkeln und geraden Linien gezeigt sein, aber es versteht sich, dass solche schematischen Veranschaulichungen möglicherweise nicht reale Prozessbeschränkungen wiedergeben, die bewirken können, dass die Merkmale nicht so „ideal“ aussehen, wenn beliebige der hier beschriebenen Strukturen unter Verwendung von z. B. Bildern geeigneter Charakterisierungswerkzeuge, wie etwa Rasterelektronenmikroskopie(SEM: Scanning Electron Microscopy)-Bildern, Transmissionselektronenmikroskop(TEM: Transmission Electron Microscope)-Bildern oder einem kontaktlosem Profilometer, untersucht werden. Bei solchen Bildern realer Strukturen könnten mögliche Verarbeitungs- und/oder Oberflächendefekte auch sichtbar sein, z. B. Oberflächenrauigkeit, Krümmung oder Profilabweichung, Vertiefungen oder Kratzer, nicht perfekt gerade Ränder von Materialien, sich verjüngende Vias oder andere Öffnungen, unbeabsichtigte Rundungen von Ecken oder Variationen der Dicken unterschiedlicher Materialschichten, gelegentliche Schrauben-, Stufen- oder Kombinationen von Versetzungen innerhalb des (der) kristallinen Gebiets (Gebiete) und/oder gelegentliche Versetzungsdefekte einzelner Atome oder von Clustern von Atomen. Es kann andere hier nicht aufgelistete Defekte geben, die aber auf dem Gebiet der Vorrichtungsfertigung und/oder -kapselung üblich sind.
  • In den Zeichnungen sind eine spezielle Anzahl und Anordnung von Strukturen und Komponenten zu veranschaulichenden Zwecken präsentiert, und eine beliebige gewünschte Anzahl oder Anordnung solcher Strukturen und Komponenten kann bei verschiedenen Ausführungsformen vorhanden sein.
  • Sofern nichts anderes angegeben ist, können die in den Figuren gezeigten Strukturen ferner eine beliebige geeignete Gestalt oder Form gemäß Materialeigenschaften, Fertigungsprozessen und Betriebsbedingungen annehmen.
  • Falls eine Sammlung von Zeichnungen, die mit unterschiedlichen Buchstaben gekennzeichnet sind, vorhanden ist, (z. B. 10A-10C), kann diese Sammlung hier der Einfachheit halber ohne die Buchstaben (z. B. als „10“) bezeichnet werden. Falls eine Sammlung von Bezugsziffern, die mit unterschiedlichen Buchstaben gekennzeichnet sind, vorhanden ist, (z. B. 110a-110e), kann diese Sammlung hier gleichermaßen halber ohne die Buchstaben (z. B. als „110“) bezeichnet werden.
  • Verschiedene Vorgänge können als mehrere diskrete Handlungen oder Vorgänge der Reihe nach auf eine Weise beschrieben sein, die für das Verständnis des beanspruchten Gegenstands außerordentlich hilfreich ist. Die Reihenfolge der Beschreibung sollte jedoch nicht so ausgelegt werden, dass impliziert wird, dass diese Vorgänge notwendigerweise abhängig von der Reihenfolge sind. Insbesondere werden diese Vorgänge möglicherweise nicht in der Reihenfolge der Darstellung durchgeführt werden. Beschriebene Vorgänge können in einer von der beschriebenen Ausführungsform verschiedenen Reihenfolge durchgeführt werden. Verschiedene zusätzliche Vorgänge können durchgeführt werden und/oder beschriebene Vorgänge können bei zusätzlichen Ausführungsformen weggelassen werden.
  • Ausführungsbeispiele
  • 1A ist eine schematische Querschnittsansichtsveranschaulichung eines Teils einer mikroelektronischen Baugruppe 100 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Ein Ausführungsbeispiel umfasst ein erstes Substrat 102, mit dem ein oder mehrere IC-Dies 104 mit einem zweiten Substrat 106 gekoppelt sind. Das Substrat 102 und das Substrat 106 können bei manchen Ausführungsformen austauschbar sein und können alternativ dazu bei anderen Ausführungsformen von unterschiedlichen Typen sein. Generell kann ein beliebiger hier unter Bezugnahme auf das Substrat 102 beschriebener Prozess aufgrund der strukturellen und Materialähnlichkeiten zwischen den beiden geeignet dazu angepasst werden, ebenfalls für das Substrat 106 zu gelten, sofern nicht speziell anderes angegeben ist.
  • Gemäß der gegenwärtig akzeptierten Terminologie unter Durchschnittsfachleuten werden hier drei verschiedene Arten von Substraten beschrieben: (1) „Gehäusesubstrat“; (2) „Interposer“ und (3) „Patch-Substrat“. Ein „Gehäusesubstrat“, wie hier verwendet, verweist auf eine Struktur, die eine mechanische Unterstützung und elektrische Kopplung für einen oder mehrere IC-Dies mit Komponenten eines größeren elektronischen Systems durch eine Leiterplatte (PCB) (auch als eine Hauptplatine bekannt) bereitstellt. Ein „Interposer“, wie hier verwendet, verweist auf eine Struktur, die sandwichartig zwischen zwei oder mehr IC-Dies und dem Gehäusesubstrat eingeschlossen ist. Er umfasst typischerweise laterale Zwischenverbindungen zwischen den zwei oder mehr IC-Dies und Dielektrikumdurchkontaktierungen (TDVs: Through-Dielectric Vias) (die auch als TMVs bekannt sind), die eine elektrische Kopplung für die IC-Dies mit dem Gehäusesubstrat bereitstellen. Manche Interposer beherbergen auch andere IC-Dies innerhalb ihrer Struktur, zum Beispiel eingebettet in Hohlräumen darin. Der Interposer weist typischerweise die gleiche oder eine ähnliche Grundfläche wie das Gehäusesubstrat auf. Ein „Patch-Substrat“, wie hier verwendet, verweist auf ein dimensional kleiner bemessenes Gehäusesubstrat. Das Patch-Substrat ist dem Interposer bezüglicher einer relativen Position, einem Querschnitt und einer Funktionalität ähnlich, welcher sandwichartig zwischen dem Gehäusesubstrat und den IC-Dies eingeschlossen ist, weist aber eine kleinere Grundfläche auf. Einige Unterbaugruppen von KGDs auf Patch-Substraten können auf einem Einzelgehäusesubstrat miteinander gekoppelt sein, wie zum Beispiel in 1A gezeigt ist. Diese Mehrchipmodule auf dem Patch-Substrat können zusammen als eine Subkomponente in dem größeren Gehäuse arbeiten, die beispielsweise als Speichermodule oder Verarbeitungsmodule fungieren. Mit anderen Worten ist ein Patch-Substrat für ein Gehäusesubstrat das, was letzteres für eine Hauptplatine in einem typischen elektronischen System ist. Bei manchen Ausführungsformen umfasst das Substrat 102 ein Gehäusesubstrat und umfasst das Substrat 106 einen Interposer. Bei anderen Ausführungsformen umfasst das Substrat 102 ein Gehäusesubstrat und umfasst das Substrat 106 ein Patch-Substrat. Bei noch anderen Ausführungsformen sind das Substrat 102 und das Substrat 106 austauschbar und können zwei beliebige von einem Gehäusesubstrat, Interposer und Patch-Substrat umfassen.
  • Bei dem gezeigten Ausführungsbeispiel umfasst das Substrat 102 einen Kern 108 mit Durchkontaktierungen 110, die bei gewissen Ausführungsformen auch als Induktivitäten fungieren können. Bei manchen Ausführungsformen umfasst der Kern 108 einen glasfaserverstärkten Epoxidkern, wie etwa Fire-Retardant-4 (FR4). Bei anderen Ausführungsformen umfasst der Kern 108 massives transparentes Glas, Keramik oder ein anderes derartiges steifes, isolierendes anorganisches Material, einschließlich eines beliebigen Typs von massivem amorphem oder polykristallinem transparentem, undurchsichtigem oder halbtransparentem Glas, wie etwa Quarzglas, Borsilicatglas, Kalknatronglas, Keramikglas usw. Das Vorhandensein von Glas anstelle eines organischen Kerns, wie etwa glasfaserverstärktes Epoxid oder Prepreg, ermöglicht aufgrund der hohen Planarität (z. B. geringe Gesamtdickenvariation (TTV)) der Glasplatte, die den Kern 104 umfasst, feinere Leitungsbreiten und Leitungsbeabstandungen in dem Substrat 102. Bei verschiedenen Ausführungsformen kann eine TTV der Seite 120 des Substrats 102 weniger als 10 Mikrometer betragen.
  • Ein Dielektrikum 112 kann den Kern 108 auf beiden Seiten einkapseln. Bei verschiedenen Ausführungsformen kann das Dielektrikum 112 Ajinomoto Buildup Film (ABF), Benzocyclobuten (BCB), Cycloten, Polyimid, Epoxid/Phenol, Acryl und/oder Polybenzoxazol (PBO) umfassen. Bei anderen Ausführungsformen kann das Dielektrikum 112 ein Bismaleimid-Triazin(BT)-Harz, organische Dielektrika mit anorganischen Füllstoffen oder ein Low-k- und Ultralow-k-Dielektrikum (z. B. mit Kohlenstoff dotierte Dielektrika, mit Fluor dotierte Dielektrika, poröse Dielektrika und organische polymere Dielektrika) umfassen. Leiterbahnen 114, einschließlich Vias, Ebenen und Pads, können unter Verwendung eines beliebigen geeigneten leitfähigen Materials, wie etwa Kupfer, auf beiden Seiten des Kerns 108 durch das Dielektrikum 112 bereitgestellt werden. Bei verschiedenen Ausführungsformen können das Dielektrikum 112 und die Leiterbahnen 114 als mehrere alternierende Schichten gebildet sein, wobei leitfähige Vias durch das Dielektrikum 112 eine elektrische Kopplung zwischen zwei oder mehr Metallschichten bereitstellen. Bei manchen Ausführungsformen können die Leiterbahnen 114 bis zu 12 Schichten auf beiden Seiten des Kerns 108 umfassen, wobei sich 2 Schichten auf dem Kern 108 selbst für einen „11-2-11“-Typ einer Aufbaustruktur befinden. Ein Lötstopplack 116 kann sich als eine äußerste Isolationsschicht auf beiden Seiten des Substrats 102 befinden. Bei manchen Ausführungsformen kann der Lötstopplack 116 das gleiche Material wie das Dielektrikum 112 umfassen; bei anderen Ausführungsformen kann der Lötstopplack 116 ein anderes Material umfassen (wie z. B. bei dem Ausführungsbeispiel der Figur gezeigt).
  • Eine Beschichtung 118, die Siliciumoxid umfasst, kann einen Lötstopplack 116 auf einer Seite 120 nahe dem Substrat 106 einkapseln, wobei ein oder mehrere leitfähige Vias 122 geeignet strukturiert sind, um leitfähige Kontakte freizulegen. Der leitfähige Via 122 ist elektrisch mit Leiterbahnen 114 verbunden. Bei manchen Ausführungsformen können basierend auf dem Prozess, der zum Abscheiden der Beschichtung 118 verwendet wird, auch Seitenwände des leitfähigen Vias 122 mit dem Material beschichtet werden. Leitfähige Pads, die durch den Lötstopplack 116 auf dem Substrat 102 auf einer anderen, dem Substrat 106 gegenüberliegenden Seite freigelegt sind, können eine Kopplung mit externen Komponenten, zum Beispiel mit einer Hauptplatine oder einer anderen derartigen PCB, durch Zweitebenenzwischenverbindungen (SLI: Second-Level Interconnects) 124 nach Bedarf ermöglichen. Es wird angemerkt, dass nur die leitfähigen Kontakte der SLI 124 in der Figur gezeigt sind; andere strukturelle Einzelheiten werden nicht gezeigt, um die Zeichnung nicht zu überladen.
  • Bei verschiedenen Ausführungsformen kann die Beschichtung 118 eine steife (z. B. starre) planare Oberfläche auf der Seite 120 mit einer ausreichend niedrigen TTV bereitstellen, um hybride Bondungen an Zwischenverbindungen mittlerer Ebene (MLI: Mid-Level Interconnects) 126 zwischen der Seite 120 des Substrats 102 und einer entsprechenden Seite 128 des Substrats 106 zu ermöglichen. Bei Ausführungsformen, bei denen die Ebenheit (z. B. TTV) der Seite 120 von Bedeutung ist, kann der Kern 108 massives Glas anstelle von FR-4 umfassen, da massives Glas eine geringe Wölbung und Schrumpfung des Substrats 102 ermöglichen kann.
  • Das Substrat 106 beinhaltet eine Beschichtung 130, die aus Siliciumoxid besteht, das ein dielektrisches Material, wie etwa die Vergussmasse 132, einkapselt, das zum Beispiel ein geeignetes Epoxidharz umfasst. Die Beschichtung 130 kann eine niedrigere TTV für die Seite 128 ermöglichen, als dies mit der Vergussmasse 132 allein möglich ist. Ein oder mehrere leitfähige Vias 134 in der Beschichtung 130 können leitfähige Kontakte in dem Substrat 102 freilegen, um eine elektrische Kopplung mit entsprechenden leitfähigen Kontakten zu ermöglichen, die durch die leitfähigen Vias 122 in dem Substrat 102 freigelegt sind. Bei manchen Ausführungsformen können basierend auf dem Prozess, der zum Abscheiden der Beschichtung 130 verwendet wird, auch Seitenwände des leitfähigen Vias 134 mit dem Material beschichtet werden.
  • Eine ausführliche Ansicht der MLI 126 ist in 1B gezeigt. Leitfähige Kontakte auf Oberflächen der Seite 120 und der Seite 128 des Substrats 102 bzw. des Substrats 106 (z. B. leitfähige Kontakte, die durch die Vias 122 und 134 freigelegt sind) bonden miteinander; gleichermaßen bonden Siliciumoxid in der Beschichtung 118 und der Beschichtung 130 des Substrats 102 und des Substrats 106 jeweils miteinander. Die gebondeten Zwischenverbindungen bilden die MLI 126, die hybride Bondungen umfasst, die eine elektrische und mechanische Kopplung zwischen dem Substrat 102 und dem Substrat 106 bereitstellen. Es wird angemerkt, dass, obwohl die MLI 126 hybride Bondungen umfassen kann, wie hier beschrieben, die MLI 126 auch andere ähnliche Die-zu-Die-Zwischenverbindungen umfassen kann, wie weiter unten innerhalb des breiten Schutzumfangs der Ausführungsformen der vorliegenden Offenbarung beschrieben ist.
  • Hybride Bondungen sind in der Technik allgemein als eine Form einer Zwischenverbindung zwischen IC-Dies bekannt; es ist nicht bekannt, dass sie verwendet werden, um organische Substrate miteinander zu verbinden, wie hier beschrieben ist. Der Grund für ihre fehlende Verwendung in derartigen Anwendungen ist die Unfähigkeit, aktuelle Techniken und Prozesse zu verwenden, um planare Oberflächen auf organischen Materialien mit ausreichend niedrigem TTV zu erzeugen, um einen Metall-zu-Metall-Kontakt und einen gleichzeitigen Oxid-zu-Oxid-Kontakt zu ermöglichen, so dass eine Bondung ohne interstitielle Löcher und andere Unregelmäßigkeiten erzeugt wird, die zu elektrischen Kurzschlüssen, elektrischen Stromkreisunterbrechungen und/oder anderen Leistungsfähigkeitsverschlechterungen führen könnten. Bei Ausführungsformen der vorliegenden Offenbarung wird dieser Nachteil jedoch durch die Verwendung der Beschichtung 118 und der Beschichtung 130 über darunterliegenden organischen Materialien, nämlich dem Lötstopplack 116 bzw. der Vergussmasse 132, abgeschwächt. Die Beschichtung 118 und die Beschichtung 130 ermöglichen planare flache Oberflächen auf der Seite 120 und der Seite 128 des Substrats 102 bzw. des Substrats 106, so dass hybride Bondprozesse verwendet werden können, um eine MLI 126 zu bilden, die hybride Bondungen umfasst.
  • Zurückkehrend zu 1A kann ein IC-Die 136 innerhalb der Vergussmasse 132 mit einem geeigneten Klebstoff eingebettet (z. B. innerhalb eines Hohlraums angebracht) sein, welcher zum Beispiel ein Die-Anbringungsmaterial nach Industriestandard, wie etwa flüssiges Epoxid oder ein Polyimidfilm, umfasst. Bei manchen Ausführungsformen ist der IC-Die 136 zum Beispiel, wie gezeigt, bündig mit der Seite 128 des Substrats 106; bei anderen (nicht gezeigten) Ausführungsformen kann sich der eingebettete IC-Die 136 innerhalb eines von der Seite 128 durch eine Vergussmasse 132 beabstandete Hohlraums befinden, wobei TMVs eine elektrische Kopplung zweckmäßig bereitstellen (siehe z. B. 12E). Bei manchen Ausführungsformen, bei denen der IC-Die 136 bündig mit der Seite 128 ist und TSVs aufweist, kann der IC-Die 136 einen oder mehrere leitfähige Kontakte 138 und eine Beschichtung 140, die aus Siliciumoxid bestehen, umfassen. Der leitfähige Kontakt 138 kann an den leitfähigen Kontakt bonden, der durch den leitfähigen Via 122 freigelegt wird; gleichermaßen kann die Beschichtung 140 an die Beschichtung 118 des Substrats 102 bonden, wodurch eine weitere MLI 126 gebildet wird, die hybride Bondungen zwischen dem IC-Die 136 und dem Substrat 102 umfasst.
  • Bei verschiedenen Ausführungsformen kann das Substrat 106 ferner ein Dielektrikum 142 und Leiterbahnen 144 umfassen, die zusammen eine geeignete RDL bilden. Bei verschiedenen Ausführungsformen kann die RDL eine Schicht sowohl des Dielektrikums 142 als auch der Leiterbahnen 144 umfassen; bei anderen Ausführungsformen kann die RDL mehrere alternierende Schichten des Dielektrikums 142 und Leiterbahnen 144 mit leitfähigen Vias zwischen zwei oder mehr Metallschichten umfassen. Der leitfähige Via 134 ist elektrisch mit Leiterbahnen 144 gekoppelt.
  • Der eine oder die mehreren IC-Dies 104 können mit Erstebenenzwischenverbindungen (FLI: First-Level Interconnects) 146 mit dem Substrat 106 gekoppelt sein. Bei verschiedenen Ausführungsformen kann eine Größe des Substrats 106 (z. B. Dicke und Grundfläche) gemäß einer Anzahl an Zwischenverbindungen, die lateral zwischen zwei beliebigen des IC-Dies 104 erforderlich sind, sowie mit einer Anzahl an mit dem Substrat 106 gekoppelten IC-Dies 104 variieren. Zum Beispiel kann eine größere Anzahl an Zwischenverbindungen zwischen zwei der IC-Dies 104 zu einer größeren Anzahl an dielektrischen Schichten und Metallschichten führen, die ein Dielektrikum 142 und Leiterbahnen 144 in dem Substrat 106 darstellen. Bei einem anderen Beispiel kann eine größere Anzahl an IC-Dies 104, die lateral auf dem Substrat 106 gekoppelt ist, eine größere Grundfläche des Substrats 106 erfordern, um alle von ihnen aufzunehmen.
  • Der eine oder die mehreren des IC-Dies 104 können in einer anderen Vergussmasse 148 verkapselt sein. Bei manchen Ausführungsformen kann das in der Vergussmasse 148 enthaltene Material das gleiche wie das in der Vergussmasse 132 enthaltene Material sein; bei anderen Ausführungsformen kann sich das in der Vergussmasse 148 enthaltene Material von jenem in der Vergussmasse 132 enthaltenen unterscheiden. Bei manchen (nicht gezeigten) anderen Ausführungsformen können andere Komponenten, wie etwa Kühlkörper, basierend auf speziellen Anforderungen mit der mikroelektronischen Baugruppe 100 gekoppelt sein.
  • Bei manchen Ausführungsformen kann der IC-Die 136 nur passive Elemente, zum Beispiel Leiterbahnen und Vias, umfassen, einschließlich Widerstände und Kondensatoren, die in Metallisierungsschichten mit einem Zwischenschichtdielektrikum (ILD) über einem Siliciumsubstrat gefertigt sind; bei anderen Ausführungsformen kann der IC-Die 136 auch aktive Elemente, einschließlich Transistoren, Dioden und dergleichen, umfassen. Die Wahl des Verwendens aktiver Elemente in dem IC-Die 136 kann in Abhängigkeit von gewünschten Funktionalitäten, Leistungsfähigkeit, Kosten und Herstellungsüberlegungen der mikroelektronischen Baugruppe 100 variieren. Bei manchen Ausführungsformen kann der IC-Die 136 TSVs umfassen; bei anderen Ausführungsformen umfasst der IC-Die 136 möglicherweise keine TSVs. Der IC-Die 136 kann ein beliebiger geeigneter IC sein, der auf einem Halbleitersubstrat innerhalb des breiten Schutzumfangs der vorliegenden Offenbarung gefertigt ist.
  • Bei verschiedenen Ausführungsformen können der IC-Die 104 und der IC-Die 136 eine oder mehrere von einer Zentralverarbeitungseinheit (CPU), einer Speichervorrichtung, z. B. einer Speichervorrichtung mit hoher Bandbreite, einem Logikschaltung, einer Eingabe/Ausgabe-Schaltungsanordnung, einem Sendeempfänger, wie etwa einem Feldprogrammierbares-Gate-Array-Sendeempfänger, einer Gate-Array-Logik, wie etwa einer feldprogrammierbare Gate-Array-Logik, einer Leistungsversorgungsschaltungsanordnung, einer III-V- oder einer III-N-Vorrichtung, wie etwa einem III-N- oder III-N-Verstärker (z. B. einem GaN-Verstärker), einer Peripheral-Component-Interconnect-Express(PCIe)-Schaltungsanordnung oder einer Doppeldatenraten(DDR)-Transferschaltungsanordnung oder anderen in der Technik bekannten elektronischen Komponenten beinhalten oder ein Teil davon sein.
  • Bei manchen Ausführungsformen können die IC-Dies (z. B. 104, 136) in der mikroelektronischen Baugruppe 100 die oben mit Bezug auf IC-Dies im Allgemeinen besprochenen Materialien umfassen. Bei verschiedenen Ausführungsformen können die FLI 136 und die MLI 126 die gleichen oder unterschiedliche Typen von DTD-Zwischenverbindungen, wie oben beschrieben, umfassen. Die SLI 124 zwischen dem Substrat 102 und einer Hauptplatine (oder einer anderen derartigen Komponente) kann DTPS-Zwischenverbindungen, wie oben beschrieben, umfassen. Bei vielen Ausführungsformen kann die MLI 126 mit einem lockereren Rastermaß und/oder gröberen Gestaltungsregeln oder kritischen Abmessungen als die FLI 146 zwischen dem IC-Die 104 und dem Substrat 106 gebildet werden. Es ist anzumerken, dass gemäß der gegenwärtig akzeptierten Terminologie unter Durchschnittsfachleuten eine FLI auf die Zwischenverbindung zwischen den IC-Dies und anderen Komponenten verweist; eine MLI auf die Zwischenverbindung zwischen dem Interposer oder dem Patch-Substrat und dem Gehäusesubstrat verweist; und eine SLI auf die Zwischenverbindung zwischen dem Gehäusesubstrat und der PCB verweist.
  • Es sei angemerkt, dass in 1A und in nachfolgenden Figuren die Zwischenverbindungen zwischen verschiedenen Komponenten lediglich zur Vereinfachung der Veranschaulichung als an den jeweiligen Schnittstellen ausgerichtet gezeigt; in der Praxis können manche oder alle von ihnen fehlausgerichtet sein. Außerdem kann es andere Komponenten geben, wie etwa Bondpads, Landing-Pads, Keimschichten, Haftschichten, Metallisierung usw., die in der Baugruppe vorhanden sind und die in den Figuren nicht gezeigt sind, um eine Überfüllung zu verhindern. Es sei angemerkt, dass 1A und nachfolgende Figuren relative Anordnungen der Komponenten innerhalb ihrer Baugruppen zeigen sollen und dass solche Baugruppen allgemein andere Komponenten beinhalten können, die nicht veranschaulicht sind (z. B. verschiedene Grenzflächenschichten oder verschiedene andere Komponenten in Bezug auf optische Funktionalität, elektrische Konnektivität, oder thermische Abschwächung). Zum Beispiel kann bei manchen weiteren Ausführungsformen die Baugruppe, wie in 1A gezeigt, mehr Dies zusammen mit anderen elektrischen Komponenten beinhalten. Obwohl manche Komponenten der Baugruppen in 1A und anschließenden Figuren als planare rechteckige oder als aus rechteckigen Feststoffen gebildet veranschaulicht sind, ist dies außerdem einfach aus Gründen der einfachen Veranschaulichung der Fall und Ausführungsformen dieser Baugruppenkönnen gekrümmt, abgerundet oder anderweitig unregelmäßig geformt sein, wie es durch den zum Fertigen verschiedener Komponenten verwendeten Herstellungsprozess vorgeschrieben ist, und manchmal aufgrund von diesem unumgänglich ist.
  • 2A ist eine schematische Querschnittsansichtsveranschaulichung eines Teils einer mikroelektronischen Baugruppe 100 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Das gezeigte Ausführungsbeispiel umfasst ein Substrat 102, mit dem ein oder mehrere der IC-Dies 104 mit dem Substrat 106 gekoppelt sind. Bei verschiedenen Ausführungsformen umfasst das Substrat 102 ein Gehäusesubstrat und umfasst das Substrat 106 bei manchen Ausführungsformen einen Interposer und bei anderen Ausführungsformen ein Patch-Substrat. Bei verschiedenen anderen Ausführungsformen sind das Substrat 102 und das Substrat 106 austauschbar.
  • Bei dem gezeigten Ausführungsbeispiel umfasst das Substrat 102 einen Kern 108 mit Durchkontaktierungen 110, die bei gewissen Ausführungsformen auch als Induktivitäten fungieren können. Wie mit Bezug auf 1A gezeigt, kann der Kern 108 bei manchen Ausführungsformen FR-4 und bei anderen Ausführungsformen einen anorganischen Isolator, wie etwa Glas oder Keramik, umfassen. Das Dielektrikum 112 kann den Kern 108 auf beiden Seiten einkapseln. Leiterbahnen 114, einschließlich Vias, Ebenen und Pads, können unter Verwendung eines beliebigen geeigneten leitfähigen Materials, wie etwa Kupfer, auf beiden Seiten des Kerns 108 durch das Dielektrikum 112 bereitgestellt werden. Bei verschiedenen Ausführungsformen können das Dielektrikum 112 und die Leiterbahnen 114 als mehrere alternierende Schichten gebildet sein, wobei leitfähige Vias durch das Dielektrikum 112 eine elektrische Kopplung zwischen zwei oder mehr Metallschichten bereitstellen. Bei manchen (nicht gezeigten) Ausführungsformen kann der Lötstopplack 116 auf einer gegenüberliegenden Seite der Seite 120 angeordnet sein; bei anderen Ausführungsformen (wie gezeigt) kann das Dielektrikum 112 als ein angemessenes Lötstoppmaterial fungieren.
  • Bei dem wie gezeigten Ausführungsbeispiel beinhaltet das Substrat 102 eine Beschichtung 202, die eine Schicht aus Glas auf der Seite 120 nahe dem Substrat 106 umfasst. Das in der Beschichtung 202 verwendete Glas umfasst ein Oxid von Silicium, wie etwa gewöhnliches Glas, Borsilicatglas usw., nicht kombiniert mit keramischen oder organischen Materialien. Die Beschichtung 202 kann eine steife planare Oberfläche mit ausreichend niedriger TTV bereitstellen, um die MLI 126 zu ermöglichen, die hybride Bondungen zwischen der Seite 120 des Substrats 102 und der Seite 128 des Substrats 106 umfasst. Die Beschichtung 202 umfasst einen oder mehrere leitfähigen Vias 204, die geeignet darin strukturiert sind, um leitfähige Kontakte durch diese freizulegen. Der leitfähige Via 204 ist elektrisch mit Leiterbahnen 114 gekoppelt.
  • Der IC-Die 136 kann innerhalb der Vergussmasse 132 mit einem geeigneten Klebstoff eingebettet (z. B. innerhalb eines Hohlraums angebracht) sein, welcher zum Beispiel ein Die-Anbringungsmaterial nach Industriestandard, wie etwa flüssiges Epoxid oder ein Polyimidfilm, umfasst. Bei manchen Ausführungsformen ist der IC-Die 136 zum Beispiel, wie gezeigt, bündig mit der Seite 128 des Substrats 106; bei anderen (nicht gezeigten) Ausführungsformen kann sich der eingebettete IC-Die 136 innerhalb eines von der Seite 128 durch eine Vergussmasse 132 beabstandete Hohlraums befinden, wobei TMVs eine elektrische Kopplung zweckmäßig bereitstellen (siehe z. B. 12E). Bei manchen Ausführungsformen, bei denen der IC-Die 136 bündig mit der Seite 128 ist und TSVs, einen oder mehrere leitfähige Kontakte 138 und eine Beschichtung 140 aufweist, die aus Siliciumoxid bestehen, kann der leitfähige Kontakt 138 an den leitfähigen Kontakt bonden, der durch den leitfähigen Via 204 freigelegt ist; gleichermaßen kann die Beschichtung 140 an die Beschichtung 202 des Substrats 102 bonden, wodurch eine weitere MLI 126 gebildet wird, die hybride Bondungen zwischen dem IC-Die 136 und dem Substrat 102 umfasst.
  • Eine ausführliche Ansicht der MLI 126 zwischen dem Substrat 102 und dem Substrat 106 ist in 2B gezeigt. Leitfähige Kontakte auf Oberflächen der Seite 120 und der Seite 128 des Substrats 102 bzw. des Substrats 106 (z. B. leitfähige Kontakte, die durch die Vias 204 und 134 freigelegt sind) bonden miteinander; gleichermaßen bonden Siliciumoxid in der Beschichtung 130 des Substrats 106 und Glas, das ein Oxid von Silicium umfasst, in der Beschichtung 202 des Substrats 102 miteinander. Die gebondeten Zwischenverbindungen bilden die MLI 126, die hybride Bondungen umfasst, die eine elektrische und mechanische Kopplung zwischen den Substraten 102 und 106 bereitstellen. Die Beschichtung 118 und die Beschichtung 202 ermöglichen planare flache Oberflächen auf der Seite 120 und der Seite 128 des Substrats 102 bzw. des Substrats 106, so dass hybride Bondprozesse verwendet werden können, um eine MLI 126 zu bilden, die hybride Bondungen umfasst.
  • Andere in 2A und 2B gezeigte Komponenten sind analog zu jenen, die in 1A und 1B gezeigt sind, und werden daher der Knappheit halber nicht weiter erörtert.
  • 3A ist eine schematische Querschnittsansichtsveranschaulichung eines Teils einer mikroelektronischen Baugruppe 100 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Das gezeigte Ausführungsbeispiel umfasst ein Substrat 102, mit dem ein oder mehrere IC-Dies 104 ohne irgendein(en) dazwischenliegendes (dazwischenliegenden) Patch-Substrat oder Interposer (z. B. Substrat 106) direkt gekoppelt sind. Bei dem gezeigten Ausführungsbeispiel umfasst das Substrat 102 einen Kern 108 mit Durchkontaktierungen 110, die bei gewissen Ausführungsformen auch als Induktivitäten fungieren können. Wie mit Bezug auf 1A gezeigt, kann der Kern 108 bei manchen Ausführungsformen FR-4 und bei anderen Ausführungsformen einen anorganischen Isolator, wie etwa Glas oder Keramik, umfassen. Das Dielektrikum 112 kann den Kern 108 auf beiden Seiten einkapseln. Leiterbahnen 114, einschließlich Vias, Ebenen und Pads, können unter Verwendung eines beliebigen geeigneten leitfähigen Materials, wie etwa Kupfer, auf beiden Seiten des Kerns 108 durch das Dielektrikum 112 bereitgestellt werden. Bei verschiedenen Ausführungsformen können das Dielektrikum 112 und die Leiterbahnen 114 als mehrere alternierende Schichten gebildet sein, wobei leitfähige Vias durch das Dielektrikum 112 eine elektrische Kopplung zwischen zwei oder mehr Metallschichten bereitstellen. Der Lötstopplack 116 kann sich als eine äußerste Isolationsschicht auf beiden Seiten des Substrats 102 befinden. Bei manchen Ausführungsformen (wie gezeigt) kann das Dielektrikum 112 als ein Lötstoppmaterial auf einer oder beiden Seiten des Substrats 102 fungieren.
  • Die Beschichtung 118, die Siliciumoxid umfasst, verkapselt das Dielektrikum 112 auf der Seite 120 nahe dem IC-Die 104. Es sei darauf hingewiesen, dass bei Ausführungsformen, bei denen ein Lötstopplack 116 verwendet wird (z. B. wie in 1A gezeigt), die Beschichtung 118 den Lötstopplack 116 einkapselt. Die Beschichtung 118 kann eine steife planare Oberfläche mit einer ausreichend niedrigen TTV bereitstellen, um die FLI 146 zwischen der Seite 120 des Substrats 102 und einer Seite 302 des IC-Die 104 zu ermöglichen. Die FLI 146 umfasst hybride Bondungen in verschiedenen Ausführungsformen. Der IC-Die 104 umfasst eine Beschichtung 304 aus Siliciumoxid und einen oder mehrere leitfähige Kontakte 306, die durch Vias darin freigelegt sind. Es wird angemerkt, dass die Beschichtung 304 und der leitfähige Kontakt 306 in einem Metallisierungsstapel einschließlich Schichten von Leiterbahnen in einem ILD enthalten sind, das typischerweise in Halbleiter-Dies verwendet wird. Diese Details sind in der Figur nicht gezeigt, um die Zeichnung nicht zu überladen.
  • Eine ausführliche Ansicht der FLI 146 ist in 3B gezeigt. Leitfähige Kontakte, die durch den leitfähigen Via 122 auf einer Oberfläche der Seite 120 des Substrats 102 freigelegt sind, und ein leitfähiger Kontakt 306, der auf der Oberfläche 302 des IC-Die 104 freigelegt ist, bonden miteinander; gleichermaßen bonden Siliciumoxid in der Beschichtung 118 des Substrats 102 und in der Beschichtung 304 des IC-Die 104 miteinander. Die gebondeten Zwischenverbindungen bilden die FLI 146, die hybride Bondungen umfasst, die eine elektrische und mechanische Kopplung zwischen dem Substrat 102 und dem IC-Die 104 bereitstellen. Solche hybriden Bondungen sind in der Technik als eine Form einer Zwischenverbindung zwischen Halbleiter-Dies bekannt; es ist nicht bekannt, dass sie zum Verbinden von IC-Dies mit organischen Substraten, wie hier beschrieben, verwendet werden. Der Grund für ihre fehlende Verwendung in derartigen Anwendungen ist die Unfähigkeit, aktuelle Techniken und Prozesse zu verwenden, um planare Oberflächen auf organischen Materialien mit ausreichend niedrigem TTV zu erzeugen, um einen Metall-zu-Metall-Kontakt und einen gleichzeitigen Oxid-zu-Oxid-Kontakt zu ermöglichen, so dass eine Bondung ohne interstitielle Löcher und andere Unregelmäßigkeiten erzeugt wird, die zu elektrischen Kurzschlüssen, elektrischen Stromkreisunterbrechungen und/oder anderen Leistungsfähigkeitsverschlechterungen führen könnten. Bei Ausführungsformen der vorliegenden Offenbarung wird dieser Nachteil jedoch durch die Verwendung einer Beschichtung 118 über einem darunterliegenden organischen Material, nämlich dem Dielektrikum 112 (und/oder dem Lötstopplack 116), abgeschwächt. Die Beschichtung 118 stellt eine ausreichend planare Oberfläche bereit, um das Erzeugen einer zuverlässigen hybriden Bondung zwischen dem IC-Die 104 und dem Substrat 102, das organische Materialien, wie etwa ein das Dielektrikum 112, umfasst, zu ermöglichen.
  • 4A ist eine schematische Querschnittsansichtsveranschaulichung eines Teils einer mikroelektronischen Baugruppe 100 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Das gezeigte Ausführungsbeispiel umfasst ein Substrat 102, mit dem ein oder mehrere IC-Dies 104 ohne irgendein(en) dazwischenliegendes (dazwischenliegenden) Patch-Substrat oder Interposer (z. B. Substrat 106) direkt gekoppelt sind. Bei dem gezeigten Ausführungsbeispiel umfasst das Substrat 102 einen Kern 108 mit Durchkontaktierungen 110, die bei gewissen Ausführungsformen auch als Induktivitäten fungieren können. Wie mit Bezug auf 1A gezeigt, kann der Kern 108 bei manchen Ausführungsformen FR-4 und bei anderen Ausführungsformen einen anorganischen Isolator, wie etwa Glas oder Keramik, umfassen. Das Dielektrikum 112 kann den Kern 108 auf beiden Seiten einkapseln. Leiterbahnen 114, einschließlich Vias, Ebenen und Pads, können unter Verwendung eines beliebigen geeigneten leitfähigen Materials, wie etwa Kupfer, auf beiden Seiten des Kerns 108 durch das Dielektrikum 112 bereitgestellt werden. Bei verschiedenen Ausführungsformen können das Dielektrikum 112 und die Leiterbahnen 114 als mehrere alternierende Schichten gebildet sein, wobei leitfähige Vias durch das Dielektrikum 112 eine elektrische Kopplung zwischen zwei oder mehr Metallschichten bereitstellen. Bei manchen (nicht gezeigten) Ausführungsformen kann der Lötstopplack 116 auf einer gegenüberliegenden Seite der Seite 120 angeordnet sein; bei anderen Ausführungsformen (wie gezeigt) kann das Dielektrikum 112 als ein angemessenes Lötstoppmaterial fungieren.
  • Bei dem wie gezeigten Ausführungsbeispiel beinhaltet das Substrat 102 eine Beschichtung 202, die Glas auf der Seite 120 nahe dem IC-Die 104 umfasst. Das in der Beschichtung 202 verwendete Glas umfasst ein Oxid von Silicium, wie etwa gewöhnliches Glas, Borsilicatglas usw., nicht kombiniert mit keramischen oder organischen Materialien. Wie mit Bezug auf 2A besprochen, kann die Beschichtung 202 eine steife planare Oberfläche mit ausreichend niedriger TTV bereitstellen, um eine FLI 146 zu ermöglichen, die hybride Bondungen zwischen dem IC-Die 104 und dem Substrat 102 umfasst. Die Beschichtung 202 umfasst einen oder mehrere leitfähige Vias 204, die geeignet darin strukturiert sind, um leitfähige Kontakte freizulegen, die elektrisch mit den Leiterbahnen 114 gekoppelt sind. Der IC-Die 104 umfasst eine Beschichtung 304 aus Siliciumoxid und einen oder mehrere leitfähige Kontakte 306, die durch Vias darin freigelegt sind. Die Beschichtung 304 und der leitfähige Kontakt 306 sind in einem Metallisierungsstapel einschließlich Schichten von Leiterbahnen in einem ILD enthalten, das typischerweise in Halbleiter-Dies verwendet wird. Diese Details sind in der Figur nicht gezeigt, um die Zeichnung nicht zu überladen.
  • Eine ausführliche Ansicht der FLI 146 ist in 4B gezeigt. Leitfähige Kontakte, die durch den leitfähigen Via 204 auf einer Oberfläche der Seite 120 des Substrats 102 freigelegt sind, und ein leitfähiger Kontakt 306, der auf der Oberfläche 302 des IC-Die 104 freigelegt ist, bonden miteinander; gleichermaßen bonden Glas, das Oxide von Silicium umfasst, in der Beschichtung 202 des Substrats 102 und Siliciumoxid in der Beschichtung 304 des IC-Die 104 miteinander. Die gebondeten Zwischenverbindungen bilden die FLI 146, die hybride Bondungen umfasst, die eine elektrische und mechanische Kopplung zwischen dem Substrat 102 und dem IC-Die 104 bereitstellen. Die Beschichtung 202, die Glas umfasst, stellt eine ausreichend planare Oberfläche auf der Seite 120 des Substrats 102 bereit, um zuverlässige hybride Bondungen zwischen dem IC-Die 104 und dem Substrat 102 zu ermöglichen, das organische Materialien, wie etwa das Dielektrikum 112, umfasst.
  • 5 ist eine schematische Querschnittsansichtsveranschaulichung eines Teils einer mikroelektronischen Baugruppe 100 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Das Substrat 106 beinhaltet eine Vergussmasse 132, die ein geeignetes Epoxidharz umfasst, worin der IC-Die 136 eingebettet ist. Die Vergussmasse 132 kann auf der Seite 128 mit der Beschichtung 130 verkapselt sein, die Siliciumoxid umfasst. Das Substrat 106 kann ferner ein Dielektrikum 142 und Leiterbahnen 144 umfassen, die zusammen eine geeignete RDL bilden. Bei verschiedenen Ausführungsformen kann die RDL eine Schicht sowohl des Dielektrikums 142 als auch der Leiterbahnen 144 umfassen; bei anderen Ausführungsformen kann die RDL mehrere alternierende Schichten des Dielektrikums 142 und Leiterbahnen 144 mit leitfähigen Vias zwischen zwei oder mehr Metallschichten umfassen. Bei der gezeigten Ausführungsform kann eine Beschichtung 502, die Siliciumoxid umfasst, das Dielektrikum 142 auf einer Seite 504 nahe dem IC-Die 104 und gegenüber der Seite 128 einkapseln, mit einem oder mehreren leitfähigen Vias 506, die geeignet strukturiert sind, um leitfähige Kontakte (z. B. Bondpads) freizulegen und elektrisch mit Leiterbahnen 144 zu koppeln. Bei manchen Ausführungsformen können basierend auf dem Prozess, der zum Abscheiden der Beschichtung 502 verwendet wird, auch Seitenwände des einen oder der mehreren leitfähigen Vias 506 mit dem Material beschichtet werden. Bei verschiedenen Ausführungsformen kann die Beschichtung 502 eine steife (z. B. starre) planare Oberfläche auf der Seite 504 mit ausreichend niedriger TTV bereitstellen, um eine FLI 146 zu ermöglichen, die hybride Bondungen zwischen dem Substrat 106 und dem IC-Die 104 umfasst.
  • Bei dem gezeigten Ausführungsbeispiel umfassen ein oder mehrere IC-Dies 104 eine Beschichtung 304 aus Siliciumoxid und einen oder mehrere leitfähige Kontakte 306, die durch Vias darin freigelegt sind. Die Beschichtung 304 und der leitfähige Kontakt 306 sind in einem Metallisierungsstapel einschließlich Schichten von Leiterbahnen in einem ILD enthalten, das typischerweise in Halbleiter-Dies verwendet wird. Diese Details sind in der Figur nicht gezeigt, um die Zeichnung nicht zu überladen.
  • Leitfähige Kontakte, die durch den leitfähigen Via 506 auf einer Oberfläche der Seite 504 des Substrats 106 freigelegt sind, und ein leitfähiger Kontakt 306, der auf der Oberfläche 302 des IC-Die 104 freigelegt ist, bonden miteinander; gleichermaßen bonden Siliciumoxid in der Beschichtung 502 des Substrats 106 und in der Beschichtung 304 des IC-Die 104 miteinander. Die gebondeten Zwischenverbindungen bilden die FLI 146, die hybride Bondungen umfasst, die eine elektrische und mechanische Kopplung zwischen dem Substrat 106 und dem IC-Die 104 bereitstellen. Dementsprechend kann das Substrat 106 bei dem gezeigten Ausführungsbeispiel mit dem IC-Die 104 auf der Seite 504 und mit dem Substrat 102 (nicht gezeigt) auf der Seite 128 mit hybriden Bondungen koppeln; das heißt, sowohl die FLI 146 als auch die MLI 126 können hybride Bondungen umfassen.
  • 6 ist eine schematische Querschnittsansichtsveranschaulichung eines Teils einer mikroelektronischen Baugruppe 100 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Das Substrat 106 beinhaltet eine Vergussmasse 132, die ein geeignetes Epoxidharz umfasst, worin der IC-Die 136 eingebettet ist. Die Vergussmasse 132 kann auf der Seite 128 mit der Beschichtung 130 verkapselt sein, die Siliciumoxid umfasst. Das Substrat 106 kann ferner ein Dielektrikum 142 und Leiterbahnen 144 umfassen, die zusammen eine geeignete RDL bilden. Bei verschiedenen Ausführungsformen kann die RDL eine Schicht sowohl des Dielektrikums 142 als auch der Leiterbahnen 144 umfassen; bei anderen Ausführungsformen kann die RDL mehrere alternierende Schichten des Dielektrikums 142 und Leiterbahnen 144 mit leitfähigen Vias zwischen zwei oder mehr Metallschichten umfassen. Bei dem wie gezeigten Ausführungsbeispiel beinhaltet das Substrat 106 eine Beschichtung 508, die eine Schicht aus Glas auf der Seite 504 nahe dem IC-Die 104 umfasst. Das in der Beschichtung 508 verwendete Glas umfasst ein Oxid von Silicium, wie etwa gewöhnliches Glas, Borsilicatglas usw., nicht kombiniert mit keramischen oder organischen Materialien. Die Beschichtung 508 kann eine steife planare Oberfläche mit ausreichend niedriger TTV bereitstellen, um eine FLI 146 zu ermöglichen, die hybride Bondungen zwischen dem Substrat 106 und dem IC-Die 104 umfasst. Die Beschichtung 508 umfasst einen oder mehrere leitfähige Vias 510, die geeignet darin strukturiert sind, um leitfähige Kontakte der Leiterbahnen 144 freizulegen.
  • Bei dem gezeigten Ausführungsbeispiel können ein oder mehrere IC-Dies 104 mit der FLI 146 mit dem Substrat 106 auf der Seite 504 koppeln. Der IC-Die 104 umfasst eine Beschichtung 304 aus Siliciumoxid und einen oder mehrere leitfähige Kontakte 306, die durch Vias darin freigelegt sind. Die Beschichtung 304 und der leitfähige Kontakt 306 sind in einem Metallisierungsstapel einschließlich Schichten von Leiterbahnen in einem ILD enthalten, das typischerweise in Halbleiter-Dies verwendet wird. Diese Details sind in der Figur nicht gezeigt, um die Zeichnung nicht zu überladen.
  • Leitfähige Kontakte, die durch den leitfähigen Via 510 auf einer Oberfläche der Seite 504 des Substrats 106 freigelegt sind, und ein leitfähiger Kontakt 306, der auf der Oberfläche 302 des IC-Die 104 freigelegt ist, bonden miteinander; gleichermaßen bonden Glas, das Oxide von Silicium umfasst, in der Beschichtung 508 des Substrats 106 und Siliciumoxid in der Beschichtung 304 des IC-Die 104 miteinander. Die gebondeten Zwischenverbindungen bilden die FLI 146, die hybride Bondungen umfasst, die eine elektrische und mechanische Kopplung zwischen dem Substrat 106 und dem IC-Die 104 bereitstellen. Die Beschichtung 508, die Glas umfasst, stellt eine ausreichend planare Oberfläche auf der Seite 502 des Substrats 106 bereit, um zuverlässige hybride Bondungen zwischen dem IC-Die 104 und dem Substrat 106 zu ermöglichen, das organische Materialien, wie etwa das Dielektrikum 142, umfasst. Dementsprechend kann das Substrat 106 bei dem gezeigten Ausführungsbeispiel mit dem IC-Die 104 auf der Seite 504 und mit dem Substrat 102 (nicht gezeigt) auf der Seite 128 mit hybriden Bondungen koppeln; das heißt, sowohl die FLI 146 als auch die MLI 126 können hybride Bondungen umfassen.
  • Es wird angemerkt, dass, obwohl dies in Figuren nicht gezeigt ist, bei verschiedenen Ausführungsformen die planaren Oberflächen mit niedriger TTV, die durch die Beschichtung 118 oder die Beschichtung 202 auf dem Substrat 102 und durch die Beschichtung 502 oder die Beschichtung 508 auf dem Substrat 106 erzeugt werden, andere Arten von Zwischenverbindungen außer hybriden Bondungen ermöglichen können. Zum Beispiel können die FLI 146 und/oder die MLI 126 auch lotbasierte Zwischenverbindungen umfassen, die Kupfersäulen mit Lotkappen umfassen, wie zuvor besprochen wurde. Unter einem beliebigen Typ von Zwischenverbindungen, die heutzutage in der Halbleiterindustrie verwendet werden, erfordern hybride Bondungen die niedrigste TTV für eine zuverlässige Bondung. Weil die planaren Oberflächen, die an hier beschriebenen Die-zu-Substrat- oder Substrat-zu-Substrat-Grenzflächen gebildet werden, solche hybriden Bondungen ermöglichen können, können sie auch Bondungen ermöglichen, die keine niedrige TTV in den Kopplungsgrenzflächen erfordern.
  • 7A ist eine schematische Querschnittsansichtsveranschaulichung eines Teils einer mikroelektronischen Baugruppe 100 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Das gezeigte Ausführungsbeispiel umfasst einen IC-Die 104, der mit einem Substrat 106 gekoppelt ist. Das Substrat 106 beinhaltet bei manchen Ausführungsformen einen eingebetteten IC-Die 136, wie mit Bezug auf 1A besprochen ist. Bei anderen Ausführungsformen ist der IC-Die 136 möglicherweise nicht in dem Substrat 106 enthalten.
  • Bei der gezeigten Ausführungsform kann eine Vorlage 702 durch eine Anbringungsschicht 704 an dem Dielektrikum 142 nahe dem IC-Die 104 angebracht werden. Bei manchen Ausführungsformen kann die Vorlage 702 eine beliebige geeignete Struktur mit niedriger TTV umfassen, wie etwa Keramik, Glas oder sogar ein starrer Epoxidverguss. Bei vielen Ausführungsformen ist eine minimale Dicke der Vorlage 702 durch Handhaben zum Beispiel basierend auf aktuellen Bearbeitungsmaschinen beschränkt, die eine Dicke von 100 Mikrometer ermöglichen können. Mit Handhabungsfortschritten und/oder Materialverbesserungen kann die minimale Dicke der Vorlage 700 weiter geeignet reduziert werden.
  • Die Anbringungsschicht 704 umfasst ein beliebiges geeignetes Niedermodulmaterial, das Unterschiede von Oberflächendickenvariationen zwischen der Vorlage 702 und dem Dielektrikum 142 absorbieren kann. Bei manchen Ausführungsformen kann die Anbringungsschicht 704 einige Schichten aus einem geeigneten Anbringungsmaterial, wie etwa ABF, Polyimidbondfilm usw., umfassen. Bei anderen Ausführungsformen kann die Anbringungsschicht 704 eine einzige Schicht aus dem Anbringungsmaterial umfassen. Bei manchen Ausführungsformen kann die Anbringungsschicht 704 Schichten aus unterschiedlichen Materialien, wie etwa ein Dielektrikum und ein Bondfilm, umfassen. Bei manchen anderen Ausführungsformen kann die Anbringungsschicht 704 nur einen Bondfilm umfassen (z. B. in Fällen, in denen elektrische Eigenschaften für die Leistungsfähigkeit nicht kritisch sind). Bei verschiedenen Ausführungsformen kann ein selbstausrichtender Strukturierungsprozess eines oder mehrerer Vias, wie etwa des Via 706, durch die Vorlage 702 ein Kontakthügelrastermaß mit hoher Dichte mit potentiell niedrigem wahren Positionsfehler, niedriger Wölbung und niedriger BTV ermöglichen.
  • Bei Ausführungsformen, bei denen die Vorlage 702 Glas oder ein anderes Oxid aus Silicium umfasst, kann die Vorlage 702 analog zu der Beschichtung 508 der unter Bezugnahme auf 6 beschriebenen Ausführungsform (oder der Beschichtung 202 der unter Bezugnahme auf 2A beschriebenen Ausführungsform) sein und diese umfassen, und die FLI 146 kann bei solchen Ausführungsformen hybride Bondungen umfassen. Bei solchen (nicht gezeigten) Ausführungsformen können leitfähige Kontakte, die durch den Via 706 auf der Seite 504 des Substrats 106 freigelegt sind, bündig mit der Oberfläche der Vorlage 702 sein, um das Bilden der hybriden Bondungen, wie in 6 gezeigt, zu ermöglichen. Bei anderen Ausführungsformen, bei denen die FLI 146 andere Arten von Zwischenverbindungen (wie gezeigt) umfasst, wie etwa Kupferkontakthügel mit Lotkappen (z. B. C2-Kontakthügeln) oder Flip-Chip-Kontakthügeln (z. B. C4-Kontakthügel), können sich leitfähige Kontakte, die durch den Via 706 auf der Seite 504 des Substrats 106 freigelegt sind, von der Oberfläche der Vorlage 702 nach außen erstrecken, um das Bilden solcher Bondungen zu ermöglichen.
  • Bei verschiedenen Ausführungsformen kann zusätzlich zu dem Bereitstellen einer Nieder-TTV-Oberfläche, um das Bilden zuverlässiger hybrider Bondungen zu ermöglichen, die Vorlage 702 auch als eine Maske fungieren, um das Bilden eines Via 706 hindurch mit Rastermaßen herab bis zu 25 µm zu ermöglichen, ohne dass eine Patch- und/oder Vollplattenglashandhabung während der Substratherstellung benötigt wird. Das steife Material, das für die Vorlage 702 verwendet wird, kann zu einer geringen Wölbung und einer geringen TTV bei der FLI 146 führen, weil die Anbringungsschicht 704 zusammen mit der Vorlage 702 effektiv eine beliebige Wölbung oder Dickenvariation des darunterliegenden Dielektrikums 142 innerhalb des Substrats 106 absorbiert. Ferner stellt die Vorlage 702 eine flache Oberfläche für die FLI 146 mit hoher Ausbeute während der Montage bereit. Eine starre Vorlage 702, die Materialien mit einem niedrigen Wärmeausdehnungskoeffizienten (CTE), wie etwa Glas, umfasst, kann auch eine geringe Schrumpfung in dem Substrat 106 während Montageprozessen ermöglichen, was einen geringeren wahren Positionsfehler zum Beispiel aufgrund einer festen Skalierung der Vorlage 702 in Kombination mit vorhersagbarer Schrumpfung aufgrund einer besser dimensionalen Stabilität der Vorlage 702 ermöglicht.
  • Bei manchen Ausführungsformen kann die Vorlage 702 auf dem Substrat 102 verwendet werden, wobei in diesem Fall auf ein dazwischenliegendes Patch-Substrat (wie etwa das Substrat 106) verzichtet werden kann, was zu einer verbesserten Leistungslieferleistungsfähigkeit und geringeren Kosten führt. Außerdem kann, wie weiter unten beschrieben, das Verwenden der Vorlage 702 anstelle des Bildens des Substrats um einen Glaskern herum eine einfache Herstellbarkeit und Montage ermöglichen, während die Vorteile von Glas, wie etwa eine geringe Wölbung, eine niedrige TTV und eine reduzierte Schrumpfung, erhalten werden. Dies führt zu einer signifikanten Reduzierung von Investitionsausgaben zum Umnutzen der Substratherstellungsinfrastruktur mit Glashandhabungsfähigkeit. Außerdem erfordert es kein Ritzen von Glas während der Substratgehäuseherstellung oder -montage.
  • Ein selbstausgerichteter Strukturierungsprozess, der mit der Vorlage 702 verwendet wird, kann zu einem speziellen Via-Profil auf einer Oberfläche 708 unterhalb der Vorlage 702 führen. Zum Beispiel ist ein Detail 710 eines Via-Profils in 7B-7D für drei unterschiedliche selbstausgerichtete Strukturierungsprozesse gezeigt. Bei einem wie hier beschriebenen selbstausgerichteten Strukturierungsprozess wird im Gegensatz zu herkömmlichen Strukturierungsprozessen die Vorlage 702, die einen Teil der Struktur bildet, als ein Muster verwendet, um Vias an anderer Stelle in der Struktur zu erzeugen, nämlich unterhalb der Vorlage 702, wie etwa in der Anbringungsschicht 704 und/oder dem Dielektrikum 142. Bei herkömmlichen Strukturierungsprozessen wird andererseits ein externes Muster verwendet, um Vias in unterschiedlichen (z. B. aufeinanderfolgenden) Schichten zu erzeugen; eine Fehlausrichtung bei der Platzierung des externen Musters kann eine Fehlausrichtung von Vias verursachen, die in diesen Schichten erzeugt werden, was unter anderen Problemen zu einem Herstellungsausbeuteverlust und Betriebsdefekten führt. Selbst wenn das gleiche Muster für jede Schicht verwendet wird, können Diskrepanzen der Musterplatzierung zwischen aufeinanderfolgender Schichtbildungen zu einer Fehlausrichtung führen. Solche Defekte werden in dem selbstausgerichteten Strukturierungsprozess der verschiedenen hier beschriebenen Ausführungsformen abgeschwächt.
  • 7B zeigt das Via-Profil für einen selbstausgerichteten Trockenätzungsprozess. Ein gewisser Unterschnitt unterhalb der Oberfläche 708 kann in dem Via 706 vorhanden sein, wenn der selbstausgerichtete Trockenätzprozess verwendet wird, um Vias mit der Vorlage 702 zu erzeugen.
  • 7C zeigt das Via-Profil für einen selbstausgerichteten Ätzungsprozess unter Verwendung eines positiven Typs von fotoempfindlichem Material (z. B. fotoabbildbarem Dielektrikum, Lötstopplack usw.). Das Via-Profil des Via 706 weist eine positive Verjüngung (d. h. eine Ausbauchung) mit einer Nullfehlausrichtung an einer Grenzfläche zu der Vorlage 702 auf; d. h., eine erste Größe des Via 706 fern von der Vorlage 702 ist größer als eine zweite Größe des Via 706 nahe der Vorlage 702. Die Nullfehlausrichtung folgt aus dem selbstausrichteten Prozess, der verwendet wird, wie unten ausführlicher beschrieben wird.
  • 7D zeigt das Via-Profil für einen selbstausgerichteten Ätzungsprozess unter Verwendung eines negativen Typs von fotoempfindlichem Material (z. B. fotoabbildbarem Dielektrikum, Lötstopplack usw.). Das Via-Profil des Via 706 weist eine Verjüngung vom negativen Typ (z. B. eine Verschmälerung) mit einer Fehlausrichtung von null an einer Grenzfläche zu der Vorlage 702 auf; d. h., eine erste Größe des Via 706 fern von der Vorlage 702 ist kleiner als eine zweite Größe des Via 706 nahe der Vorlage 702. Die Nullfehlausrichtung folgt aus dem selbstausrichteten Prozess, der verwendet wird, wie unten ausführlicher beschrieben wird.
  • Es sei angemerkt, dass, obwohl 7A-7D mit Bezug auf das Substrat 106 beschrieben sind, die beschriebenen Prozesse und Strukturen leicht an das Substrat 102 innerhalb des breiten Schutzumfangs der Ausführungsformen der vorliegenden Offenbarung angepasst werden können.
  • Bei verschiedenen Ausführungsformen können beliebige der hier unter Bezugnahme auf beliebige der 1A-7D besprochenen Merkmale mit beliebigen anderen Merkmalen kombiniert werden, um ein Gehäuse mit einer oder mehreren ICs, wie hier beschrieben, zu bilden, um zum Beispiel eine modifizierte mikroelektronische Baugruppe 100 zu bilden. Manche solche Kombinationen sind oben beschrieben, aber bei verschiedenen Ausführungsformen sind weitere Kombinationen und Modifikationen möglich.
  • Beispielhafte Verfahren
  • 8A-8H sind schematische Querschnittsveranschaulichungen verschiedener Stufen einer Herstellung des Substrats 102 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. 8A zeigt eine Baugruppe 800, die einen Träger 802 umfasst, auf dem eine Metallisierung 804 gemäß einer Struktur des einen oder der mehreren leitfähigen Vias 122, wie in 1A beschrieben, abgeschieden wird. Der Träger 802 kann bei manchen Ausführungsformen Glas umfassen; bei anderen Ausführungsformen kann der Träger 802 ein Keramikmaterial oder Metall oder ein anderes steifes, hartes und inertes Material umfassen. Der Träger 802 kann bei manchen Ausführungsformen eine Platte umfassen, zum Beispiel mit einer Fläche von 510x515 Quadratmillimeter oder 600x600 Quadratmillimeter; bei anderen Ausführungsformen kann der Träger 802 einen Wafer, zum Beispiel mit einem Durchmesser von 300 Millimeter, umfassen. Die abgeschiedene Metallisierung 804 kann zusätzlich zu Kupfer eine Keimschicht aus Titan und/oder Nickel umfassen.
  • Der Prozess geht dann zum Bilden der Baugruppe 810 aus 8B über, die nach dem Abscheiden einer Beschichtung der Beschichtung 118, die Siliciumoxid umfasst, über der Metallisierung 804 gezeigt ist. Bei verschiedenen Ausführungsformen kann die Beschichtung 118 durch konformes Sputtern abgeschieden werden, so dass Siliciumoxid im Wesentlichen alle Oberflächen über dem Trägerwafer 802 flächendeckend bedeckt, einschließlich der abgeschiedenen Metallisierung 804.
  • Der Prozess geht dann zum Bilden der Baugruppe 812 aus 8C über, die nach dem Abscheiden des Lötstopplacks 116 über der Beschichtung 118 gezeigt ist. Bei manchen Ausführungsformen kann der Lötstopplack 16 als ein Film, zum Beispiel durch einen Laminierungsprozess abgeschieden werden; bei anderen Ausführungsformen kann der Lötstopplack 16 in flüssiger Form abgeschieden und anschließend zum Beispiel mit Wärme oder Ultraviolett(UV)-Licht ausgehärtet werden. Bei Ausführungsformen, bei denen das Dielektrikum 112 anstelle des Lötstopplacks 116 verwendet wird, kann das Dielektrikum 112 in diesem Schritt abgeschieden werden.
  • Der Prozess geht dann zum Bilden der Baugruppe 814 aus 8D über, die nach einem Planarisierungsprozess zum Freilegen einer Oberfläche der darunterliegenden Metallisierung 804 gezeigt ist. Der Planarisierungsprozess entfernt nicht nur den Lötstopplack 116, sondern auch die Beschichtung 118 über der Metallisierung 804, um die Oberfläche der Metallisierung 804 freizulegen. Ein beliebiger geeigneter Planarisierungsprozess kann verwendet werden, einschließlich chemischmechanischen Polierens (CMP) oder elektrochemischer Techniken, die in der Technik bekannt sind.
  • Der Prozess geht dann zum Bilden der Baugruppe 816 aus 8E über, die nach einer zusätzlichen Metallisierung gezeigt ist, die Leiterbahnen 114 umfasst. Bei verschiedenen Ausführungsformen kann eine Kupfermetallisierung durch einen Elektroplattierungsprozess, gefolgt von Ätzen gemäß einer Leiterbahnstruktur, wie in der Technik bekannt, hinzugefügt werden.
  • Der Prozess geht dann zum Bilden einer Baugruppe 818 aus 8F über, die nach dem Abscheiden des Dielektrikums 112 über dem Lötstopplack 116 und Bilden von Vias darin gezeigt ist.
  • Der Prozess geht dann zum Bilden der Baugruppe 820 aus 8G über, die nach dem Aufbauen des Substrats 102, zum Beispiel Wiederholen des Abscheidens von Metall, Strukturieren von Leiterbahnen, Hinzufügen des Dielektrikums 112 und Bilden eines oder mehrerer Vias gezeigt ist, bis das Substrat 102 mit der gewünschten Struktur auf dem Träger 802 gebildet ist. Es wird angemerkt, dass in der Figur nur ein partieller Aufbau gezeigt ist, um die Zeichnungen nicht zu überladen. Bei vielen Ausführungsformen kann der Kern 108, der FR-4, Prepreg oder Glas (und andere solche steifen anorganischen Materialien) umfasst, unter Verwendung von in der Technik bekannten Verfahren zweckmäßig in den Aufbau angeheftet werden. Bei dem in der Figur gezeigten Ausführungsbeispiel ist der Lötstopplack 116 auf beiden Seiten des Substrats 102 gezeigt. Bei anderen Ausführungsformen, wie in den vorhergehenden Figuren besprochen, kann das Dielektrikum 112 durchgehend stattdessen verwendet werden, falls das Material geeignet genug ist (z. B. kann das Material geeignet strukturiert werden; es funktioniert ähnlich einem Fotolack für lotbasierte Zwischenverbindungen usw.).
  • Der Prozess geht dann zum Abschließen der Bildung des Substrats 102 über, wie in 8H gezeigt, bei dem das Substrat 102 von der Baugruppe abgetrennt wird, der Träger 802 entfernt wird und das Substrat 102 umgedreht wird, so dass die Seite 120 für eine weitere Montageverarbeitung, wie etwa eine Anbringung des Substrats 106 oder des IC-Die 104, freigelegt wird. In diesem Prozessfluss können KGDs nach einer RDL-Erzeugung montiert werden, was im Vergleich zu anderen Prozessflüssen, bei denen KGDs vor einer RDL-Erzeugung montiert werden, eine weniger riskante und/oder weniger kostspielige Verarbeitung ermöglicht.
  • Obwohl 8A-8H verschiedene Vorgänge veranschaulichen, die in einer bestimmten Reihenfolge durchgeführt werden, ist dies lediglich veranschaulichend und die hier erörterten Vorgänge können gegebenenfalls umgeordnet und/oder wiederholt werden. Zum Beispiel können ein oder mehrere Vorgänge parallel mit dem Herstellen mehrerer mikroelektronischer Baugruppen im Wesentlichen zur gleichen Zeit durchgeführt werden. Bei einem anderen Beispiel können die Vorgänge in einer anderen Reihenfolge durchgeführt werden, um die Struktur einer speziellen mikroelektronischen Baugruppe widerzuspiegeln. Zahlreiche andere Variationen sind ebenfalls möglich, um die gewünschte Struktur der mikroelektronischen Baugruppe 100 zu erreichen. Ferner können zusätzliche Prozesse, die nicht veranschaulicht sind, auch durchgeführt werden, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Zum Beispiel können die Vorgänge verschiedene Reinigungsvorgänge, Oberflächenplanarisierungsvorgänge (z. B. unter Verwendung von CMP), Vorgänge zur Oberflächenaufrauhung, Vorgänge zum Aufnehmen von Barriere- und/oder Haftschichten nach Bedarf und/oder Vorgänge zum Einbinden von Gehäusen, wie hier beschrieben, in oder mit einem IC-Die, einer Rechenvorrichtung oder einer beliebigen gewünschten Struktur oder Vorrichtung beinhalten. Außerdem können verschiedene der hier mit Bezug auf 8A-8H besprochenen Vorgänge gemäß der vorliegenden Offenbarung modifiziert werden, um das hier besprochene Substrat 106 zu fertigen. Zum Beispiel kann die Beschichtung 130 (oder die Beschichtung 502) anstelle der Beschichtung 118 auf dem Träger 802 aus 8B gebildet werden; die Vergussmasse 132 (oder das Dielektrikum 142) anstelle des Lötstopplacks 116 kann in dem in 8C gezeigten Prozess abgeschieden werden; das Dielektrikum 142 anstelle des Dielektrikums 112 kann in dem in 8F gezeigten Prozess über der Vergussmasse 132 aufgebaut werden und so weiter.
  • 9A-9F sind schematische Querschnittsveranschaulichungen verschiedener Stufen einer Herstellung des Substrats 102 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Der Prozess startet, wie in 9A gezeigt, mit einer Baugruppe 900, die einen Träger 802 umfasst, auf dem eine Beschichtung 202 angebracht wird, die eine Schicht aus Glas, zum Beispiel in Form einer Glasplatte oder eines Wafers mit geeigneter Dicke, umfasst. Die Beschichtung 202 kann mit einem geeigneten entfernbaren Klebstoff 902 an dem Träger 802 angebracht werden. Die Beschichtung 202 kann bei manchen Ausführungsformen mit dem einen oder den mehreren der leitfähigen Vias 204 vorstrukturiert werden, bevor sie auf dem Träger 802 angebracht wird. Bei anderen Ausführungsformen kann die Beschichtung 202 nach dem Anbringen an dem Träger 802 mit dem einen oder den mehreren der leitfähigen Vias 122 strukturiert werden.
  • Der Prozess geht dann zum Bilden der Baugruppe 904 aus 9B über, die nach der Abscheidung des Metalls 906 über der Beschichtung 202 gezeigt ist. Das Metall kann unter Verwendung eines beliebigen geeigneten Prozess, der in der Technik bekannt ist, wie etwa Elektroplattieren, abgeschieden werden.
  • Der Prozess geht dann zum Bilden der Baugruppe 910 aus 9C über, die nach einem Planarisierungs- und/oder Strukturierungsprozess gezeigt ist, der Metallebenen, Pads, Bahnen usw. von Leiterbahnen 114 bildet.
  • Der Prozess geht dann zum Bilden der Baugruppe 912 aus 9D über, die nach einer Abscheidung des Dielektrikums 112 über der Beschichtung 202 und strukturierten Leiterbahnen, gefolgt von einer Via-Bildung (z. B. durch Lithografie oder Laserbohren) gezeigt ist.
  • Der Prozess geht dann zum Bilden der Baugruppe 914 aus 9E über, die nach dem Aufbauen des Substrats 102 zum Beispiel durch Wiederholen der Prozesse des Abscheidens von Metall, geeigneten Strukturieren davon, Abscheiden eines weiteren Dielektrikums 112, Bilden von Vias und so weiter gezeigt ist. Es wird angemerkt, dass in der Figur nur ein partieller Aufbau gezeigt ist, um die Zeichnungen nicht zu überladen. Bei vielen Ausführungsformen kann der Kern 108, der FR-4, Prepreg oder Glas (und andere solche steifen anorganischen Materialien) umfasst, unter Verwendung von in der Technik bekannten Verfahren zweckmäßig in den Aufbau angeheftet werden. Bei dem in der Figur gezeigten Ausführungsbeispiel ist der Lötstopplack 116 auf der gegenüber der Beschichtung 202 gezeigt. Bei anderen Ausführungsformen, wie in den vorhergehenden Figuren besprochen, kann das Dielektrikum 112 durchgehend stattdessen verwendet werden, falls das Material geeignet genug ist (z. B. kann das Material geeignet strukturiert werden; es funktioniert ähnlich einem Fotolack für lotbasierte Zwischenverbindungen usw.).
  • Der Prozess geht dann zum Abschließen der Bildung des Substrats 102 über, wie in 9F gezeigt, bei dem das Substrat 102 von der Baugruppe abgetrennt wird, der Träger 802 entfernt wird und das Substrat 102 umgedreht wird, so dass die Seite 120 für eine weitere Montageverarbeitung, wie etwa eine Anbringung des Substrats 106 oder des IC-Die 104, freigelegt wird. In diesem Prozessfluss können KGDs nach einer RDL-Erzeugung montiert werden, was im Vergleich zu anderen Prozessflüssen, bei denen KGDs vor einer RDL-Erzeugung montiert werden, eine weniger riskante und/oder weniger kostspielige Verarbeitung ermöglicht.
  • Obwohl 9A-9F verschiedene Vorgänge veranschaulichen, die in einer bestimmten Reihenfolge durchgeführt werden, ist dies lediglich veranschaulichend und die hier erörterten Vorgänge können gegebenenfalls umgeordnet und/oder wiederholt werden. Zum Beispiel können ein oder mehrere Vorgänge parallel mit dem Herstellen mehrerer mikroelektronischer Baugruppen im Wesentlichen zur gleichen Zeit durchgeführt werden. Bei einem anderen Beispiel können die Vorgänge in einer anderen Reihenfolge durchgeführt werden, um die Struktur einer speziellen mikroelektronischen Baugruppe widerzuspiegeln. Zahlreiche andere Variationen sind ebenfalls möglich, um die gewünschte Struktur der mikroelektronischen Baugruppe 100 zu erreichen. Ferner können zusätzliche Prozesse, die nicht veranschaulicht sind, auch durchgeführt werden, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Zum Beispiel können die Vorgänge verschiedene Reinigungsvorgänge, Oberflächenplanarisierungsvorgänge (z. B. unter Verwendung von CMP), Vorgänge zur Oberflächenaufrauhung, Vorgänge zum Aufnehmen von Barriere- und/oder Haftschichten nach Bedarf und/oder Vorgänge zum Einbinden von Gehäusen, wie hier beschrieben, in oder mit einem IC-Die, einer Rechenvorrichtung oder einer beliebigen gewünschten Struktur oder Vorrichtung beinhalten. Außerdem können verschiedene der hier mit Bezug auf 9A-9F besprochenen Vorgänge gemäß der vorliegenden Offenbarung modifiziert werden, um eine andere mikroelektronische Baugruppe 100 zu fertigen, die hier offenbart ist. Außerdem können verschiedene der hier mit Bezug auf 9A-9F besprochenen Vorgänge gemäß der vorliegenden Offenbarung modifiziert werden, um das hier besprochene Substrat 106 zu fertigen. Zum Beispiel kann die Beschichtung 508 anstelle der Beschichtung 202 auf dem Träger 802 aus 9A gebildet werden; die Vergussmasse 132 (oder das Dielektrikum 142) anstelle des Dielektrikums 112 kann in dem in 9D gezeigten Prozess abgeschieden werden; das Dielektrikum 142 anstelle des Dielektrikums 112 kann in dem in 9E gezeigten Prozess über der Vergussmasse 132 aufgebaut werden und so weiter.
  • 10A zeigt eine vereinfachte schematische Querschnittsansicht des Substrats 106 gemäß einer Ausführungsform der vorliegenden Offenbarung. Unterschiedliche Prozesse können verwendet werden, um die Vias 506 in der Vorlage 702 in die Anbringungsschicht 704 hinein gemäß dem Via-Muster in der Vorlage 702 zu erweitern. Bei manchen Ausführungsformen kann ein Trockenätzprozess verwendet werden, um die Vias 506 in die Anbringungsschicht 704 hinein zu erweitern. Bei solchen Ausführungsformen kann die Vorlage 702 als eine Hartmaske fungieren, während darunterliegende metallisierte Landing-Pads der Leiterbahnen 144 als Ätzstopps wirken. Wie ausführlicher in 10B gezeigt, kann ein solcher Prozess einen Unterschnitt unterhalb der Oberfläche 708 in dem Via 706 erzeugen. Es wird angemerkt, dass das in 10B gezeigte Detail von einem Zwischenprozessschritt stammt, bei dem eine Via-Bildung nicht vollständig fortgeschritten ist. Der fertiggestellte Via erstreckt sich durch die Anbringungsschicht 704 (und/oder gegebenenfalls das Dielektrikum 142) bis zu dem Ätzstopp, zum Beispiel einer darunterliegenden Metallisierung, und beinhaltet den Unterschnitt an der Grenzfläche mit der Vorlage 702, wie gezeigt ist.
  • Bei anderen Ausführungsformen kann ein Fotoabbildungsprozess unter UV-Licht mit fotoempfindlichen Materialien vom positiven Typ verwendet werden, die aktiv (z. B. lösbar) werden, wenn sie UV-Licht ausgesetzt werden. Bei solchen Ausführungsformen umfasst das Material der Anbringungsschicht 704 ein solches fotoempfindliches Material vom positiven Typ. Wie ausführlicher in 10C gezeigt, wird ein fotoempfindliches Material vom positiv Typ, das die Anbringungsschicht 704 umfasst, lösbar oder aktiv werden, wobei es zum Beispiel in das Material 1014 transformiert, wenn es UV-Licht ausgesetzt wird. Das Material 1014 kann in Standardentwicklungslösungen entfernt werden, um den Via 706 in die Anbringungsschicht 704 hinein zu erweitern. Bei manchen Ausführungsformen, die diesen Prozess verwenden, umfasst die Vorlage 702 ein undurchsichtiges Material, das UV-Licht blockiert und eine eingebettete Kontaktmaske erzeugt. Bei manchen anderen Ausführungsformen, die diesen Prozess verwenden, umfasst die Vorlage 702 gefärbtes Glas, zum Beispiel in das Glas dotierte Farbstoffe oder reflektierende Filme, die auf ihrer Oberfläche abgeschieden werden, um das UV-Licht zu blockieren.
  • Bei noch anderen Ausführungsformen kann ein Fotoabbildungsprozess unter UV-Licht mit fotoempfindlichen Materialien vom negativen Typ verwendet werden, die aushärten, wenn sie UV-Licht ausgesetzt werden. Bei solchen Ausführungsformen umfasst das Material der Anbringungsschicht 704 ein solches fotoempfindliches Material vom negativen Typ. Wie ausführlicher in 10D gezeigt, kann die Vorlage 702 ein UV-transparentes Material, zum Beispiel gewöhnliches Glas, umfassen. Bei solchen Ausführungsformen kann ein lichtundurchlässiger Stopfen 1016 temporär in den Via 706 gefüllt werden, um UV-Licht zu blockieren und als eine eingebettete Kontaktmaske zu wirken. Das Material, das die Anbringungsschicht 704 umfasst, wird ausgehärtet (z. B. vernetzt), wenn es UV-Licht ausgesetzt wird, und das Material 1018 in dem Via, das nicht UV-Licht ausgesetzt wird, verbleibt nichtausgehärtet und kann unter Verwendung von Standardentwicklungslösungen entfernt werden.
  • 11A-11G sind schematische Querschnittsveranschaulichungen verschiedener Stufen einer Herstellung des Substrats 106 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. 8A-9F veranschaulichten Herstellungsverfahren, die einen additiven Prozess zum schichtweisen Aufbauen des Substrats 102, beginnend von der Seite 120, umfassen. 11A-11G zeigen ein alternatives Verfahren, das auf Ausführungsformen anwendbar ist, bei denen eine Vorlage 702 oder die Beschichtung 202 oder die Beschichtung 508 verwendet wird. 11A zeigt ein Substrat 106, auf dem die Anbringungsschicht 704 abgeschieden wurde. Das Verfahren zur Abscheidung der Anbringungsschicht 704 auf dem Substrat 106 kann von dem verwendeten speziellen Material abhängen. Falls zum Beispiel das Material der Anbringungsschicht 704 ein Film ist, kann die Anbringungsschicht 704 auf das Substrat 106 laminiert werden; falls das Material der Anbringungsschicht 704 eine Flüssigkeit in nichtausgehärteter Form ist, kann das Material auf das Substrat 106 aufgesprüht oder geschichtet und dann geeignet ausgehärtet werden. Es sei angemerkt, dass das Substrat 106 in dieser Phase in einer Plattenform vorliegen kann, mit mehreren einzelnen Einheiten, die später in dem Prozess zerteilt werden können, wie unten beschrieben ist.
  • Der Prozess geht dann zu der in 11B gezeigten Struktur nach dem Anbringen der Vorlage 702 auf der Anbringungsschicht 704 unter Verwendung einer Ausrichtung mit Passermarke auf Einheitsebene (z. B. Ausrichtung basierend auf einzelnen Einheiten anstatt auf einer Plattenebene) weiter. Der Vorlagenanbringungsprozess richtet sich innerhalb Einheitspassermarken gemäß standardmäßigen Ausrichtungstechniken mit Passermarken aus, auf eine ähnlich Weise wie die Die-Ausrichtung/-Platzierung. Die Vorlage 702 kann so bemessen sein, damit die gesamte Einheit passt, oder es können mehrere der Vorlagen 702 innerhalb der Platte aneinandergeheftet werden. Die Vorlage 702 kann auch mit Hohlräumen oder Öffnungen für verschiedene Komponenten einschließlich eines Speichers mit hoher Bandbreite, Die-seitiger Kondensatoren oder anderer passiver Elemente vorstrukturiert werden, je nach Wunsch kann und basierend auf speziellen Anforderungen zusätzlich zu dem Via 706 für leitfähige Kontakte. Bei verschiedenen Ausführungsformen wird die Vorlage 702 mit einer Via-Struktur für den einen oder die mehreren des Via 706 vorstrukturiert. Die Vorlage 702 kann durch Pressen an die Anbringungsschicht 704 geklebt werden.
  • Der Prozess geht dann zu der in 11C gezeigten Struktur nach dem Ätzen durch die Anbringungsschicht 704 weiter, um den einen oder die mehreren des Via 706 zu darunterliegenden leitfähigen Pads der Leiterbahnen 144 zu erweitern. Im Anschluss an den Vorlagenanbringungsprozess, wie mit Bezug auf 11B beschrieben, wird die selbstausgerichtete Struktur dann in der Anbringungsschicht 704 erzeugt, die ein Strukturierungsmaterial bildet. Ein optionaler Planarisierungsschritt kann der selbstausgerichteten Strukturierung vorangehen, um eine flache Oberfläche zur Vorlagenplatzierung (z. B. eine „Regenerationsschicht“) bereitzustellen.
  • Bei manchen Ausführungsformen geht der Prozess dann zum Bilden der die in 11D gezeigte Struktur nach einem halbadditiven Prozess weiter, bei dem Metall in dem einen oder den mehreren des Via 706 in der Vorlage 702 hinzugefügt wird. Ein beliebiges geeignetes Mittel, wie etwa Sputter-Keimabscheidung von Titan, Nickel oder Kupfer; gefolgt von Fotolacklaminierung; und dann Strukturierung und Elektroplattieren oder stromlose Abscheidung können verwendet werden, um Metall hinzuzufügen. Bei manchen Ausführungsformen wird mehr Metall hinzugefügt, als notwendig ist, gefolgt von einem Ätzungsprozess, um überschüssiges Metall zu entfernen. Bei anderen Ausführungsformen wird die Oberfläche der Vorlage 702 planarisiert, so dass die Seite 504 eine niedrige TTV aufweist, die für eine hybride Bondungsbildung ausreicht. Bei verschiedenen Ausführungsformen wird die Platte nach Entfernung von Fotolack und Keim in Viertelplatten zur Montage geschnitten und schlussendlich in Einheiten zerteilt. In dieser Phase ist das Substrat 106 im Wesentlichen abgeschlossen und bereit, mit dem IC-Die 104 auf der Seite 504 mit der FLI 146 und/oder mit dem Substrat 102 auf der Seite 128 mit dem MLI 126 gekoppelt zu werden.
  • Bei manchen anderen Ausführungsformen geht der Prozess von dem Bilden der unter Bezugnahme auf 11C beschriebenen Struktur zu der in 11E gezeigten Struktur nach dem Abscheiden von Metall in dem einen oder den mehreren des Via 706 weiter, gefolgt von Strukturierung und Plattierung von Metall, um leitfähige Kontakte und Leiterbahnen auf der Seite 504 der Vorlage 702 zu bilden. Ein beliebiges geeignetes Mittel, wie etwa Sputter-Keimabscheidung von Titan, Nickel oder Kupfer; gefolgt von Fotolacklaminierung; und dann Strukturierung und Elektroplattieren oder stromlose Abscheidung können verwendet werden, um Metall hinzuzufügen. Eine solche Struktur kann zum Beispiel bei Ausführungsformen verwendet werden, bei denen die FLI 146 lotbasierte Zwischenverbindungen umfasst. Bei solchen Ausführungsformen kann Nickel/Zinn auf Metallpads auf der Seite 504 der Vorlage 702 strukturiert werden, gefolgt von Aufbringen einer Lötpaste und einem anschließenden Wiederaufschmelzprozess, um einen oder mehrere des Lötkontakthügels 1102 zu bilden, der zum Erzeugen einer lotbasierten FLI 146 verwendet werden kann. Die Seite 128 kann mit dem Substrat 102 (nicht gezeigt) gekoppelt sein, wobei die MLI 126 zum Beispiel hybride Bondungen umfasst.
  • Obwohl 11A-11E verschiedene Vorgänge veranschaulichen, die in einer bestimmten Reihenfolge durchgeführt werden, ist dies lediglich veranschaulichend und die hier erörterten Vorgänge können gegebenenfalls umgeordnet und/oder wiederholt werden. Zum Beispiel können ein oder mehrere Vorgänge parallel mit dem Herstellen mehrerer Substrate im Wesentlichen zur gleichen Zeit durchgeführt werden. Bei einem anderen Beispiel können die Vorgänge in einer anderen Reihenfolge durchgeführt werden, um die Struktur eines speziellen Substrats widerzuspiegeln. Zahlreiche andere Variationen sind ebenfalls möglich, um die gewünschte Struktur der mikroelektronischen Baugruppe 100 zu erreichen. Ferner können zusätzliche Prozesse, die nicht veranschaulicht sind, auch durchgeführt werden, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Zum Beispiel können die Vorgänge verschiedene Reinigungsvorgänge, Oberflächenplanarisierungsvorgänge (z. B. unter Verwendung von CMP), Vorgänge zur Oberflächenaufrauhung, Vorgänge zum Aufnehmen von Barriere- und/oder Haftschichten nach Bedarf und/oder Vorgänge zum Einbinden von Gehäusen, wie hier beschrieben, in oder mit einem IC-Die, einer Rechenvorrichtung oder einer beliebigen gewünschten Struktur oder Vorrichtung beinhalten. Außerdem können verschiedene der hier mit Bezug auf 11A-11E besprochenen Vorgänge gemäß der vorliegenden Offenbarung modifiziert werden, um das hier besprochene Substrat 102 zu fertigen. Zum Beispiel kann die Anbringungsschicht 704 auf dem Dielektrikum 122 des Substrats 102 anstelle des Dielektrikums 142 abgeschieden werden, wie in 11A gezeigt, und nachfolgende Schritte wurden entsprechend befolgt.
  • 12A-12F sind schematische Querschnittsveranschaulichungen verschiedener Stufen einer Herstellung des Substrats 106 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. 8A-9F veranschaulichten Herstellungsverfahren, die einen additiven Prozess zum schichtweisen Aufbauen des Substrats 102, beginnend von der Seite 120, umfassen. 11A-11E zeigten ein alternatives Verfahren, das auf Ausführungsformen anwendbar ist, bei denen eine Vorlage 702 oder die Beschichtung 202 oder die Beschichtung 508 verwendet wird. 12A-12F zeigen noch ein anderes alternatives Verfahren, das zum Beispiel an Fälle angepasst ist, in denen die BTV mit dem Verfahren aus 11A-11E für eine zuverlässige FLI-Bildung zu hoch ist. Bei manchen Ausführungsformen, die dieses Verfahren nutzen, umfasst das Substrat 106 möglicherweise keine Metallisierung auf der Seite des eingebetteten IC-Die 136 nahe der FLI 146. Bei anderen Ausführungsformen, die dieses Verfahren nutzen, kann das Substrat 106 eine solche Metallisierung umfassen; bei solchen Ausführungsformen muss eine Leistungsführung innerhalb einer solchen Metallisierungsschicht zwischen dem Brücken-Die 136 und der FLI 146 möglicherweise mit dem hier beschriebenen selbstausgerichteten Strukturierungsprozess ausgerichtet werden und jeder Ausrichtungsfehler muss angemessen berücksichtigt werden.
  • 12A zeigt ein Substrat 106, auf dem die Anbringungsschicht 704 abgeschieden wurde. Es wird angemerkt, dass der eingebettete IC-Die 136, der bei dem Ausführungsbeispiel gezeigt ist, innerhalb eines Hohlraums sitzt, der durch eine Vergussmasse 132 von der Seite 128 beabstandet ist, wobei TMVs eine elektrische Kopplung geeignet durch die Vergussmasse 132 bereitstellen. Bei anderen Ausführungsformen (z. B. wie in 1A gezeigt) kann der IC-Die 136 bündig mit der Seite 128 sein. Das Verfahren zur Abscheidung der Anbringungsschicht 704 auf dem Substrat 106 kann von dem verwendeten speziellen Material abhängen. Falls zum Beispiel das Material der Anbringungsschicht 704 ein Film ist, kann die Anbringungsschicht 704 auf das Substrat 106 laminiert werden; falls das Material der Anbringungsschicht 704 eine Flüssigkeit in nichtausgehärteter Form ist, kann das Material auf das Substrat 106 aufgesprüht oder geschichtet und dann geeignet ausgehärtet werden. Es sei angemerkt, dass das Substrat 106 in dieser Phase in einer Plattenform vorliegen kann, mit mehreren einzelnen Einheiten, die später in dem Prozess zerteilt werden können, wie unten beschrieben ist.
  • Der Prozess geht dann zu der in 12B gezeigten Struktur nach dem Anbringen der Vorlage 702 auf der Anbringungsschicht 704 unter Verwendung einer Ausrichtung mit Passermarke auf Einheitsebene (z. B. Ausrichtung basierend auf einzelnen Einheiten anstatt auf der Plattenebene) weiter. Der Vorlagenanbringungsprozess richtet sich innerhalb Einheitspassermarken gemäß standardmäßigen Ausrichtungstechniken mit Passermarken aus, auf eine ähnlich Weise wie die Die-Ausrichtung/- Platzierung. Die Vorlage 702 kann so bemessen sein, damit die gesamte Einheit passt, oder es können mehrere der Vorlagen 702 innerhalb der Platte aneinandergeheftet werden. Die Vorlage 702 kann auch mit Hohlräumen oder Öffnungen für verschiedene Komponenten einschließlich eines Speichers mit hoher Bandbreite, Die-seitiger Kondensatoren oder anderer passiver Elemente vorstrukturiert werden, je nach Wunsch kann und basierend auf speziellen Anforderungen zusätzlich zu dem Via 706 für leitfähige Kontakte. Bei verschiedenen Ausführungsformen wird die Vorlage 702 mit einer Via-Struktur für den einen oder die mehreren des Via 706 vorstrukturiert. Die Vorlage 702 kann durch Pressen an die Anbringungsschicht 704 geklebt werden.
  • Der Prozess geht dann zu der in 12C gezeigten Struktur nach dem Ätzen durch die Anbringungsschicht 704 weiter, um den einen oder die mehreren des Via 706 zu darunterliegenden leitfähigen Pads der Leiterbahnen 144 zu erweitern. Bei manchen Ausführungsformen, bei denen eine Metallisierung zwischen dem IC-Die 136 und der Anbringungsschicht 704 fehlt (wie gezeigt), kann der Ätzungsprozess den Via 706 zu der Oberfläche des eingebetteten IC-Die 136 erweitern.
  • Der Prozess geht dann zu der in 12D gezeigten Struktur nach dem Abscheiden einer flächendeckenden Schicht aus Metall auf der Vorlage 702 weiter, gefolgt von Planarisieren der Oberfläche des Metalls. Das Metall füllt den einen oder die mehreren des Via 706, wodurch sie mit Leiterbahnen 144 verbunden werden. Ein beliebiges geeignetes Mittel, wie etwa Sputter-Keimabscheidung von Titan, Nickel oder Kupfer; gefolgt von Fotolacklaminierung; und dann Strukturierung und Elektroplattieren oder stromlose Abscheidung können verwendet werden, um Metall hinzuzufügen. Die Oberfläche des Metalls kann unter Verwendung beliebiger in der Technik bekannter geeigneter Mittel planarisiert werden.
  • Bei manchen Ausführungsformen geht der Prozess dann zum Bilden der die in 12E gezeigte Struktur nach einem halbadditiven Prozess weiter, bei dem Metall in dem einen oder den mehreren des Via 706 hinzugefügt wird. Ein beliebiges geeignetes Mittel, wie etwa Sputter-Keimabscheidung von Titan, Nickel oder Kupfer; gefolgt von Fotolacklaminierung; und dann Strukturierung und Elektroplattieren oder stromlose Abscheidung können verwendet werden, um Metall hinzuzufügen. Bei manchen Ausführungsformen wird mehr Metall hinzugefügt, als notwendig ist, gefolgt von einem Ätzungsprozess, um überschüssiges Metall zu entfernen. Bei anderen Ausführungsformen wird die Oberfläche der Vorlage 702 planarisiert, so dass die Seite 504 eine niedrige TTV aufweist, die für eine hybride Bondungsbildung ausreicht. Bei verschiedenen Ausführungsformen wird die Platte nach Entfernung von Fotolack und Keim in Viertelplatten zur Montage geschnitten und schlussendlich in Einheiten zerteilt. In dieser Phase ist das Substrat 106 im Wesentlichen abgeschlossen und bereit, mit dem IC-Die 104 auf der Seite 504 mit der FLI 146 und/oder mit dem Substrat 102 auf der Seite 128 mit dem MLI 126 gekoppelt zu werden. Bei solchen Ausführungsformen können die FLI 146 und die MLI 126 hybride Bondungen umfassen.
  • Bei manchen anderen Ausführungsformen geht der Prozess von dem Bilden der unter Bezugnahme auf 12D beschriebenen Struktur zu der in 12F gezeigten Struktur nach dem Abscheiden von Metall in dem einen oder den mehreren des Via 706 weiter, gefolgt von Strukturierung und Plattierung von Metall, um leitfähige Kontakte und Leiterbahnen auf der Seite 504 der Vorlage 702 zu bilden. Ein beliebiges geeignetes Mittel, wie etwa Sputter-Keimabscheidung von Titan, Nickel oder Kupfer; gefolgt von Fotolacklaminierung; und dann Strukturierung und Elektroplattieren oder stromlose Abscheidung können verwendet werden, um Metall hinzuzufügen. Eine solche Struktur kann zum Beispiel bei Ausführungsformen verwendet werden, bei denen die FLI 146 lotbasierte Zwischenverbindungen umfasst. Bei solchen Ausführungsformen kann Nickel/Zinn auf Metallpads auf der Seite 504 der Vorlage 702 strukturiert werden, gefolgt von Aufbringen einer Lötpaste und einem anschließenden Wiederaufschmelzprozess, um einen oder mehrere des Lötkontakthügels 1102 zu bilden, der zum Erzeugen einer lotbasierten FLI 146 verwendet werden kann. Die Seite 128 kann mit dem Substrat 102 (nicht gezeigt) gekoppelt sein, wobei die MLI 126 zum Beispiel hybride Bondungen umfasst.
  • Obwohl 12A-12F verschiedene Vorgänge veranschaulichen, die in einer bestimmten Reihenfolge durchgeführt werden, ist dies lediglich veranschaulichend und die hier erörterten Vorgänge können gegebenenfalls umgeordnet und/oder wiederholt werden. Zum Beispiel können ein oder mehrere Vorgänge parallel mit dem Herstellen mehrerer Substrate im Wesentlichen zur gleichen Zeit durchgeführt werden. Bei einem anderen Beispiel können die Vorgänge in einer anderen Reihenfolge durchgeführt werden, um die Struktur eines speziellen Substrats widerzuspiegeln. Zahlreiche andere Variationen sind ebenfalls möglich, um die gewünschte Struktur des Substrats 106 zu erreichen. Ferner können zusätzliche Prozesse, die nicht veranschaulicht sind, auch durchgeführt werden, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Zum Beispiel können die Vorgänge verschiedene Reinigungsvorgänge, Oberflächenplanarisierungsvorgänge (z. B. unter Verwendung von CMP), Vorgänge zur Oberflächenaufrauhung, Vorgänge zum Aufnehmen von Barriere- und/oder Haftschichten nach Bedarf und/oder Vorgänge zum Einbinden von Gehäusen, wie hier beschrieben, in oder mit einem IC-Die, einer Rechenvorrichtung oder einer beliebigen gewünschten Struktur oder Vorrichtung beinhalten. Außerdem können verschiedene der hier mit Bezug auf 12A-12F besprochenen Vorgänge gemäß der vorliegenden Offenbarung modifiziert werden, um das hier besprochene Substrat 102 zu fertigen. Zum Beispiel kann die Anbringungsschicht 704 auf dem Dielektrikum 122 anstelle des Dielektrikums 142 abgeschieden werden, wie in 12A gezeigt, und nachfolgende Schritte wurden entsprechend befolgt.
  • 13A-13F sind schematische Querschnittsveranschaulichungen verschiedener Stufen einer Herstellung der Vorlage 702 gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Wie in der Baugruppe 1300 aus 13A gezeigt, wird die Vorlage 702 auf einem Träger 1302 gefertigt und in einzelne Einheiten (oder Untereinheiten) zerteilt, was getrennt von dem Substratgehäuseherstellungs- und -montageprozess ist.
  • Der Prozess geht dann zum Bilden der in 13B gezeigten Baugruppe 1310 nach dem Bilden des einen oder der mehreren des Via 706 über. Bei manchen Ausführungsformen, bei denen die Vorlage 702 Glas umfasst, kann der Via 706 gebildet werden, indem eine lichtinduzierte Ätzung (LIDE: Light Induced Etching) angewandt wird, was zum Erzeugen von Durchgangslöchern mit hohem Aspektverhältnis (z. B. bis zu 9:1 für Länge zu Durchmesser) in Glas geeignet sein kann. Bei verschiedenen Ausführungsformen kann der LIDE-Prozess zwei Schritte umfassen: in dem ersten Schritt wird das Glas der Vorlage 702 lokal durch Laserpulse gemäß einem gewünschten Layout, zum Beispiel einem Via-Muster des einen oder der mehreren des Via 706, modifiziert; in dem zweiten Schritt werden die modifizierten Bereiche des Glases durch nasschemisches Ätzen, zum Beispiel mit Flusssäure, entfernt, was das modifizierte Material schneller als das nichtmodifizierte Material entfernt.
  • Bei manchen Ausführungsformen geht der Prozess dann zum Bilden der in 13C gezeigten Baugruppe 1312 nach dem Entfernen des Trägers 1302 über. Anschließend können einzelne Einheiten der Vorlage 702 anschließend durch geeignetes Zerteilen der Baugruppe 1312 gebildet werden.
  • Bei manchen anderen Ausführungsformen geht der Prozess von der Baugruppe 1310 aus 13B zum Bilden der Baugruppe 1314 aus 13D nach Laminieren oder anderweitigen Abscheiden der Anbringungsschicht 704 über der Vorlage 702 über. Bei manchen Ausführungsformen kann die Anbringungsschicht 704 einen Polyimidbondfilm oder ein anderes Material, das strukturiert werden kann, umfassen.
  • Der Prozess geht dann zum Bilden der Baugruppe 1316 aus 13E nach dem Entfernen des Trägers 1302 über. Die Baugruppe 1316 kann anschließend in einzelne Einheiten zerteilt und geeignet an dem Substrat 106 angebracht werden, wie zuvor erörtert wurde.
  • Obwohl 13A-13E verschiedene Vorgänge veranschaulichen, die in einer bestimmten Reihenfolge durchgeführt werden, ist dies lediglich veranschaulichend und die hier erörterten Vorgänge können gegebenenfalls umgeordnet und/oder wiederholt werden. Zum Beispiel können ein oder mehrere Vorgänge parallel mit dem Herstellen mehrerer Vorlagen im Wesentlichen zur gleichen Zeit durchgeführt werden. Bei einem anderen Beispiel können die Vorgänge in einer anderen Reihenfolge durchgeführt werden, um die Struktur einer speziellen Vorlage widerzuspiegeln. Zahlreiche andere Variationen sind ebenfalls möglich, um die gewünschte Struktur der Vorlage 702 zu erreichen. Ferner können zusätzliche Prozesse, die nicht veranschaulicht sind, auch durchgeführt werden, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Zum Beispiel können die Vorgänge verschiedene Reinigungsvorgänge, Oberflächenplanarisierungsvorgänge (z. B. unter Verwendung von CMP), Vorgänge zur Oberflächenaufrauhung, Vorgänge zum Aufnehmen von Barriere- und/oder Haftschichten nach Wunsch beinhalten.
  • Beispielhafte Vorrichtungen und Komponenten
  • Die hier offenbarten Gehäuse, z. B. eine beliebige der in 1A-12F gezeigten Ausführungsformen oder beliebige weitere hier beschriebene Ausführungsformen, können in einer beliebigen geeigneten elektronischen Komponente enthalten sein. 14-16 veranschaulichen verschiedene Beispiele für Gehäuse, Baugruppen und Vorrichtungen, die mit beliebigen der wie hier offenbarten IC-Gehäuse verwendet werden können oder diese beinhalten können.
  • 14 ist eine Seitenquerschnittsansicht eines beispielhaften IC-Gehäuses 2200, das mikroelektronische Baugruppe gemäß beliebigen der hier offenbarten Ausführungsformen beinhalten kann. Bei manchen Ausführungsformen kann das IC-Gehäuse 2200 ein System-in-Package (SiP) sein.
  • Wie in 14 gezeigt, kann die Gehäusestütze 2252 kann aus einem Isolator (z. B. einer Keramik, einem Aufbaufilm, einem Epoxidfilm mit Füllstoffteilchen darin usw.) gebildet sein und kann leitfähige Pfade aufweisen, die sich durch dem Isolator zwischen der ersten Fläche 2272 und der zweiten Fläche 2274 oder zwischen unterschiedlichen Stellen auf der ersten Fläche 2272 und/oder zwischen unterschiedlichen Stellen auf der zweiten Fläche 2274 erstrecken. Diese leitfähigen Pfade können die Form einer beliebigen der Zwischenverbindungsstrukturen annehmen, die Leitungen und/oder Vias umfassen, wie z. B. oben unter Bezugnahme auf 1 besprochen.
  • Die Gehäusestütze 2252 kann leitfähige Kontakte 2263 beinhalten, die mit einem leitfähigen Pfad 2262 durch die Gehäusestütze 2252 gekoppelt sind, wodurch es ermöglicht wird, dass eine Schaltungsanordnung innerhalb der Dies 2256 und/oder des Interposers 2257 elektrisch mit verschiedenen der leitfähigen Kontakte 2264 (oder mit anderen Vorrichtungen, die in der Gehäusestütze 2252 enthalten sind, nicht gezeigt) koppeln.
  • Das IC-Gehäuse 2200 kann einen Interposer 2257 beinhalten, der über leitfähige Kontakte 2261 des Interposers 2257, eine FLI 2265 und leitfähigen Kontakte 2263 der Gehäusestütze 2252 mit der Gehäusestütze 2252 gekoppelt ist. Die in 14 veranschaulichten FLI 2265 sind Lötkontakthügel, aber es können beliebige geeignete FLI 2265 verwendet werden, wie etwa Lötkontakthügel, Lötpfosten oder Bonddrähte.
  • Das IC-Gehäuse 2200 kann einen oder mehrere Dies 2256 beinhalten, die über leitfähige Kontakte 2254 von Dies 2256, FL! 2258 und leitfähige Kontakte 2260 eines Interposers 2257 mit dem Interposer 2257 gekoppelt sind. Bei verschiedenen Ausführungsformen kann der Interposer 2257 eine Beschichtung 118 (oder 202 oder ähnliche Beschichtungen), wie hier beschrieben, beinhalten. Die leitfähigen Kontakte 2260 können mit (nicht gezeigten) leitfähigen Pfaden durch den Interposer 2257 gekoppelt sein, wodurch es ermöglicht wird, dass eine Schaltungsanordnung innerhalb der Dies 2256 elektrisch mit verschiedenen der leitfähigen Kontakte 2261 (oder mit anderen nicht gezeigten Vorrichtungen, die in dem Interposer 2257 enthalten sind) gekoppelt werden. Die in 14 veranschaulichten FLI 2258 sind Lötkontakthügel, aber es können beliebige geeignete FLI 2258 verwendet werden, wie etwa Lötkontakthügel, Lötpfosten oder Bonddrähte. Wie hier verwendet, kann sich ein „leitfähiger Kontakt“ auf einen Teil eines elektrisch leitfähigen Materials (z. B. Metalls) beziehen, der als eine Grenzfläche zwischen unterschiedlichen Komponenten dient; leitfähige Kontakte können in einer Oberfläche einer Komponente vertieft, bündig mit dieser sein oder sich von dieser weg erstrecken und können eine beliebige geeignete Form (z. B. ein leitfähiges Pad oder ein Sockel) annehmen.
  • Bei manchen Ausführungsformen kann ein Unterfüllungsmaterial 2266 zwischen der Gehäusestütze 2252 und dem Interposer 2257 um die FLI 2265 herum angeordnet sein und kann eine Vergussmasse 2268 kann um die Dies 2256 und den Interposer 2257 herum und in Kontakt mit der Gehäusestütze 2252 angeordnet sein. Bei manchen Ausführungsformen kann das Unterfüllungsmaterial 2266 das gleiche wie der Verguss 2268 sein. Beispielhafte Materialien, die für das Unterfüllungsmaterial 2266 und den Verguss 2268 verwendet werden können, sind geeignete Epoxide. SLI 2270 können mit den leitfähigen Kontakten 2264 gekoppelt sein. Die SLI 2270, die in 14 veranschaulicht sind, sind Lötkugeln (z. B. für eine Kugelgitterarray(BGA)-Anordnung), aber es können beliebige geeignete SLI 2270 verwendet werden (z. B. Stifte in einer Stiftgitterarray-Anordnung oder Kontaktflecken in einer Kontaktfleckgitterarray-Anordnung). Die SLI 2270 können verwendet werden, um das IC-Gehäuse 2200 mit einer anderen Komponente, wie etwa einer Leiterplatte (z. B. einer Hauptplatine), einem Interposer oder einem anderen IC-Gehäuse zu koppeln, wie dies in der Technik bekannt ist und nachstehend unter Bezugnahme auf 15 besprochen wird.
  • Bei Ausführungsformen, bei denen das IC-Gehäuse 2200 mehrere Dies 2256 beinhaltet, kann das IC-Gehäuse 2200 als ein Mehrfachchipgehäuse (MCP: Multi-Chip Package) bezeichnet werden. Die Dies 2256 können eine Schaltungsanordnung zum Durchführen einer beliebigen gewünschten Funktionalität beinhalten. Neben einem oder mehreren der Dies 2256, die Komponenten der IC-Dies 112 oder 114 umfassen, wie hier beschrieben, können zum Beispiel ein oder mehrere der Dies 2256 Logik-Dies (z. B. siliciumbasierte Dies) sein, können ein oder mehrere der Dies 2256 Speicher-Dies sein (z. B. Speicher mit hoher Bandbreite) usw. Bei manchen Ausführungsformen beinhalten möglicherweise wenigstens manche der Dies 2256 keine Komponenten der IC-Dies 112 oder 114, wie hier beschrieben.
  • Obwohl das in 14 veranschaulichte IC-Gehäuse 2200 ein Flip-Chip-Gehäuse ist, können andere Gehäusearchitekturen verwendet werden. Zum Beispiel kann das IC-Gehäuse 2200 ein BGA-Gehäuse sein, wie etwa ein eWLB-Gehäuse (eWLB: Embedded Wafer-Level Ball Grid Array - eingebettete Waferebene-Kugelgitteranordnung). Bei einem anderen Beispiel kann das IC-Gehäuse 2200 ein WLCSP (WLCSP: Wafer-Level Chip Scale Package) oder ein Panel-Fanout(FO)-Gehäuse sein. Obwohl zwei Dies 2256 in dem IC-Gehäuse 2200 veranschaulicht sind, kann ein IC-Gehäuse 2200 eine beliebige gewünschte Anzahl an Dies 2256 beinhalten. Das IC-Gehäuse 2200 kann zusätzliche passive Komponenten beinhalten, wie etwa oberflächenmontierte Widerstände, Kondensatoren und Induktivitäten, die über der ersten Fläche 2272 oder der zweiten Fläche 2274 der Gehäusestütze 2252 oder auf beiden Flächen des Interposers 2257 angeordnet sind. Allgemeiner kann das IC-Gehäuse 2200 beliebige andere aktive oder passive Komponenten beinhalten, die in der Technik bekannt sind.
  • 15 ist eine Querschnittsseitenansicht einer IC-Vorrichtungsbaugruppe 2300, die Komponenten mit einer oder mehreren mikroelektronischen Baugruppen 100 beinhalten kann, gemäß beliebigen der hier offenbarten Ausführungsformen. Die IC-Vorrichtungsbaugruppe 2300 beinhaltet eine Anzahl an Komponenten, die auf einer Leiterplatte 2302 (die z. B. eine Hauptplatine sein kann) angeordnet sind. Die IC-Vorrichtungsbaugruppe 2300 beinhaltet Komponenten, die über einer ersten Fläche 2340 der Leiterplatte 2302 und auf einer gegenüberliegenden zweiten Fläche 2342 der Leiterplatte 2302 angeordnet sind; allgemein können Komponenten über einer oder beiden Flächen 2340 und 2342 angeordnet sein. Insbesondere können beliebige geeignete der Komponenten der IC-Vorrichtungsbaugruppe 2300 beliebige der einen oder mehreren mikroelektronischer Baugruppen 100 gemäß beliebigen der hier offenbarten Ausführungsformen beinhalten; z. B. können beliebige der nachstehend unter Bezugnahme auf die IC-Vorrichtungsbaugruppe 2300 besprochenen IC-Gehäuse können die Form einer beliebigen der oben unter Bezugnahme auf 14 besprochenen Ausführungsformen des IC-Gehäuses 2200 annehmen.
  • Bei manchen Ausführungsformen kann die Leiterplatte 2302 eine PCB sein, die mehrere Metallschichten beinhaltet, die durch Schichten aus einem Isolator voneinander getrennt und durch elektrisch leitfähige Vias miteinander verbunden sind. Eine oder mehrere beliebige der Metallschichten können in einer gewünschten Schaltungsstruktur gebildet sein, um elektrische Signale (optional in Verbindung mit anderen Metallschichten) zwischen den mit der Leiterplatte 2302 gekoppelten Komponenten zu führen. Bei manchen Ausführungsformen kann die Leiterplatte 2302 eine Nicht-PCB-Gehäusestütze sein.
  • 15 veranschaulicht, dass bei manchen Ausführungsformen die IC-Vorrichtungsbaugruppe 2300 eine Gehäuse-auf-Interposer-Struktur 2336 beinhalten kann, die durch Kopplungskomponenten 2316 mit der ersten Fläche 2340 der Leiterplatte 2302 gekoppelt ist. Obwohl dies nicht gezeigt ist, um die Zeichnung nicht zu überfüllen, kann die Gehäuse-auf-Interposer-Struktur 2336 bei manchen Ausführungsformen einen Glaskern, wie etwa den Kern 104, umfassen. Bei anderen Ausführungsformen umfasst die Gehäuse-auf-Interposer-Struktur 2336 möglicherweise keinen Glaskern. Die Kopplungskomponenten 2316 können die Gehäuse-auf-Interposer-Struktur 2336 elektrisch und mechanisch mit der Leiterplatte 2302 koppeln und können Lötkugeln (wie gezeigt), männliche und weibliche Teile eines Sockels, einen Klebstoffstoff, ein Unterfüllungsmaterial und/oder eine beliebige andere geeignete elektrische und/oder mechanische Kopplungsstruktur beinhalten.
  • Die Gehäuse-auf-Interposer-Struktur 2336 kann ein IC-Gehäuse 2320 beinhalten, das durch Kopplungskomponenten 2318 mit einem Interposer 2304 gekoppelt ist. Bei manchen Ausführungsformen kann das IC-Gehäuse 2320 eine mikroelektronische Baugruppe 100, einschließlich eines Substrats 102 mit einem Kern 104, der einen Hohlraum 106 aufweist, und andere Komponenten umfassen, wie hier beschrieben, die nicht gezeigt sind, um die Zeichnung nicht zu überfüllen. Die Kopplungskomponenten 2318 können eine beliebige geeignete Form in Abhängigkeit von gewünschten Funktionalitäten annehmen, wie etwa die oben unter Bezugnahme auf die Kopplungskomponenten 2316 besprochenen Formen. Bei manchen Ausführungsformen kann das IC-Gehäuse 2320 kann das IC-Gehäuse 2200 sein oder beinhalten, wie z. B. zuvor unter Bezugnahme auf 14 beschrieben.
  • Obwohl ein einziges IC-Gehäuse 2320 in 15 gezeigt ist, können mehrere IC-Gehäuse mit dem Interposer 2304 gekoppelt sein; tatsächlich können zusätzliche Interposer mit dem Interposer 2304 gekoppelt sein. Der Interposer 2304 kann eine dazwischenliegende Gehäusestütze bereitstellen, die verwendet wird, um eine Brücke zwischen der Leiterplatte 2302 und dem IC-Gehäuse 2320 zu bilden. Allgemein kann der Interposer 2304 eine Verbindung auf ein größeres Rastermaß umverteilen oder eine Verbindung zu einer anderen Verbindung umleiten. Zum Beispiel kann der Interposer 2304 das IC-Gehäuse 2320 mit einer BGA der Kopplungskomponenten 2316 zum Koppeln mit der Leiterplatte 2302 koppeln.
  • Bei der in 15 veranschaulichten Ausführungsform sind das IC-Gehäuse 2320 und die Leiterplatte 2302 auf gegenüberliegenden Seiten des Interposers 2304 angebracht. Bei anderen Ausführungsformen können das IC-Gehäuse 2320 und die Leiterplatte 2302 an einer gleichen Seite des Interposers 2304 angebracht sein. Bei manchen Ausführungsformen können drei oder mehr Komponenten mittels des Interposers 2304 miteinander verbunden sein.
  • Der Interposer 2304 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie etwa Polyimid, gebildet sein. Bei manchen Implementierungen kann der Interposer 2304 aus alternativen starren oder flexiblen Materialien gebildet sein, die die gleichen oben zur Verwendung in einem Halbleitersubstrat beschriebenen Materialien beinhalten können, wie etwa Silicium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien. Der Interposer 2304 kann Metallzwischenverbindungen 2308 und Vias 2310 beinhalten, einschließlich TSVs 2306. Der Interposer 2304 kann ferner eingebettete Vorrichtungen 2314 beinhalten, die sowohl passive als auch aktive Vorrichtungen beinhalten. Solche Vorrichtungen können unter anderem Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren, Elektrostatische-Entladung(ESD)-Vorrichtungen und Speichervorrichtungen beinhalten. Komplexere Vorrichtungen, wie etwa Hochfrequenz(HF)-Vorrichtungen, Leistungsverstärker, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und Mikroelektromechanisches-System(MEMS)-Vorrichtungen, können auch auf dem Interposer 2304 gebildet werden. Die Gehäuse-auf-Interposer-Struktur 2336 kann die Form beliebiger der in der Technik bekannten Gehäuse-auf-Interposer-Strukturen annehmen.
  • Bei manchen Ausführungsformen kann die IC-Vorrichtungsbaugruppe 2300 ein IC-Gehäuse 2324 beinhalten, das durch Kopplungskomponenten 2322 mit der ersten Fläche 2340 der Leiterplatte 2302 gekoppelt ist. Die Kopplungskomponenten 2322 können die Form beliebiger der oben unter Bezugnahme auf die Kopplungskomponenten 2316 besprochenen Ausführungsformen annehmen und das IC-Gehäuse 2324 kann die Form beliebiger der oben unter Bezugnahme auf das IC-Gehäuse 2320 besprochenen Ausführungsformen annehmen.
  • Bei manchen Ausführungsformen kann die IC-Vorrichtungsbaugruppe 2300 eine Gehäuse-auf-Gehäuse-Struktur 2334 beinhalten, die durch die Kopplungskomponenten 2328 mit der zweiten Fläche 2342 der Leiterplatte 2302 gekoppelt ist. Die Gehäuse-auf-Gehäuse-Struktur 2334 kann ein IC-Gehäuse 2326 und ein IC-Gehäuse 2332 beinhalten, die durch Kopplungskomponenten 2330 so miteinander gekoppelt sind, dass das IC-Gehäuse 2326 zwischen der Leiterplatte 2302 und dem IC-Gehäuse 2332 angeordnet ist. Die Kopplungskomponenten 2328 und 2330 können die Form beliebiger Ausführungsformen der oben besprochenen Kopplungskomponenten 2316 annehmen und die IC-Gehäuse 2326 und/oder 2332 können die Form beliebiger Ausführungsformen des oben besprochenen IC-Gehäuses 2320 annehmen. Die Gehäuse-auf-Gehäuse-Struktur 2334 kann gemäß beliebiger in der Technik bekannter Gehäuse-auf-Gehäuse-Strukturen konfiguriert sein.
  • 16 ist ein Blockdiagramm einer beispielhaften Rechenvorrichtung 2400, die eine oder mehrere Komponenten mit einem oder mehreren IC-Gehäusen beinhalten kann, gemäß beliebigen der hier offenbarten Ausführungsformen. Zum Beispiel können beliebige geeignete der Komponenten der Rechenvorrichtung 2400 eine mikroelektronische Baugruppen 100 gemäß beliebigen der hier offenbarten Ausführungsformen beinhalten. Bei einem anderen Beispiel können eine oder mehrere beliebige der Komponenten der Rechenvorrichtung 2400 beliebige Ausführungsformen des IC-Gehäuses 2200 (wie z. B. in 14 gezeigt) beinhalten. Bei noch einem anderen Beispiel können eine oder mehrere beliebige der Komponenten der Rechenvorrichtung 2400 eine IC-Vorrichtungsbaugruppe 2300 (z. B. wie in 15 gezeigt) beinhalten.
  • Eine Reihe von Komponenten ist in 16 als in der Rechenvorrichtung 2400 enthalten veranschaulicht, jedoch können eine oder mehrere beliebige dieser Komponenten weggelassen oder dupliziert werden, wie für die Anwendung geeignet. Bei manchen Ausführungsformen können manche oder alle der Komponenten, die in der Rechenvorrichtung 2400 enthalten sind, an einer oder mehreren Hauptplatinen befestigt sein. Bei manchen Ausführungsformen können manche oder alle dieser Komponenten auf einem einzigen SOC-Die gefertigt sein.
  • Außerdem beinhaltet die Rechenvorrichtung 2400 bei verschiedenen Ausführungsformen möglicherweise nicht eine oder mehrere der in 16 veranschaulichten Komponenten, sondern kann die Rechenvorrichtung 2400 eine Schnittstellenschaltungsanordnung zum Koppeln mit der einen oder den mehreren Komponenten beinhalten. Zum Beispiel beinhaltet die Rechenvorrichtung 2400 möglicherweise keine Anzeigevorrichtung 2406, sondern kann eine Anzeigevorrichtungsschnittstellenschaltungsanordnung (z. B. einen Verbinder und eine Treiberschaltungsanordnung) beinhalten, mit der eine Anzeigevorrichtung 2406 gekoppelt werden kann. In einem anderen Satz von Beispielen beinhaltet die Rechenvorrichtung 2400 möglicherweise keine Audioeingabevorrichtung 2418 oder Audioausgabevorrichtung 2408, aber kann eine Audioeingabe- oder -ausgabevorrichtungsschnittstellenschaltungsanordnung (z. B. Verbinder und eine Unterstützungsschaltungsanordnung) beinhalten, mit der eine Audioeingabevorrichtung 2418 oder die Audioausgabevorrichtung 2408 gekoppelt werden kann.
  • Die Rechenvorrichtung 2400 kann eine Verarbeitungsvorrichtung 2402 (z. B. eine oder mehrere Verarbeitungsvorrichtungen) beinhalten. Wie hier verwendet, kann der Ausdruck „Verarbeitungsvorrichtung“ oder „Prozessor“ auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung verweisen, die bzw. der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder einem Speicher gespeichert werden können. Die Verarbeitungsvorrichtung 2402 kann einen oder mehrere Digitalsignalprozessoren (DSPs), ASICs, CPUs, GPUs, Kryptoprozessoren (spezialisierte Prozessoren, die kryptografische Algorithmen in Hardware ausführen), Serverprozessoren oder beliebige andere geeignete Verarbeitungsvorrichtungen beinhalten. Die Rechenvorrichtung 2400 kann einen Speicher 2404 beinhalten, welcher selbst eine oder mehrere Speichervorrichtungen beinhalten kann, wie etwa flüchtigen Speicher (z. B. dynamischen Direktzugriffsspeicher (DRAM)), nichtflüchtigen Speicher (z. B. Nur-Lese-Speicher (ROM)), Flash-Speicher, Festkörperspeicher und/oder eine Festplatte. Bei manchen Ausführungsformen kann der Speicher 2404 einen Speicher beinhalten, der einen Die mit der Verarbeitungsvorrichtung 2402 teilt. Dieser Speicher kann als Cache-Speicher verwendet werden und kann einen eingebetteten dynamischen Direktzugriffsspeicher (eDRAM) oder einen magnetischen Spintransferdrehmoment-Direktzugriffsspeicher (STT-MRAM) beinhalten.
  • Bei manchen Ausführungsformen kann die Rechenvorrichtung 2400 einen Kommunikationschip 2412 (z. B. einen oder mehrere Kommunikationschips; es wird angemerkt, dass die Begriffe „Chip“, „Die“ und „IC-Die“ hier austauschbar verwendet werden) beinhalten. Zum Beispiel kann der Kommunikationschip 2412 zum Verwalten drahtloser Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 2400 ausgebildet sein. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keinerlei Drähte enthalten, obwohl sie bei manchen Ausführungsformen diese nicht enthalten können.
  • Der Kommunikationschip 2412 kann beliebige einer Reihe von Drahtlosstandards oder -protokollen implementieren, einschließlich Institute-for-Electrical-and-Electronic-Engineers(IEEE)-Standards einschließlich Wi-Fi (IEEE-802.11-Familie), IEEE-802.16-Standards (z. B. IEEE-802.16-2005-Amendment), Long-Term-Evolution(LTE)-Project zusammen mit allen Änderungen, Aktualisierungen und/oder Revisionen (z. B. Advanced-LTE-Project, Ultramobile-Broadband(UMB)-Projekt (auch als „3GPP2“ bezeichnet) usw.). IEEE-802.16-kompatible Broadband-Wireless-Access(BWA)-Netze werden allgemein als WiMAX-Netze bezeichnet, ein Akronym, das für Worldwide Interoperability for Microwave Access steht, was eine Zertifikationsmarke für Produkte ist, die Konformitäts- und Interoperabilitätstests für die IEEE-802.16-Standards bestehen. Der Kommunikationschip 2412 kann gemäß einem Global-System-for-Mobile-Communication(GSM)-, General-Packet-Radio-Service(GPRS)-, Universal-Mobile-Telecommunications-System(UMTS)-, High-Speed-Packet-Access(HSPA)-, Evolved-HSPA(E-HSPA)- oder LTE-Netz arbeiten. Der Kommunikationschip 2412 kann gemäß Enhanced Data for GSM Evolution (EDGE), GSM EDGE Radio Access Network (GERAN), Universal Terrestrial Radio Access Network (UTRAN) oder Evolved UTRAN (E-UTRAN) arbeiten. Der Kommunikationschip 2412 kann gemäß Code Division Multiple Access (CDMA), Time Division Multiple Access (TDMA), Digital Enhanced Cordless Telecommunications (DECT), Evolution-Data Optimized (EV-DO) und Abwandlungen davon sowie beliebigen anderen Drahtlosprotokollen, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden, arbeiten. Der Kommunikationschip 2412 kann bei anderen Ausführungsformen gemäß anderen Drahtlosprotokollen arbeiten. Die Rechenvorrichtung 2400 kann eine Antenne 2422 beinhalten, um drahtlose Kommunikationen zu erleichtern und/oder um andere drahtlose Kommunikationen (wie etwa AM- oder FM-Funkübertragungen) zu empfangen.
  • Bei manchen Ausführungsformen kann der Kommunikationschip 2412 drahtgebundene Kommunikationen verwalten, wie etwa elektrische, optische oder beliebige andere geeignete Kommunikationsprotokolle (z. B. das Ethernet). Wie oben erwähnt, kann der Kommunikationschip 2412 mehrere Kommunikationschips beinhalten. Beispielsweise kann ein erster Kommunikationschip 2412 für drahtlose Kommunikationen mit kürzerer Reichweite dediziert sein, wie etwa WiFi oder Bluetooth, und kann ein zweiter Kommunikationschip 2412 für drahtlose Kommunikationen mit längerer Reichweite dediziert sein, wie etwa globales Positionierungssystem (GPS), EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO oder andere. Bei manchen Ausführungsformen kann ein erster Kommunikationschip 2412 drahtlosen Kommunikationen dediziert sein und ein zweiter Kommunikationschip 2412 kann drahtgebundenen Kommunikationen dediziert sein.
  • Die Rechenvorrichtung 2400 kann eine Batterie-/Leistungsschaltungsanordnung 2414 beinhalten. Die Batterie-/Leistungsschaltungsanordnung 2414 kann eine oder mehrere Energiespeicherungsvorrichtungen (z. B. Batterien oder Kondensatoren) und/oder eine Schaltungsanordnung zum Koppeln von Komponenten der Rechenvorrichtung 2400 mit einer von der Rechenvorrichtung 2400 separaten Energiequelle (z. B. der AC-Netzversorgung) beinhalten.
  • Die Rechenvorrichtung 2400 kann eine Anzeigevorrichtung 2406 (oder eine entsprechende Schnittstellenschaltungsanordnung, wie oben besprochen) beinhalten. Die Anzeigevorrichtung 2406 kann beliebige visuelle Indikatoren beinhalten, wie etwa zum Beispiel ein Heads-Up-Display, einen Computermonitor, einen Projektor, eine Berührungsbildschirmanzeige, eine Flüssigkristallanzeige (LCD), eine Leuchtdiodenanzeige oder eine Flachbildschirmanzeige.
  • Die Rechenvorrichtung 2400 kann die Audioausgabevorrichtung 2408 (oder eine entsprechende Schnittstellenschaltungsanordnung, wie oben besprochen) beinhalten. Die Audioausgabevorrichtung 2408 kann eine beliebige Vorrichtung beinhalten, die einen akustischen Indikator erzeugt, wie etwa zum Beispiel Lautsprecher, Kopfhörer oder Ohrhörer.
  • Die Rechenvorrichtung 2400 kann die Audioeingabevorrichtung 2418 (oder eine entsprechende Schnittstellenschaltungsanordnung, wie oben besprochen) beinhalten. Die Audioeingabevorrichtung 2418 kann eine beliebige Vorrichtung beinhalten, die ein Signal erzeugt, das einen Ton repräsentiert, wie etwa Mikrofone, Mikrofonarrays oder digitale Instrumente (z. B. Instrumente mit einem Musical-Instrument-Digital-Interface(MIDI)-Ausgang).
  • Die Rechenvorrichtung 2400 kann eine GPS-Vorrichtung 2416 (oder eine entsprechende Schnittstellenschaltungsanordnung, wie oben besprochen) beinhalten. Die GPS-Vorrichtung 2416 kann in Kommunikation mit einem satellitenbasierten System stehen und einen Standort der Rechenvorrichtung 2400 empfangen, wie in der Technik bekannt ist.
  • Die Rechenvorrichtung 2400 kann eine andere Ausgabevorrichtung 2410 (oder eine entsprechende Schnittstellenschaltungsanordnung, wie oben besprochen) beinhalten. Beispiele für die andere Ausgabevorrichtung 2410 können einen Audiocodec, einen Videocodec, einen Drucker, einen drahtgebundenen oder drahtlosen Sender zum Liefern von Informationen an andere Vorrichtungen oder eine zusätzliche Speicherungsvorrichtung beinhalten.
  • Die Rechenvorrichtung 2400 kann eine andere Eingabevorrichtung 2420 (oder eine entsprechende Schnittstellenschaltungsanordnung, wie oben besprochen) beinhalten. Beispiele für die andere Eingabevorrichtung 2420 können einen Beschleunigungsmesser, ein Gyroskop, einen Kompass, eine Bilderfassungsvorrichtung, eine Tastatur, eine Cursor-Steuervorrichtung wie etwa eine Maus, einen Stift, ein Berührungsfeld, ein Strichcodelesegerät, ein Quick-Response(QR)-Code-Lesegerät, einen beliebigen Sensor oder ein Hochfrequenzidentifikation(RFID)-Lesegerät beinhalten.
  • Die Rechenvorrichtung 2400 kann einen beliebigen gewünschten Formfaktor aufweisen, wie etwa eine handgehaltene oder mobile Rechenvorrichtung (z. B. ein Mobiltelefon, ein Smartphone, eine mobile Internetvorrichtung, ein Musik-Player, ein Tablet-Computer, ein Laptop-Computer, ein Netbook-Computer, ein Ultrabook-Computer, ein persönlicher digitaler Assistent (PDA), ein ultramobiler Personal-Computer usw.), eine Desktop-Rechenvorrichtung, ein Server oder eine andere vernetzte Rechenkomponente, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Fahrzeugsteuereinheit, eine digitale Kamera, ein digitaler Videorekorder oder eine Wearable-Rechenvorrichtung. Bei manchen Ausführungsformen kann die Rechenvorrichtung 2400 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • Ausgewählte Beispiele
  • Die folgenden Absätze stellen verschiedene Beispiele für die hier offenbarten Ausführungsformen bereit.
  • Beispiel 1 stellt ein Substrat (z. B. 102, 106) einer mikroelektronischen Baugruppe (z. B. 100) bereit, wobei das Substrat Folgendes umfasst: Leiterbahnen (z. B. 114, 144) durch ein organisches Dielektrikum (z. B. 112, 142); und eine Beschichtung (z. B. 118, 202, 502, 508, 702), die Silicium und Sauerstoff umfasst. Das Substrat ist dazu konfiguriert, durch wenigstens einen oder mehrere leitfähige Vias (z. B. 122, 204, 506, 510, 706) durch die Beschichtung elektrisch und mechanisch mit einer Komponente (z. B. 106, 102 oder 104) zu koppeln, wobei der eine oder die mehreren leitfähigen Vias elektrisch mit den Leiterbahnen verbunden sind, sodass sich die Beschichtung zwischen dem organischen Dielektrikum und der Komponente befindet, wenn sie gekoppelt sind.
  • Beispiel 2 stellt das Substrat aus Beispiel 1 bereit, wobei die Beschichtung eine Glasschicht (z. B. 202, 508, 702) umfasst.
  • Beispiel 3 stellt das Substrat aus Beispiel 2 bereit, das ferner eine Anbringungsschicht (z. B. 704) zwischen der Schicht aus Glas und dem organischen Dielektrikum (z. B. 7A) umfasst.
  • Beispiel 4 stellt das Substrat aus Beispiel 3 bereit, wobei die Anbringungsschicht das organische Dielektrikum umfasst.
  • Beispiel 5 stellt das Substrat aus Beispiel 3 bereit, wobei die Anbringungsschicht mehrere Schichten eines anderen organischen Dielektrikums umfasst.
  • Beispiel 6 stellt das Substrat aus Beispiel 3 bereit, wobei die Anbringungsschicht wenigstens eine erste Schicht eines anderen organischen Dielektrikums und eine zweite Schicht eines Bondfilms umfasst.
  • Beispiel 7 stellt das Substrat aus Beispiel 3 bereit, wobei die Anbringungsschicht eine Schicht eines Bondfilms umfasst.
  • Beispiel 8 stellt das Substrat aus Beispiel 3 bereit, wobei sich der eine oder die mehreren leitfähigen Vias durch die Anbringungsschicht zu einer darunterliegenden Metallisierung der Leiterbahnen unterhalb der Anbringungsschicht erstrecken.
  • Beispiel 9 stellt das Substrat aus Beispiel 8 bereit, wobei der eine oder die mehreren leitfähigen Vias durch die Anbringungsschicht einen Unterschnitt unter der Beschichtung (z. B. 7B) mit im Wesentlichen keiner Fehlausrichtung an einer Grenzfläche der Beschichtung zu der Anbringungsschicht umfassen.
  • Beispiel 10 stellt das Substrat aus Beispiel 8 bereit, wobei der eine oder die mehreren leitfähigen Vias durch die Anbringungsschicht eine Ausbauchung unter der Beschichtung (z. B. 7C) mit im Wesentlichen keiner Fehlausrichtung an einer Grenzfläche der Beschichtung zu der Anbringungsschicht umfassen.
  • Beispiel 11 stellt das Substrat aus Beispiel 8 bereit, wobei der eine oder die mehreren leitfähigen Vias durch die Anbringungsschicht eine Verjüngung unter der Beschichtung (z. B. 7D) mit im Wesentlichen keiner Fehlausrichtung an einer Grenzfläche der Beschichtung zu der Anbringungsschicht umfassen.
  • Beispiel 12 stellt das Substrat aus einem der Beispiele 1-2 bereit, wobei die Beschichtung eine erste Beschichtung umfasst, und der eine oder die mehreren leitfähigen Vias einen ersten Satz leitfähiger Vias umfassen, die Komponente eine zweite Beschichtung (z. B. 130), die Silicium und Sauerstoff umfasst, und einen zweiten Satz leitfähiger Vias (z. B. 134) durch die zweite Beschichtung beinhaltet, und der erste Satz leitfähiger Vias und die erste Beschichtung dazu konfiguriert sind, an den zweiten Satz leitfähiger Vias bzw. die zweite Beschichtung zu binden, um hybride Bondungen zu bilden.
  • Beispiel 13 stellt das Substrat aus einem der Beispiele 1-2 bereit, wobei sich die Beschichtung in Kontakt mit dem organischen Dielektrikum befindet.
  • Beispiel 14 stellt das Substrat aus einem der Beispiele 1-2 bereit, das ferner einen Lötstopplack (z. B. 116) zwischen der Beschichtung und dem organischen Dielektrikum umfasst.
  • Beispiel 15 stellt das Substrat aus einem der Beispiele 1-14 bereit, das ferner einen Kern (z. B. 108) umfasst, wobei sich das organische Dielektrikum auf beiden Seiten des Kerns befindet.
  • Beispiel 16 stellt das Substrat aus Beispiel 15 bereit, wobei der Kern Glas umfasst.
  • Beispiel 17 stellt das Substrat aus Beispiel 15 bereit, wobei der Kern ein organisches Material umfasst.
  • Beispiel 18 stellt das Substrat aus Beispiel 15 bereit, wobei der Kern Durchkontaktierungen (z. B. 110) umfasst.
  • Beispiel 19 stellt das Substrat aus einem der Beispiele 1-18 bereit, wobei das organische Dielektrikum und die Leiterbahnen alternierende Schichten umfassen und mit leitfähigem Material gefüllte Vias wenigstens zwei Schichten der Leiterbahnen durch das organische Dielektrikum koppeln.
  • Beispiel 20 stellt das Substrat aus einem der Beispiele 1-19 bereit, wobei die Komponente ein anderes Substrat (z. B. 106) umfasst.
  • Beispiel 21 stellt das Substrat aus Beispiel 20 bereit, wobei das andere Substrat ein Patch-Substrat umfasst.
  • Beispiel 22 stellt das Substrat aus Beispiel 20 bereit, wobei das andere Substrat einen Interposer umfasst.
  • Beispiel 23 stellt das Substrat aus Beispiel 20 bereit, wobei ein IC-Die (z. B. 136) in dem anderen Substrat eingebettet ist.
  • Beispiel 24 stellt das Substrat aus einem der Beispiele 1-19 bereit, wobei die Komponente einen IC-Die (z. B. 104) umfasst.
  • Beispiel 25 stellt das Substrat aus einem der Beispiele 1-24 bereit, wobei: sich die Beschichtung auf einer ersten Seite (z. B. 120) befindet, die leitfähigen Vias dazu konfiguriert sind, durch Zwischenverbindungen eines ersten Typs (z. B. MLI 126) mit der Komponente zu koppeln, und das Substrat dazu konfiguriert ist, durch Zwischenverbindungen eines zweiten Typs (z. B. SLI 124) mit einer PCB auf einer der ersten Seite gegenüberliegenden, zweiten Seite (z. B. 128) zu koppeln.
  • Beispiel 26 stellt das Substrat aus Beispiel 25 bereit, wobei ein erstes Rastermaß der Zwischenverbindungen des ersten Typs kleiner als ein zweites Rastermaß der Zwischenverbindungen des zweiten Typs ist.
  • Beispiel 27 stellt das Substrat (z. B. 106 aus 5, 6) aus Beispiel 1 bereit, das ferner Folgendes umfasst: eine Vergussmasse (z. B. 132); und eine RDL in Kontakt mit der Vergussmasse. Die RDL umfasst das organische Dielektrikum (z. B. 142) und die Leiterbahnen (z. B. 144), und die RDL befindet sich zwischen der Vergussmasse und der Beschichtung (z. B. 502, 508).
  • Beispiel 28 stellt das Substrat aus Beispiel 27 bereit, wobei die Beschichtung eine erste Beschichtung auf einer ersten Seite (z. B. 504) umfasst, und das Substrat ferner eine zweite Beschichtung (z. B. 130), die Silicium und Sauerstoff umfasst, auf einer der ersten Seite gegenüberliegenden, zweiten Seite (z. B. 128) umfasst. Die Vergussmasse befindet sich zwischen der RDL und der zweiten Beschichtung.
  • Beispiel 29 stellt das Substrat aus einem der Beispiele 27-28 bereit, das ferner einen IC-Die (z. B. 136) umfasst, der in der Vergussmasse eingebettet ist.
  • Beispiel 30 stellt das Substrat aus Beispiel 29 bereit, wobei der IC-Die TSVs umfasst.
  • Beispiel 31 stellt das Substrat aus einem der Beispiele 28-30 bereit, wobei der eine oder die mehreren leitfähigen Vias einen ersten Satz leitfähiger Vias umfassen, und das Substrat ferner einen zweiten Satz leitfähiger Vias durch die zweite Beschichtung umfasst, wobei der zweite Satz leitfähiger Vias zum elektrischen und mechanischen Koppeln mit einer anderen Komponente konfiguriert ist.
  • Beispiel 32 stellt das Substrat aus Beispiel 31 bereit, wobei die Komponente einen anderen IC-Die (z. B. 104) umfasst und die andere Komponente ein anderes Substrat (z. B. 102) umfasst.
  • Beispiel 33 stellt das Substrat aus einem der Beispiele 27-32 bereit, wobei das erste Substrat TMVs umfasst.
  • Beispiel 34 stellt eine mikroelektronische Baugruppe (z. B. 100) bereit, die Folgendes umfasst: einen IC-Die (z. B. 104); ein erstes Substrat (z. B. 106), das eine erste Seite (z. B. 504) und eine der ersten Seite gegenüberliegende, zweite Seite (z. B. 128) umfasst; und ein zweites Substrat (z. B. 102), wobei das erste Substrat mit dem IC-Die auf der ersten Seite und mit dem zweiten Substrat auf der zweiten Seite gekoppelt ist, und das erste Substrat eine erste Beschichtung (z. B. 130) an einer Grenzfläche zwischen dem ersten Substrat und dem zweiten Substrat beinhaltet, das zweite Substrat eine zweite Beschichtung (z. B. 118, 202) an der Grenzfläche beinhaltet, und die erste Beschichtung und die zweite Beschichtung Silicium und Sauerstoff umfassen.
  • Beispiel 35 stellt das mikroelektronische Gehäuse aus Beispiel 34 bereit, wobei die zweite Beschichtung eine Schicht aus Glas umfasst.
  • Beispiel 36 stellt das mikroelektronische Gehäuse aus einem der Beispiele 34-35 bereit, wobei ein erster Satz leitfähiger Kontakte, die durch die erste Beschichtung freigelegt sind, an einen zweiten Satz leitfähiger Kontakte gebondet ist, die durch die zweite Beschichtung an der Grenzfläche freigelegt sind.
  • Beispiel 37 stellt das mikroelektronische Gehäuse aus Beispiel 36 bereit, wobei der erste Satz leitfähiger Kontakte durch Lot an den zweiten Satz leitfähiger Kontakte gebondet ist.
  • Beispiel 38 stellt das mikroelektronische Gehäuse aus Beispiel 36 bereit, wobei die erste Beschichtung mit der zweiten Beschichtung an der Grenzfläche gebondet ist, um hybride Bondungen zu bilden.
  • Beispiel 39 stellt das mikroelektronische Gehäuse aus Beispiel 36 bereit, wobei der erste Satz leitfähiger Kontakte durch einen ersten Satz leitfähiger Vias in der ersten Beschichtung freigelegt ist, und der zweite Satz leitfähiger Kontakte durch einen zweiten Satz leitfähiger Vias in der ersten Beschichtung freigelegt ist.
  • Beispiel 40 stellt das mikroelektronische Gehäuse aus Beispiel 39 bereit, wobei der erste Satz leitfähiger Vias elektrisch mit einem ersten Satz von Leiterbahnen (z. B. 144) in dem ersten Substrat und verbunden ist, und der zweite Satz leitfähiger Vias elektrisch mit einem zweiten Satz von Leiterbahnen (z. B. 114) in dem zweiten Substrat verbunden ist.
  • Beispiel 41 stellt das mikroelektronische Gehäuse aus einem der Beispiele 34-40 bereit, wobei das erste Substrat ferner eine Vergussmasse (z. B. 132) und eine RDL beinhaltet, die ein organisches Dielektrikum (z. B. 142) und Leiterbahnen (z. B. 144) umfasst, sich die RDL zwischen dem IC-Die und der Vergussmasse befindet und sich die erste Beschichtung zwischen der Vergussmasse und der Grenzfläche befindet.
  • Beispiel 42 stellt das mikroelektronische Gehäuse aus Beispiel 41 bereit, wobei sich ein anderer IC-Die (z. B. 136) innerhalb eines Hohlraums in der Vergussmasse befindet.
  • Beispiel 43 stellt das mikroelektronische Gehäuse aus Beispiel 42 bereit, wobei der andere IC-Die TSVs umfasst.
  • Beispiel 44 stellt das mikroelektronische Gehäuse aus einem der Beispiele 41-43 bereit, wobei das erste Substrat TMVs durch die Vergussmasse umfasst.
  • Beispiel 45 stellt das mikroelektronische Gehäuse aus einem der Beispiele 41-44 bereit, wobei das erste Substrat ferner eine dritte Beschichtung (z. B. 502, 508), die Silicium und Sauerstoff umfasst, zwischen dem IC-Die und der RDL beinhaltet.
  • Beispiel 46 stellt das mikroelektronische Gehäuse aus Beispiel 45 bereit, das ferner Folgendes umfasst: eine FLI, die hybride Bondungen zwischen dem IC-Die und dem ersten Substrat umfasst; und eine MLI, die hybride Bondungen zwischen dem ersten Substrat und dem zweiten Substrat umfasst.
  • Beispiel 47 stellt das mikroelektronische Gehäuse aus Beispiel 45 bereit, das ferner Folgendes umfasst: eine FLI, die lotbasierte Bondungen zwischen dem IC-Die und dem ersten Substrat umfasst; und eine MLI, die hybride Bondungen zwischen dem ersten Substrat und dem zweiten Substrat umfasst.
  • Beispiel 48 stellt das mikroelektronische Gehäuse aus einem der Beispiele 34-47 bereit, wobei: das zweite Substrat ferner ein organisches Dielektrikum (z. B. 112) und Leiterbahnen (z. B. 114) beinhaltet, und sich die zweite Beschichtung zwischen dem organischen Dielektrikum und der Grenzfläche befindet.
  • Beispiel 49 stellt das mikroelektronische Gehäuse aus einem der Beispiele 34-47 bereit, wobei das zweite Substrat ferner einen Kern (z. B. 108) mit einem organischen Dielektrikum und Leiterbahnen auf beiden Seiten des Kerns umfasst.
  • Beispiel 50 stellt das mikroelektronische Gehäuse aus Beispiel 49 bereit, wobei der Kern ein organisches Material umfasst.
  • Beispiel 51 stellt das mikroelektronische Gehäuse aus Beispiel 49 bereit, wobei der Kern Glas umfasst.
  • Beispiel 52 stellt das mikroelektronische Gehäuse aus einem der Beispiele 34-51 bereit, das ferner eine Vergussmasse (z. B. 148) über dem IC-Die umfasst.
  • Beispiel 53 stellt das mikroelektronische Gehäuse aus einem der Beispiele 34-52 bereit, das ferner einen anderen IC-Die umfasst, der mit dem ersten Substrat auf der ersten Seite gekoppelt ist.
  • Beispiel 54 stellt das mikroelektronische Gehäuse aus einem der Beispiele 34-53 bereit, wobei das zweite Substrat dazu konfiguriert ist, mit einer PCB auf einer dritten Seite gegenüber dem ersten Substrat gekoppelt zu werden.
  • Beispiel 55 stellt ein Verfahren bereit, das Folgendes umfasst: Bilden, auf einem Träger, einer Beschichtung, die Silicium und Sauerstoff umfasst, mit leitfähigen Vias darin, so dass die leitfähigen Vias freigelegt sind (z. B. 8A-8D; 9A-9B); Abscheiden von Metall über den freigelegten leitfähigen Vias (z. B. 8E, 9C); Strukturieren von Leiterbahnen in dem abgeschiedenen Metall, so dass die leitfähigen Vias mit den Leiterbahnen gekoppelt sind (z. B. 8E, 9C); Hinzufügen einer organischen dielektrischen Schicht über den Leiterbahnen (z. B. 8F, 9D); Bilden eines oder mehrerer Vias in der zweiten dielektrischen Schicht (z. B. 8F, 9D); Wiederholen des Abscheidens des Metalls, Strukturieren der Leiterbahnen, Hinzufügen der zweiten dielektrischen Schicht und Bilden des einen der mehreren Vias, bis ein Substrat mit einer gewünschten Struktur auf dem Träger gebildet wird (z. B. 8G, 9E; und Entfernen des Trägers und Umdrehen des Substrats, so dass die leitfähigen Vias und die Beschichtung freigelegt sind (z. B. 8H, 9F.
  • Beispiel 56 stellt das Verfahren aus Beispiel 55 bereit, wobei das organische Dielektrikum ein erstes Dielektrikum umfasst, und das Bilden der Beschichtung Folgendes umfasst: Abscheiden von Metall, das leitfähigen Vias entspricht (z. B. 8A) auf dem Träger; Abscheiden der Beschichtung, die Silicium und Sauerstoff umfasst, über dem Träger und den leitfähigen Vias (z. B. 8B); Abscheiden eines zweiten Dielektrikums über der Beschichtung (z. B. 8C); Planarisieren des zweiten Dielektrikums und der Beschichtung, bis eine Oberfläche der leitfähigen Vias durch das zweite Dielektrikum aufgedeckt wird (z. B. 8D).
  • Beispiel 57 stellt das Verfahren aus Beispiel 56 bereit, wobei das erste Dielektrikum und das zweite Dielektrikum das gleiche Material umfassen.
  • Beispiel 58 stellt das Verfahren aus Beispiel 56 bereit, wobei das erste Dielektrikum und das zweite Dielektrikum unterschiedliche Materialien umfassen.
  • Beispiel 59 stellt das Verfahren aus Beispiel 58 bereit, wobei das erste Dielektrikum ABF umfasst und das zweite Dielektrikum einen Lötstopplack umfasst.
  • Beispiel 60 stellt das Verfahren aus Beispiel 55 bereit, wobei das Bilden der Beschichtung Folgendes umfasst: Bilden von Vias durch eine Schicht aus Glas (z. B. 9A), die an dem Träger angebracht ist; und Abscheiden von Metall in den Vias, um leitfähige Vias durch die Schicht aus Glas zu bilden (z. B. 9B).
  • Beispiel 61 stellt das Verfahren aus Beispiel 60 bereit, wobei das Bilden der Vias durch die Schicht aus Glas Folgendes umfasst: Anbringen, auf einem Träger, der Schicht aus Glas (z. B. 13A); Modifizieren von Teilen des Glases mit Laserpulsen gemäß einer Struktur, die den Vias entspricht; Ätzen des Glases, so dass die modifizierten Teile schneller als die unmodifizierten Teile entfernt werden (z. B. 13B); und Entfernen des Trägers (z. B. 13C).
  • Beispiel 62 stellt das Verfahren aus einem der Beispiele 55-60 bereit, wobei das Bilden eines oder mehrerer Vias in dem organischen Dielektrikum Laserbohren oder Lithografie umfasst.
  • Beispiel 63 stellt das Verfahren aus einem der Beispiele 55-62 bereit, das ferner Anheften eines Kerns, der aus Glas besteht, in das Substrat umfasst.
  • Beispiel 64 stellt ein Verfahren bereit, das Folgendes umfasst: Bereitstellen eines Substrats, das ein organisches Dielektrikum mit Leiterbahnen durch das organische Dielektrikum umfasst; Abscheiden einer Anbringungsschicht über dem Substrat (z. B. 11A); Anbringen einer Vorlage über der Anbringungsschicht, wobei die Vorlage Vias in einer Via-Struktur umfasst (z. B. 11B); Bilden von Vias in der Anbringungsschicht unter Verwendung der Via-Strukturierung zur Via-Platzierung und -Ausrichtung, wobei wenigstens ein Teil der Leiterbahnen in dem Dielektrikum als Ätzstopps fungiert (z. B. 11C); Abscheiden von Metall in den geätzten Vias (z. B. 11D, 11E).
  • Beispiel 65 stellt das Verfahren aus Beispiel 64 bereit, wobei das Bilden der Vias Trockenätzen umfasst.
  • Beispiel 66 stellt das Verfahren aus Beispiel 65 bereit, wobei das Trockenätzen einen Unterschnitt an einer Grenzfläche zwischen der Vorlage und der Anbringungsschicht erzeugt.
  • Beispiel 67 stellt das Verfahren aus Beispiel 64 bereit, wobei: die Anbringungsschicht ein positives fotoempfindliches Material umfasst, das unter UV-Licht aktiviert wird, und das Bilden der Vias Folgendes umfasst: Scheinen von UV-Licht durch die Vorlage, so dass ein Teil der Anbringungsschicht, der unter der Via-Struktur gegenüber dem UV-Licht freigelegt ist, aktiviert wird; und Auflösen des aktivieren Teils der Anbringungsschicht.
  • Beispiel 68 stellt das Verfahren aus Beispiel 67 bereit, wobei die Vorlage gefärbtes Glas umfasst, das das UV-Licht blockiert.
  • Beispiel 69 stellt das Verfahren aus Beispiel 67 bereit, wobei eine Ausbauchung in dem Via erzeugt wird, so dass eine erste Größe des Via fern von der Vorlage größer als eine zweite Größe des Via nahe der Vorlage ist.
  • Beispiel 70 stellt das Verfahren aus Beispiel 64 bereit, wobei: die Anbringungsschicht ein negatives fotoempfindliches Material umfasst, das unter UV-Licht aushärtet, und das Bilden der Vias Folgendes umfasst: temporäres Stopfen der Vias in der Vorlage mit undurchsichtigen Stopfen; Scheinen von UV-Licht durch die Vorlage, so dass ein Teil der Anbringungsschicht, der nicht gegenüber dem UV-Licht unter der Via-Struktur freigelegt ist, nichtausgehärtet verbleibt; und Auflösen des nichtausgehärteten Teils der Anbringungsschicht.
  • Beispiel 71 stellt das Verfahren aus Beispiel 70 bereit, wobei eine Verjüngung in dem Via erzeugt wird, so dass eine erste Größe des Via fern von der Vorlage kleiner als eine zweite Größe des Via nahe der Vorlage ist.
  • Beispiel 72 stellt das Verfahren aus einem der Beispiele 64-71 bereit, das ferner Bilden von Vias in dem Dielektrikum umfasst (z. B. 12D, 12E).
  • Die obige Beschreibung von veranschaulichten Implementierungen der Offenbarung, einschließlich dem, was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Offenbarung auf die offenbarten genauen Formen beschränken. Obgleich spezielle Implementierungen der Offenbarung und Beispiele dafür hier zu veranschaulichenden Zwecken beschrieben sind, sind verschiedene äquivalente Modifikationen innerhalb des Schutzumfangs der Offenbarung möglich, ein Fachmann auf dem betreffenden Gebiet erkennen wird.

Claims (25)

  1. Substrat einer mikroelektronischen Baugruppe, wobei das Substrat Folgendes umfasst: Leiterbahnen durch ein organisches Dielektrikum; und eine Beschichtung, die Silicium und Sauerstoff umfasst, wobei: das Substrat dazu konfiguriert ist, durch wenigstens einen oder mehrere leitfähige Vias durch die Beschichtung elektrisch und mechanisch mit einer Komponente zu koppeln, und der eine oder die mehreren leitfähigen Vias elektrisch mit den Leiterbahnen verbunden sind, so dass sich die Beschichtung zwischen dem organischen Dielektrikum und der Komponente befindet, wenn sie gekoppelt sind.
  2. Substrat nach Anspruch 1, wobei: die Beschichtung eine Schicht aus Glas umfasst, und das Substrat ferner eine Anbringungsschicht zwischen der Schicht aus Glas und dem organischen Dielektrikum umfasst.
  3. Substrat nach Anspruch 2, wobei: sich der eine oder die mehreren leitfähigen Vias durch die Anbringungsschicht zu einer darunterliegenden Metallisierung der Leiterbahnen unterhalb der Anbringungsschicht erstrecken, und der eine oder die mehreren leitfähigen Vias durch die Anbringungsschicht wenigstens eines von Folgendem umfassen: (i) einen Unterschnitt unter der Beschichtung mit im Wesentlichen keiner Fehlausrichtung an einer Grenzfläche der Beschichtung zu der Anbringungsschicht, (ii) eine Ausbauchung unter der Beschichtung mit im Wesentlichen keiner Fehlausrichtung an einer Grenzfläche der Beschichtung zu der Anbringungsschicht, und (iii) eine Verjüngung unter der Beschichtung mit im Wesentlichen keiner Fehlausrichtung an einer Grenzfläche der Beschichtung zu der Anbringungsschicht.
  4. Substrat nach einem der Ansprüche 1-3, wobei: die Beschichtung eine erste Beschichtung umfasst, der eine oder die mehreren leitfähigen Vias einen ersten Satz leitfähiger Vias umfassen, die Komponente eine zweite Beschichtung, die Silicium und Sauerstoff umfasst, und einen zweiten Satz leitfähiger Vias durch die zweite Beschichtung beinhaltet, und der erste Satz leitfähiger Vias und die erste Beschichtung dazu konfiguriert sind, an den zweiten Satz leitfähiger Vias bzw. die zweite Beschichtung zu binden, um hybride Bondungen zu bilden.
  5. Substrat nach einem der Ansprüche 1-3, wobei: sich die Beschichtung auf einer ersten Seite befindet, die leitfähigen Vias dazu konfiguriert sind, durch Zwischenverbindungen eines ersten Typs mit der Komponente zu koppeln, und das Substrat dazu konfiguriert ist, durch Zwischenverbindungen eines zweiten Typs mit einer PCB auf einer der ersten Seite gegenüberliegenden, zweiten Seite zu koppeln.
  6. Substrat nach Anspruch 1, das ferner Folgendes umfasst: eine Vergussmasse; und eine RDL in Kontakt mit der Vergussmasse, wobei: die RDL das organische Dielektrikum und die Leiterbahnen umfasst, und sich die RDL zwischen der Vergussmasse und der Beschichtung befindet.
  7. Substrat nach Anspruch 6, wobei: die Beschichtung eine erste Beschichtung auf einer ersten Seite umfasst, das Substrat ferner eine zweite Beschichtung, die Silicium und Sauerstoff umfasst, auf einer der ersten Seite gegenüberliegenden, zweiten Seite umfasst, und sich die Vergussmasse zwischen der RDL und der zweiten Beschichtung befindet.
  8. Substrat nach einem der Ansprüche 1-7, das ferner einen Kern umfasst, wobei: sich das organische Dielektrikum auf beiden Seiten des Kerns befindet, und der Kern Glas umfasst.
  9. Mikroelektronisches Gehäuse, das das Substrat nach einem der Ansprüche 1-8 umfasst, wobei das Substrat ein erstes Substrat ist, wobei das mikroelektronische Gehäuse ferner Folgendes umfasst: einen IC-Die; und ein zweites Substrat, wobei: das erste Substrat eine erste Seite und eine der ersten Seite gegenüberliegende, zweite Seite umfasst, das erste Substrat mit dem IC-Die auf der ersten Seite und mit dem zweiten Substrat auf der zweiten Seite gekoppelt ist, das erste Substrat eine erste Beschichtung an einer Grenzfläche zwischen dem ersten Substrat und dem zweiten Substrat beinhaltet, das zweite Substrat eine zweite Beschichtung an der Grenzfläche beinhaltet, und die erste Beschichtung und die zweite Beschichtung Silicium und Sauerstoff umfassen.
  10. Mikroelektronisches Gehäuse nach Anspruch 9, wobei: ein erster Satz leitfähiger Kontakte, die durch die erste Beschichtung freigelegt sind, an einen zweiten Satz leitfähiger Kontakte gebondet ist, die durch die zweite Beschichtung an der Grenzfläche freigelegt sind.
  11. Mikroelektronisches Gehäuse nach Anspruch 10, wobei: der erste Satz leitfähiger Kontakte durch einen ersten Satz leitfähiger Vias in der ersten Beschichtung freigelegt ist, der zweite Satz leitfähiger Kontakte durch einen zweiten Satz leitfähiger Vias in der ersten Beschichtung freigelegt ist, der erste Satz leitfähiger Vias elektrisch mit einem ersten Satz von Leiterbahnen in dem ersten Substrat und verbunden ist, und der zweite Satz leitfähiger Vias elektrisch mit einem zweiten Satz von Leiterbahnen in dem zweiten Substrat verbunden ist.
  12. Mikroelektronisches Gehäuse nach einem der Ansprüche 9-11, wobei: das erste Substrat ferner eine Vergussmasse und eine RDL beinhaltet, die ein organisches Dielektrikum und Leiterbahnen umfasst, sich die RDL zwischen dem IC-Die und der Vergussmasse befindet und sich die erste Beschichtung zwischen der Vergussmasse und der Grenzfläche befindet.
  13. Mikroelektronisches Gehäuse nach Anspruch 12, wobei: das erste Substrat ferner eine dritte Beschichtung, die Silicium und Sauerstoff umfasst, zwischen dem IC-Die und der RDL beinhaltet.
  14. Mikroelektronisches Gehäuse nach Anspruch 13, das ferner Folgendes umfasst: eine FLI, die hybride Bondungen zwischen dem IC-Die und dem ersten Substrat umfasst; und eine MLI, die hybride Bondungen zwischen dem ersten Substrat und dem zweiten Substrat umfasst.
  15. Mikroelektronisches Gehäuse nach einem der Ansprüche 9-14, wobei: das zweite Substrat ferner ein organisches Dielektrikum und Leiterbahnen beinhaltet, und sich die zweite Beschichtung zwischen dem organischen Dielektrikum und der Grenzfläche befindet.
  16. Mikroelektronisches Gehäuse nach einem der Ansprüche 9-15, das ferner einen anderen IC-Die umfasst, der mit dem ersten Substrat auf der ersten Seite gekoppelt ist.
  17. Verfahren, das Folgendes umfasst: Bilden, auf einem Träger, einer Beschichtung, die Silicium und Sauerstoff umfasst, mit leitfähigen Vias darin, so dass die leitfähigen Vias freigelegt sind; Abscheiden von Metall über den leitfähigen Vias, die dementsprechend freigelegt sind; Strukturieren von Leiterbahnen in dem abgeschiedenen Metall, so dass die leitfähigen Vias mit den Leiterbahnen gekoppelt sind; Hinzufügen einer organischen dielektrischen Schicht über den Leiterbahnen; Bilden eines oder mehrerer Vias in der organischen dielektrischen Schicht; Wiederholen des Abscheidens des Metalls, Strukturieren der Leiterbahnen, Hinzufügen der organischen dielektrischen Schicht und Bilden des einen der mehreren Vias, bis ein Substrat mit einer gewünschten Struktur auf dem Träger gebildet wird; und Entfernen des Trägers und Umdrehen des Substrats, so dass die leitfähigen Vias und die Beschichtung freigelegt sind.
  18. Verfahren nach Anspruch 17, wobei: das organische Dielektrikum ein erstes Dielektrikum umfasst, und das Bilden der Beschichtung Folgendes umfasst: Abscheiden von Metall, das leitfähigen Vias entspricht, auf dem Träger; Abscheiden der Beschichtung, die Silicium und Sauerstoff umfasst, über dem Träger und den leitfähigen Vias; Abscheiden eines zweiten Dielektrikums über der Beschichtung; und Planarisieren des zweiten Dielektrikums und der Beschichtung, bis eine Oberfläche der leitfähigen Vias durch das zweite Dielektrikum aufgedeckt wird.
  19. Verfahren nach Anspruch 17, wobei: das Bilden der Beschichtung Folgendes umfasst: Bilden von Vias durch eine Schicht aus Glas, die an dem Träger angebracht ist; und Abscheiden von Metall in den Vias, um leitfähige Vias durch die Schicht aus Glas zu bilden.
  20. Verfahren nach Anspruch 19, wobei das Bilden von Vias durch die Schicht aus Glas Folgendes umfasst: Anbringen, auf einem Träger, der Schicht aus Glas; Modifizieren von Teilen des Glases mit Laserpulsen gemäß einer Struktur, die den Vias entspricht; Ätzen des Glases, so dass die modifizierten Teile schneller als unmodifizierte Teile entfernt werden; und Entfernen des Trägers.
  21. Verfahren nach einem der Ansprüche 17-20, das ferner Anheften eines Kerns, der aus Glas besteht, in das Substrat umfasst.
  22. Verfahren nach einem der Ansprüche 17-21, wobei das Verfahren ferner Folgendes umfasst: Bereitstellen des Substrats, wobei das Substrat ein organisches Dielektrikum mit Leiterbahnen durch das organische Dielektrikum umfasst; Abscheiden einer Anbringungsschicht über dem Substrat; Anbringen einer Vorlage über der Anbringungsschicht, wobei die Vorlage Vias in einer Via-Struktur umfasst; Bilden von Vias in der Anbringungsschicht unter Verwendung der Via-Struktur zur Via-Platzierung und -Ausrichtung, wobei wenigstens ein Teil der Leiterbahnen in dem organischen Dielektrikum Ätzstopps sind; und Abscheiden von Metall in den Vias.
  23. Verfahren nach Anspruch 22, wobei: die Anbringungsschicht ein positives fotoempfindliches Material umfasst, das unter UV-Licht aktiviert wird, die Vorlage gefärbtes Glas umfasst, das das UV-Licht blockiert, und das Bilden der Vias Folgendes umfasst: Scheinen von UV-Licht durch die Vorlage, so dass ein Teil der Anbringungsschicht, der unter der Via-Struktur gegenüber dem UV-Licht freigelegt ist, aktiviert wird; und Auflösen des Teils der Anbringungsschicht, der dementsprechend aktiviert wurde.
  24. Verfahren nach Anspruch 22, wobei: die Anbringungsschicht ein negatives fotoempfindliches Material umfasst, das unter UV-Licht aushärtet, und das Bilden der Vias Folgendes umfasst: temporäres Stopfen der Vias in der Vorlage mit undurchsichtigen Stopfen; Scheinen von UV-Licht durch die Vorlage, so dass ein Teil der Anbringungsschicht, der nicht gegenüber dem UV-Licht unter der Via-Struktur freigelegt ist, nichtausgehärtet verbleibt; und Auflösen des Teils der Anbringungsschicht, der nichtausgehärtet bleibt.
  25. Verfahren nach einem der Ansprüche 22-24, wobei: das Bilden der Vias Trockenätzen umfasst, und das Trockenätzen einen Unterschnitt an einer Grenzfläche zwischen der Vorlage und der Anbringungsschicht erzeugt.
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