CN110709986B - 电子部件模块 - Google Patents
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Abstract
提供一种能够抑制布线层的断线的电子部件模块。电子部件模块(1)具备电子部件(2)、树脂构造体(3)、贯通布线(4)以及布线层(5)。树脂构造体(3)覆盖电子部件(2)的至少一部分。贯通布线(4)在给定方向(D1)上贯通了树脂构造体(3)。布线层(5)将电子部件(2)和贯通布线(4)电连接。布线层(5)包含在从给定方向(D1)的俯视下位于电子部件(2)与贯通布线(4)之间的部分。布线层(5)具有突出部(53)。突出部(53)在电子部件(2)与贯通布线(4)之间向给定方向(D1)突出。
Description
技术领域
本发明普遍涉及电子部件模块,更详细地,涉及具备电子部件和树脂构造体的电子部件模块。
背景技术
以往,作为电子部件模块,已知有包含半导体芯片(电子部件)、绝缘树脂层(树脂构造体)、导电柱(贯通布线)、连接端子、布线层以及表面层的半导体封装件(专利文献1)。
在专利文献1记载的半导体封装件中,在半导体芯片的上表面设置有连接端子,半导体芯片的除了底面部以外的整体、半导体芯片上的连接端子、导电柱以及布线层被绝缘树脂层覆盖。
在此,导电柱的上表面部通过布线层而与半导体芯片上的连接端子连接。在导电柱的下表面部粘接有凸块。
布线层的表面被表面层包覆。在专利文献1中记载了如下主旨,即,作为表面层的材料,也可以使用与绝缘树脂层相同的材料。
在先技术文献
专利文献
专利文献1:日本特开2005-310954号公报
发明内容
发明要解决的课题
在专利文献1公开的以往的电子部件模块中,例如,在对树脂构造体施加了外力等时,有时布线层会断线。
本发明的目的在于,提供一种能够抑制布线层的断线的电子部件模块。
用于解决课题的手段
本发明的一个方式涉及的电子部件模块具备电子部件、树脂构造体、贯通布线、和布线层。所述树脂构造体覆盖所述电子部件的至少一部分。所述贯通布线在给定方向上贯通了所述树脂构造体。所述布线层将所述电子部件和所述贯通布线电连接。所述布线层包含在从所述给定方向的俯视下位于所述电子部件与所述贯通布线之间的部分。所述布线层具有在所述电子部件与所述贯通布线之间向所述给定方向突出的突出部。
发明效果
本发明的一个方式涉及的电子部件模块能够抑制布线层的断线。
附图说明
图1A是本发明的一个实施方式涉及的电子部件模块的剖视图。图1B是同上的电子部件模块的主要部分放大剖视图。
图2是具备同上的电子部件模块的通信模块的剖视图。
图3是具备同上的电子部件模块的通信模块的结构图。
图4A~4C是用于说明同上的电子部件模块的制造方法的第1例的工序剖视图。
图5A~5C是用于说明同上的电子部件模块的制造方法的第1例的工序剖视图。
图6A以及6B是用于说明同上的电子部件模块的制造方法的第1例的工序剖视图。
图7A~7C是用于说明具备同上的电子部件模块的通信模块的制造方法的一例的工序剖视图。
图8A~8C是用于说明同上的电子部件模块的制造方法的第2例的工序剖视图。
图9A以及9B是用于说明同上的电子部件模块的制造方法的第2例的工序剖视图。
图10A以及10B是用于说明同上的电子部件模块的制造方法的第2例的工序剖视图。
图11A是本发明的一个实施方式的变形例1涉及的电子部件模块的剖视图。图11B是同上的电子部件模块的主要部分放大剖视图。
图12是本发明的一个实施方式的变形例2涉及的电子部件模块的剖视图。
具体实施方式
在下述的实施方式等中说明的图1A、1B、2、4A~12是示意性的图,图中的各构成要素的大小、厚度各自的比不一定反映实际的尺寸比。
(实施方式)
以下,基于图1A~3对本实施方式的电子部件模块1进行说明。
电子部件模块1具备多个电子部件2、树脂构造体3、多个贯通布线4、和多个布线层5。在此,在电子部件模块1中,树脂构造体3对电子部件2以及贯通布线4进行了保持。在此,在电子部件模块1中,树脂构造体3保护电子部件2使其不会受到来自外部的冲击以及水分等的影响。树脂构造体3具有电绝缘性。贯通布线4位于电子部件2的侧方,在树脂构造体3的厚度方向上贯通了树脂构造体3。布线层5将电子部件2和贯通布线4电连接。
电子部件模块1例如能够用作介于与电子部件2不同的电子部件20(参照图2)和电路基板10(参照图2)之间的内插器(Interposer)。电路基板10例如为印刷布线板等。
电子部件2例如为SAW(Surface Acoustic Wave,声表面波)滤波器等,但不限于此。电子部件2例如可以为BAW(BulkAcoustic Wave,体声波)滤波器、RF(Radio Frequency,射频)开关、薄膜电容器、半导体元件等。上述的其他的电子部件20例如为IC(IntegratedCircuit,集成电路)、电感器、SAW滤波器等。在具备电子部件模块1的通信模块200(参照图2)中,在作为SAW滤波器的电子部件2的第1主面21与上述的另外的电子部件20之间形成有间隙66(参照图2)。另外,第2电子部件20和电子部件模块1经由导电性凸块45而电连接且机械连接。
图3是具备电子部件模块1的通信模块200的一例的结构图。通信模块200具备:匹配电路202、RF开关203、发送滤波器204、接收滤波器205、功率放大器206、低噪声放大器207、和信号处理用IC(Integrated Circuit,集成电路)208。
RF开关203具有:天线公共端子、和选择性地切换连接天线公共端子的两个独立端子。在RF开关203中,天线公共端子经由匹配电路202而与天线201连接。此外,在RF开关203中,两个独立端子中的一个独立端子与发送滤波器204的输出端连接,另一个独立端子与接收滤波器205的输入端连接。简而言之,RF开关203构成为适当地切换将天线公共端子和发送滤波器204连接的第1状态、以及将天线公共端子和接收滤波器205连接的第2状态。匹配电路202将天线201的阻抗和天线公共端子的阻抗进行匹配。匹配电路202例如包含电感器以及电容器。
发送滤波器204是构成为使向RF开关203的发送信号通过的带通滤波器。发送滤波器204例如为具有多个谐振器的梯型滤波器。在此,发送滤波器204为SAW滤波器,多个谐振器各自为SAW谐振器。
接收滤波器205是构成为使来自天线201的接收信号通过的带通滤波器。接收信号的频带例如比发送信号的频带高。接收滤波器205例如为具有多个谐振器的梯型滤波器。在此,接收滤波器205为SAW滤波器,多个谐振器各自为SAW谐振器。在接收滤波器205,经由RF开关203被输入由天线201接收的接收信号。
功率放大器206对从信号处理用IC208输出的高频的发送信号进行放大,并将放大后的发送信号输出给发送滤波器204。
低噪声放大器207对从接收滤波器205输出的高频的接收信号进行放大,并将放大后的接收信号输出给信号处理用IC208。
信号处理用IC208进行针对发送信号以及接收信号的给定的信号处理。
在通信模块200中,例如,RF开关203、发送滤波器204、接收滤波器205以及电容器分别构成了电子部件模块1的电子部件2,功率放大器206、低噪声放大器207、信号处理用IC208以及电感器分别构成了另外的电子部件20。具备电子部件模块1的通信模块200的结构不限于图3的例子。
关于电子部件模块1的各构成要素,以下更详细地进行说明。
如上所述,电子部件模块1具备:多个电子部件2、树脂构造体3、多个贯通布线4、和多个布线层5。
电子部件2具有在电子部件模块1的给定方向D1(以下也称为第1方向D1)上彼此处于相反侧的第1主面21以及第2主面22。更详细地,电子部件2形成为板状,具有在其厚度方向上彼此处于相反侧的第1主面21以及第2主面22。第1主面21以及第2主面22彼此背对。此外,电子部件2具有侧面23。电子部件2的俯视形状(从其厚度方向观察电子部件2时的外周形状)为长方形状,但不限于此,例如也可以为正方形状。
电子部件2在为SAW滤波器的情况下,例如,包含:压电基板,具有在厚度方向上彼此处于相反侧的表面(第1主面)以及背面(第2主面);和功能部,形成在压电基板的表面上。压电基板例如为LiTaO3基板、LiNbO3基板等。压电基板的厚度例如为200μm程度。功能部例如包含多个IDT(Interdigital Transducer,叉指换能器)电极。功能部也可以包含外部连接用的端子电极。端子电极的数目可以为一个,也可以为多个。在电子部件2为SAW滤波器的情况下,电子部件2的第1主面21例如包含:压电基板的表面之中露出的部位、和功能部中露出的面。电子部件2在为SAW滤波器的情况下,不限于具备块状(Bulk)的压电基板的结构,例如,也可以为如下结构,即,具有依次层叠了硅基板、硅氧化膜和压电薄膜的层叠构造,在压电薄膜上形成了功能部(IDT电极、端子电极等)。压电薄膜例如为LiTaO3薄膜、LiNbO3薄膜等。在将由IDT电极的电极指周期规定的弹性波的波长设为λ时,压电薄膜的厚度优选3.5λ以下。压电薄膜的厚度例如为0.5μm程度。硅氧化膜的厚度优选2.0λ以下。硅氧化膜的厚度例如为0.5μm程度。层叠构造的厚度例如为200μm程度。
树脂构造体3具有在电子部件模块1的第1方向D1上彼此处于相反侧的第1面31以及第2面32。更详细地,树脂构造体3形成为板状,具有在其厚度方向上彼此处于相反侧的第1面31以及第2面32。第1面31以及第2面32彼此背对。此外,树脂构造体3具有侧面33。树脂构造体3的俯视形状(从其厚度方向观察树脂构造体3时的外周形状)为长方形状,但不限于此,例如也可以为正方形状。树脂构造体3的平面尺寸比电子部件2的平面尺寸大。
树脂构造体3覆盖各电子部件2的侧面23的一部分和第2主面22。树脂构造体3对于各电子部件2的侧面23覆盖各电子部件2的侧面23的一部分。在此,所谓“覆盖侧面23的一部分”,意味着从侧面23之中与第1主面21侧的第1端相比向第2主面22侧的第2端侧偏移的位置起到侧面23和第2主面22的边界为止遍及整周地覆盖侧面23。此外,树脂构造体3在第1面31侧使各电子部件2的第1主面21露出。在电子部件模块1中,电子部件2埋设于树脂构造体3,使得电子部件2的第1主面21露出。在此,第1方向D1上的树脂构造体3的第1面31与第2面32的距离比第1方向D1上的电子部件2的第1主面21与第2主面22的距离长。
树脂构造体3由具有电绝缘性的树脂等形成。在此,树脂构造体3例如除了树脂之外还包含混合于树脂的填料,但填料不是必须的构成要素。树脂例如为环氧树脂,但不限于此,例如也可以为丙烯酸树脂、聚氨酯树脂、硅酮树脂、氟系树脂等。填料例如为二氧化硅、氧化铝等无机填料。树脂构造体3除了树脂以及填料之外例如还可以包含碳黑等黑色颜料。
在电子部件模块1中,在多个电子部件2各自的侧方配置有对应的贯通布线4。在与第1方向D1正交的第2方向D2上,多个贯通布线4位于与对应的电子部件2分离的位置。多个贯通布线4被树脂构造体3保持。
贯通布线4为柱状(在此为圆柱状)的形状,具有在与树脂构造体3的厚度方向平行的方向上彼此处于相反侧的第1端面41以及第2端面42。简而言之,贯通布线4具有在第1方向D1上彼此处于相反侧的第1端面41以及第2端面42。贯通布线4的第1端面41与树脂构造体3的第1面31大致齐平。贯通布线4的第2端面42与树脂构造体3的第2面32大致齐平。在贯通布线4的第1端面41层叠有布线层5的一部分。由此,在电子部件模块1中,贯通布线4和布线层5被电连接。
在电子部件模块1中,针对多个电子部件2的每一个,经由对应的布线层5而电连接了对应的贯通布线4。在电子部件模块1中,针对多个电子部件2的每一个的贯通布线4的位置以及数目没有特别限定。
贯通布线4的材料例如为金属或者合金。在本实施方式的电子部件模块1中,作为一例,贯通布线4的材料例如为Cu。贯通布线4的材料不限于Cu,例如也可以为Ni等。贯通布线4例如通过电解镀敷来形成。
电子部件模块1除了具备经由布线层5而与电子部件2电连接的贯通布线4(以下也称为第1贯通布线4)之外,还具备与上述另外的电子部件20电连接的第2贯通布线40,但第2贯通布线40不是必须的构成要素。第2贯通布线40的材料与第1贯通布线4同样地为Cu。
布线层5在树脂构造体3的第1面31侧以及电子部件2的第1主面21侧,将电子部件2和贯通布线4电连接。布线层5包含在从给定方向D1的俯视下位于电子部件2与贯通布线4之间的部分。布线层5具有:第1端51,与电子部件2的第1主面21(之中的端子部的表面)连接;和第2端52,与贯通布线4连接。布线层5的第1端51层叠于电子部件2的第1主面21(之中的端子部的表面)。布线层5的第2端52层叠于贯通布线4的第1端面41。在此,布线层5跨越电子部件2的第1主面21、树脂构造体3的第1面31和贯通布线4的第1端面41而配置。布线层5的厚度例如为5μm以上且10μm以下。
布线层5的材料例如为金属或者合金。在本实施方式的电子部件模块1中,作为一例,布线层5的材料为Cu。简而言之,布线层5为Cu层。布线层5不限于单层构造,也可以为层叠了多个层的层叠构造。布线层5为镀敷层,但布线层5的形成方法不限于镀敷,例如也可以为溅射等。
电子部件模块1还具备介于布线层5与树脂构造体3以及电子部件2之间的树脂层6。树脂层6的杨氏模量比树脂构造体3的杨氏模量小。树脂层6具有电绝缘性。树脂层6由树脂形成。在此,在树脂构造体3的树脂例如为环氧树脂、丙烯酸树脂等的情况下,作为树脂层6的树脂,例如,只要从聚酰亚胺、聚苯并恶唑以及酚醛树脂等之中选择即可。树脂构造体3的杨氏模量例如为0.6GPa以上且5GPa以下程度。相对于此,树脂层6的杨氏模量为0.5GPa程度。此外,电子部件2具有多个构成要素,但以下说明的电子部件2的杨氏模量是在电子部件2中连接有布线层5的第1主面21侧的部分的杨氏模量。更详细地,在电子部件2为SAW滤波器的情况下,电子部件2的杨氏模量为LiTaO3、LiNbO3等的杨氏模量。电子部件2为BAW滤波器的情况也与SAW滤波器的情况相同。此外,在电子部件2是Si基的半导体元件(Si-basedSemiconductor Device)的情况下,电子部件2的杨氏模量为Si的杨氏模量。LiTaO3、LiNbO3以及Si的杨氏模量分别为200GPa、230GPa以及170GPa程度。此外,在布线层5的材料为Cu的情况下,布线层5的杨氏模量例如为120GPa程度。杨氏模量例如是根据基于机械试验法的试验结果而求出的值。在讨论杨氏模量的相对大小关系的方面,杨氏模量不限于根据基于机械试验法的试验结果而求出的值,例如,也可以为通过谐振法、超声波脉冲法等求出的值。
树脂层6覆盖树脂构造体3的一部分和电子部件2的第1主面21的一部分。在此,树脂层6跨越树脂构造体3的表面36(构成在包含树脂构造体3和电子部件2的构造体形成的凹部306的内面的一部分的表面)、电子部件2的侧面23、和电子部件2的第1主面21而形成,使得在树脂构造体3的第1面31侧覆盖树脂构造体3与电子部件2的边界。树脂层6的厚度例如为1μm以上且5μm以下程度。树脂层6为沿着布线层5的形状的形状。
此外,电子部件模块1也可以还具备:外部连接用的电极7(以下称为第1电极7),形成在布线层5的第2端52上;和外部连接用的电极8(以下称为第2电极8),跨越贯通布线4的第2端面42和树脂构造体3的第2面32而形成。在该情况下,第1电极7和第2电极8通过介于它们之间的贯通布线4而电连接。此外,电子部件模块1也可以还具备:阻焊层9,在布线层5的第2端52与后述的突出部53之间形成在布线层5上。阻焊层9由焊料润湿性比第1电极7以及布线层5低的材料形成。阻焊层9例如为聚酰亚胺层。由此,在电子部件模块1中,在通过焊料将第1电极7与另外的电子部件20等接合时,能够防止焊料在布线层5上润湿扩展。
第1电极7例如为布线层5的第2端52上的Ti膜与该Ti膜上的Au膜的层叠膜。第2电极8例如跨越在贯通布线4的第2端面42上和树脂构造体3的第2面32上而形成,是Ti膜与该Ti膜上的Au膜的层叠膜。第1电极7以及第2电极8的层叠构造终究只是一例,不限定于该一例。
布线层5包含在从给定方向D1的俯视下位于电子部件2与贯通布线4之间的部分,并具有在电子部件2与(贯通了树脂构造体3的)贯通布线4之间向给定方向D1(第1方向D1)突出的突出部53。由此,电子部件模块1较之于布线层5不具有突出部53的情况(布线层5在电子部件2与贯通布线4之间是直线状的情况),在对树脂构造体3施加了外力时等,突出部53变形,从而易于抑制布线层5的断线。布线层5在第1端51与第2端52之间具有突出部53。突出部53在电子部件2与贯通布线4之间在第2方向D2上位于电子部件2的侧方。突出部53向树脂构造体3的厚度方向(第1方向D1)突出。由此,电子部件模块1例如在从树脂构造体3的侧方向树脂构造体3施加了冲击等外力的情况等下,突出部53易于变形,因此能够抑制布线层5断线。简而言之,在电子部件模块1中,在对树脂构造体3施加了外力的情况等下,起因于树脂构造体3与电子部件2的杨氏模量的差异、树脂构造体3与布线层5的杨氏模量的差异等而产生于布线层5的应力被突出部53缓和。突出部53具有与树脂构造体3隔离的空部536。此外,在电子部件模块1中,起因于树脂构造体3与电子部件2的线膨胀率的差异、树脂构造体3与布线层5的线膨胀率的差异等而产生的施加于布线层5的应力也被突出部53缓和。
此外,在电子部件模块1中,电子部件2中的第1主面21和侧面23的边界与布线层5中的突出部53的最短距离L1比贯通布线4与突出部53的最短距离L2短。简而言之,在电子部件模块1中,优选的是,布线层5的突出部53位于电子部件2的近旁。由此,在电子部件模块1中,在树脂构造体3与电子部件2的边界附近能够进一步抑制布线层5断线。
从进一步抑制布线层5的断线的观点出发,突出部53带有圆度。关于突出部53,所谓带有圆度,意味着具有圆度使得从布线层5的宽度方向(与第1方向D1和第2方向D2双方正交的方向)观察,至少在突出部53的突出方向(第1方向D1)上的前端530不形成角。在电子部件模块1中,通过突出部53带有圆度,从而能够进一步抑制布线层5的断线。突出部53具有上述的前端530、第1端51侧的第1基端531、和第2端52侧的第2基端532。突出部53从布线层5的宽度方向观察形成为U字状,但不限定于该形状。在此,突出部53从布线层5的宽度方向观察,前端530、第1基端531以及第2基端532各自呈弧状弯曲。由此,布线层5能够缓和突出部53处的应力集中。
在电子部件模块1中,通过具备树脂层6,从而能够使与布线层5的突出部53的前端530、第1基端531以及第2基端532分别对应的基底部分具有圆度,可进一步抑制布线层5的断线。
突出部53在第1方向D1上向树脂构造体3侧突出。更详细地,突出部53在树脂构造体3的厚度方向上向树脂构造体3侧突出。突出部53弯曲为向从树脂构造体3的第1面31接近第2面32的朝向突出。在此,在包含树脂构造体3和电子部件2的构造体中,在树脂构造体3的第1面31侧,在电子部件2的周围,形成有在内侧配置突出部53的上述的凹部306。在电子部件模块1中,突出部53具有上述的空部536。更详细地,空部536是突出部53中的前端530和第1基端531之间的第1部分、与前端530和第2基端532之间的第2部分之间的空间。由此,在电子部件模块1中,具有如下优点,即,突出部53易于变形,施加于布线层5的应力易于被突出部53缓和。
此外,在电子部件模块1中,通过具备上述的树脂层6,从而能够防止布线层5局部变得过薄,能够抑制布线层5的断线。
以下,基于图4A~6B来简单地说明电子部件模块1的制造方法的一例。
在电子部件模块1的制造方法中,在准备了电子部件2之后,依次进行第1工序~第8工序。
在第1工序中,首先,准备层叠体112,该层叠体112包含:平板状的支承体110;和导电层111,通过粘接层而粘着于支承体110的厚度方向的一面。然后,在层叠体112的导电层111上形成液状(糊状)的树脂粘着层113,接下来,使电子部件2的第1主面21与树脂粘着层113对置,将电子部件2按压至树脂粘着层113,使得树脂粘着层113的一部分沿着电子部件2的侧面23隆起(参照图4A)。由此,在第1工序中,将电子部件2临时固定于树脂粘着层113。优选的是,树脂粘着层113通过具有感光性的正型的抗蚀剂来形成。此外,优选的是,树脂粘着层113与电子部件2的侧面23的润湿性良好,使得在按压电子部件2时形成树脂粘着层113的一部分沿着电子部件2的侧面23隆起的隆起部分116。与电子部件2的侧面23的润湿性例如能够通过树脂粘着层113的粘度等来调整。
在第2工序中,首先,形成对树脂粘着层113的露出部位以及电子部件2进行覆盖的正型的光致抗蚀剂层。然后,利用光刻技术将光致抗蚀剂层以及树脂粘着层113各自中处于贯通布线4的预定形成位置的部分除去(在贯通布线4的预定形成位置形成开孔部),由此使导电层111中成为贯通布线4的基底的部位露出。然后,在通过电解镀敷形成成为贯通布线4的基础的导体柱400之后,利用光刻技术将树脂粘着层113图案化,使得树脂粘着层113之中在电子部件2的厚度方向上介于电子部件2的第1主面21与导电层111之间的部分和沿着电子部件2的侧面23隆起的隆起部分116残留(参照图4B)。在本实施方式中,导体柱400的形状为圆柱状。导体柱400的材料例如为Cu,但不限于此,例如也可以为Ni等。在形成导体柱400时,在光致抗蚀剂层的表面隔着包含硫酸铜的镀敷液而对置配置的阳极与由导电层111构成的阴极之间通电,使导体柱400从导电层111的露出表面沿着光致抗蚀剂层的厚度方向析出。
在第3工序中,在层叠体112上形成成为树脂构造体3的基础的树脂构造层30,使得覆盖电子部件2、导体柱400、树脂粘着层113的露出部位以及导电层111的露出部位(参照图4C)。简而言之,在第3工序中,在层叠体112的导电层111上形成树脂构造层30。在此,树脂构造层30具有在其厚度方向上彼此处于相反侧的第1面301以及第2面302。第1面301以及第2面302彼此背对。树脂构造层30的第1面301是与层叠体112的导电层111相接的面。相对于此,树脂粘着层113的一部分介于电子部件2的第1主面21与导电层111之间。树脂构造层30对于电子部件2覆盖电子部件2的第2主面22以及侧面23。树脂构造层30对于导体柱400覆盖导体柱400的侧面以及前端面。因此,树脂构造层30比树脂构造体3(参照图1A)厚。在此,树脂构造层30的一部分介于树脂构造层30的第2面302与导体柱400的前端面之间。
在第3工序中,通过压制成型法形成了树脂构造层30,但不限于此。例如,在第3工序中,也可以在利用旋涂法、传递成型法等将树脂构造层30的材料涂布在层叠体112上以使得覆盖电子部件2、导体柱400、树脂粘着层113的露出部位以及导电层111的露出部位之后,使其热固化或者紫外线固化,由此形成树脂构造层30。
在第4工序中,从包含树脂构造层30、电子部件2、导体柱400、树脂粘着层113和层叠体112的构造体之中除去层叠体112以及树脂粘着层113(参照图5A)。由此,在第4工序中,能够使树脂构造层30的第1面301、电子部件2的第1主面21以及导体柱400露出。在此,在包含树脂构造层30和电子部件2的构造体中,在树脂构造层30的第1面301侧,在电子部件2的周围形成凹部306。凹部306反映了上述的树脂粘着层113的隆起部分116的形状。在第4工序中,例如,使将导电层111和支承体110粘着的粘接层的粘着力下降,除去(剥离)层叠体112中的支承体110。在此,优选的是,粘着层由能够通过紫外线、红外线、热的任一种使粘着力下降的粘接剂来形成。在除去了层叠体112的支承体110之后,导电层111例如能够通过湿蚀刻来除去。此外,在第4工序中,能够通过对树脂粘着层113进行曝光之后进行显影,由此除去树脂粘着层113。
在第5工序中,形成成为布线层5的一部分的基底的树脂层6(参照图5B)。在此,在第5工序中,例如在旋涂或者喷涂了液状的感光性树脂之后,利用光刻技术将感光性树脂层图案化,由此形成树脂层6。作为感光性树脂,例如,能够采用聚酰亚胺、聚苯并恶唑、酚醛树脂等。通过进行第5工序,从而包含树脂构造层30和电子部件2的构造体的凹部306的内面(包含电子部件2的侧面23的一部分)以及电子部件2的第1主面21的一部分被覆盖,能够使布线层5的基底变得更光滑。
在第6工序中,形成布线层5(参照图5C)。在此,在第6工序中,例如,利用镀敷、光刻技术以及蚀刻技术等来形成布线层5。
在第7工序中,从与第1面301相反的第2面302侧起对树脂构造层30进行研磨直至成为树脂构造体3的厚度,由此形成树脂构造体3(参照图6A)。简而言之,在第7工序中,对树脂构造层30进行研磨,使得导体柱400的前端面露出,且树脂构造层30的第2面302与导体柱400的前端面大致齐平。在第7工序中,使导体柱400的前端面露出是必须的,导体柱400的前端面和树脂构造层30的第2面302变得齐平不是必须的。通过进行第7工序,从而形成由导体柱400构成的贯通布线4和树脂构造体3。
在第8工序中,形成第1电极7以及第2电极8,然后,形成阻焊层9(参照图6B)。在此,在第8工序中,例如,利用溅射等薄膜形成技术和光刻技术以及蚀刻技术来形成第1电极7以及第2电极8。此外,在第8工序中,例如,利用旋涂等涂布技术和光刻技术来形成阻焊层9。
如果在第1工序中作为层叠体112而使用能够形成多个电子部件模块1的集合体100的大小的层叠体112,则通过进行第1工序至第8工序,由此能够形成多个电子部件模块1的集合体100。
在该情况下,例如,通过进行将多个电子部件模块1的集合体100分离为各个电子部件模块1的切割,从而能够获得多个电子部件模块1。
在制造包含电子部件模块1的通信模块200时,也可以在第8工序之后进行以下的第9工序和第10工序,然后分离为各个通信模块200,由此获得多个通信模块200。
在第9工序中,例如,将与电子部件模块1的电子部件2(以下也称为第1电子部件2)不同的电子部件20(以下也称为第2电子部件20)安装于电子部件模块1。更详细地,在第9工序中,经由导电性凸块45将第2电子部件20的端子电极和电子部件模块1的第1电极7电连接且机械连接(参照图7A)。导电性凸块45为焊料凸块,但不限于此,例如也可以为金凸块等。
在第10工序中,形成覆盖第2电子部件20的覆盖层60(参照图7B)。作为覆盖层60的材料,例如,能够采用聚酰亚胺、苯并环丁烯、聚苯并恶唑、酚醛树脂、硅酮树脂等。覆盖层60具有作为对电子部件模块1上的第2电子部件20进行密封的密封层的功能。在第10工序之后,如上所述,通过将多个通信模块200的集合体分离为各个通信模块200,由此获得多个通信模块200(在图7C中图示有多个通信模块200中的一个)。
以下,基于图8A~图10B对电子部件模块1的制造方法的第2例进行说明。电子部件模块1的制造方法的第2例与电子部件模块1的制造方法的第1例大致相同,因此关于与第1例同样的工序适当省略说明。
首先,准备层叠体112,该层叠体112包含:平板状的支承体110;和导电层111,通过粘接层而粘着于支承体110的厚度方向的一面。然后,在层叠体112的导电层111上形成由感光性的正型抗蚀剂构成的树脂粘着层113,接下来,使电子部件2的第1主面21与树脂粘着层113对置,将电子部件2临时固定于树脂粘着层113(参照图8A)。
然后,在层叠体112上形成感光性的正型抗蚀剂层117,使得覆盖电子部件2的第2主面22以及侧面23(参照图8B)。正型抗蚀剂层117的厚度比贯通布线4的设计长度大。在此,正型抗蚀剂层117的厚度比树脂粘着层113的厚度与电子部件2的厚度的合计厚度大。
在形成了上述的正型抗蚀剂层117之后,利用光刻技术将正型抗蚀剂层117以及树脂粘着层113各自中处于贯通布线4的预定形成位置的部分除去(在贯通布线4的预定形成位置形成开孔部1171)。由此,使导电层111之中成为贯通布线4(参照图1A)的基底的部位露出。(参照图8C)。
然后,通过电解镀敷来形成成为贯通布线4的基础的导体柱400(参照图9A)。
然后,从正型抗蚀剂层117的表面侧对正型抗蚀剂层117进行曝光(图9B中的白色箭头示出向正型抗蚀剂层117照射的光的朝向)。此时,决定曝光时间等曝光条件,使得在正型抗蚀剂层117之中电子部件2的侧面23的第1主面21侧的部分附近,正型抗蚀剂层117的一部分(成为背阴而不易被光照射的部分)的曝光量低于阈值(曝光不足)。
然后,用显影液对正型抗蚀剂层117以及树脂粘着层113进行显影,由此残留正型抗蚀剂层117以及树脂粘着层113之中曝光量低于阈值的部分(参照图10A)。
然后,在层叠体112上形成成为树脂构造体3的基础的树脂构造层30,使得覆盖电子部件2、导体柱400、正型抗蚀剂层117的露出部位、树脂粘着层113的露出部位以及导电层111的露出部位(参照图10B)。
然后,进行与第1例的第4工序~第8工序同样的工序,由此能够获得多个电子部件模块1的集合体100(参照图6B),因此通过进行切割,从而能够获得各个电子部件模块1。
上述的实施方式只不过为本发明的各种各样的实施方式之一。关于上述的实施方式,只要能够达成本发明的目的,就能够根据设计等来进行各种各样的变更。
例如,布线层5中的突出部53的数目不限于一个,也可以为多个。此外,介于布线层5的一部分与树脂构造体3之间的树脂层6不是必须的构成要素,也可以布线层5的一部分直接层叠于树脂构造体3。
实施方式的电子部件模块1针对多个电子部件2的每一个而具备与电子部件2直接连接的多个布线层5(在图1A和图1B中,针对各电子部件2仅图示了一个布线层5),但布线层5的数目不限于多个,也可以为一个。
此外,在实施方式的电子部件模块1中,具备多个电子部件2,但电子部件2的数目不限于多个,例如也可以为一个。此外,多个电子部件2既可以为相同种类的电子部件,也可以为彼此不同的电子部件,还可以是多个电子部件2中的仅一部分的电子部件2为相同的电子部件。
图11A是实施方式的变形例1的电子部件模块1a的剖视图。图11B是电子部件模块1a的主要部分放大剖视图。关于变形例1的电子部件模块1a,对于与实施方式的电子部件模块1(参照图1A以及1B)同样的构成要素,标注与实施方式的电子部件模块1相同的附图标记,并省略说明。
变形例1的电子部件模块1a与实施方式的电子部件模块1相比,树脂构造体3的厚度方向上的树脂构造体3的第1面31与电子部件2的第1主面21的相对的位置关系不同。
在实施方式的电子部件模块1(参照图1A)中,树脂构造体3的第2面32为平面状,从树脂构造体3的第2面32到电子部件2的第1主面21为止的最短距离比从第2面32到第1面31为止的最短距离短。由此,在实施方式的电子部件模块1中,在电子部件2的第1主面21不易受到损伤。
相对于此,在变形例1的电子部件模块1a中,树脂构造体3的第2面32为平面状,从树脂构造体3的第2面32到电子部件2的第1主面21为止的距离L3比从第2面32到第1面31为止的距离L4长。由此,在变形例1的电子部件模块1a中,能够谋求低高度化。
变形例1的电子部件模块1a的布线层5中的突出部53a的形状与实施方式的电子部件模块1的布线层5中的突出部53不同。不过,突出部53a与突出部53同样地具有空部536。更详细地,突出部53a中的前端530和第1基端531之间的第1部分、与前端530和第2基端532之间的第2部分之间的空间为空部536。
在实施方式的电子部件模块1的突出部53中,以树脂构造体3的第2面32为基准,在第1方向D1上,第1基端531比第2基端532更接近第2面32。相对于此,在变形例1的电子部件模块1a的突出部53a中,以树脂构造体3的第2面32为基准,在第1方向D1上,第1基端531比第2基端532更远离第2面32。
此外,变形例1的电子部件模块1a与实施方式的电子部件模块1相比,电子部件2的数目不同,贯通布线4以及布线层5的布局不同。在变形例1的电子部件模块1a中,电子部件2的数目为一个,但不限于此,也可以为多个。
图12是实施方式的变形例2的电子部件模块1b的剖视图。关于变形例2的电子部件模块1b,对于与实施方式的电子部件模块1(参照图1A以及1B)同样的构成要素,标注与实施方式的电子部件模块1相同的附图标记,并省略说明。
变形例2的电子部件模块1b与实施方式的电子部件模块1相比,树脂构造体3的厚度方向上的树脂构造体3的第1面31与电子部件2的第1主面21的相对的位置关系不同。在变形例2的电子部件模块1b中,树脂构造体3的第2面32为平面状,从树脂构造体3的第2面32到电子部件2的第1主面21为止的距离与从第2面32到第1面31为止的距离大致相同。由此,树脂构造体3覆盖电子部件2的侧面23的全部(整面)。因此,树脂构造体3覆盖电子部件2的侧面23的至少一部分。所谓“覆盖电子部件2的侧面23的至少一部分”,意味着关于电子部件2的侧面23,至少从电子部件2的侧面23之中与第1主面21侧的第1端相比向第2主面22侧的第2端侧偏移的位置起到侧面23与第2主面22的边界为止遍及整周地覆盖侧面23,包含覆盖电子部件2的侧面23的全部的情况。在变形例2的电子部件模块1b中,树脂构造体3的第1面31与电子部件2的第1主面21变得齐平。
此外,在变形例2的电子部件模块1b中,布线层5中的突出部53b的形状与实施方式的电子部件模块1的突出部53的形状不同。
变形例2的电子部件模块1b中的突出部53b在第1方向D1上向与树脂构造体3侧相反侧突出。更详细地,突出部53b在树脂构造体3的厚度方向上向与树脂构造体3侧相反侧突出。即,变形例2的电子部件模块1b中的突出部53b的突出方向在树脂构造体3的厚度方向上与实施方式的电子部件模块1的突出部53的突出方向相反。不过,突出部53b与突出部53同样地具有空部536。更详细地,突出部53b中的前端530和第1基端531之间的第1部分、与前端530和第2基端532之间的第2部分之间的空间为空部536。空部536例如能够通过在树脂构造体3上形成了与空部536的形状相应的牺牲层之后,形成布线层5以使得在牺牲层上通过,然后,对牺牲层进行蚀刻除去来形成。
根据上述的实施方式等可明确,第1方式涉及的电子部件模块(1;1a;1b)具备电子部件(2)、树脂构造体(3)、贯通布线(4)、和布线层(5)。树脂构造体(3)覆盖电子部件(2)的至少一部分。贯通布线(4)在给定方向(D1)上贯通了树脂构造体(3)。布线层(5)将电子部件(2)和贯通布线(4)电连接。布线层(5)包含在从给定方向(D1)的俯视下位于电子部件(2)与贯通布线(4)之间的部分。布线层(5)具有在电子部件(2)与贯通布线(4)之间向给定方向(D1)突出的突出部(53;53a;53b)。
根据以上的结构,在电子部件模块(1;1a;1b)中,例如在对树脂构造体(3)施加了外力等时,突出部(53;53a;53b)变形,从而易于抑制布线层(5)的断线。
在第2方式的电子部件模块(1;1a;1b)中,在第1方式中,贯通布线(4)位于隔着树脂构造体(3)的一部分而与电子部件(2)的侧面(23)分离的位置。布线层(5)在从给定方向(D1)的俯视下跨越电子部件(2)、树脂构造体(3)和贯通布线(4)而配置。突出部(53;53a;53b)位于电子部件(2)的侧方并向给定方向(D1)突出。
由此,在电子部件模块(1;1a;1b)中,例如在从贯通布线(4)和电子部件(2)排列的一个朝向对树脂构造体(3)施加了外力等时,突出部(53;53a;53b)变形,从而易于抑制布线层(5)的断线。
在第3方式的电子部件模块(1;1a;1b)中,在第2方式中,电子部件(2)具有在第1方向(D1)上彼此处于相反侧的第1主面(21)以及第2主面(22)。树脂构造体(3)具有在第1方向(D1)上彼此处于相反侧的第1面(31)以及第2面(32)。树脂构造体(3)覆盖电子部件(2)的侧面(23)的至少一部分和第2主面(22)。贯通布线(4)在与第1方向(D1)正交的第2方向(D2)上位于与电子部件(2)分离的位置。布线层(5)跨越电子部件(2)的第1主面(21)、树脂构造体(3)的第1面(31)和贯通布线(4)而配置。突出部(53;53a;53b)在电子部件(2)与贯通布线(4)之间在第2方向(D2)上位于电子部件(2)的侧方并向第1方向(D1)突出。
由此,在电子部件模块(1;1a;1b)中,例如在从第2方向(D2)的一个朝向对树脂构造体(3)施加了外力时等,突出部(53;53a;53b)变形,从而易于抑制布线层(5)的断线。
所谓“覆盖电子部件(2)的侧面(23)的至少一部分和第2主面(22)”,意味着覆盖电子部件(2)的第2主面(22),以及至少从电子部件(2)的侧面(23)之中与第1主面(21)侧的第1端相比向第2主面(22)侧的第2端侧偏移的位置起到侧面(23)与第2主面(22)的边界为止遍及整周地覆盖侧面(23),包含覆盖电子部件(2)的侧面(23)的全部和第2主面(22)的情况。
在第4方式的电子部件模块(1;1a;1b)中,在第3方式中,电子部件(2)中的第1主面(21)和侧面(23)的边界与突出部(53;53a;53b)的最短距离(L1)比贯通布线(4)与突出部(53;53a;53b)的最短距离(L2)短。由此,在电子部件模块(1;1a;1b)中,能够进一步抑制布线层(5)的断线。
在第5方式的电子部件模块(1a)中,在第3方式或者第4方式中,从树脂构造体(3)的第2面(32)到电子部件(2)的第1主面(21)为止的距离(L3)比从第2面(32)到第1面(31)为止的距离(L4)长。由此,在电子部件模块(1a)中,能够谋求低高度化。
在第6方式的电子部件模块(1;1a;1b)中,在第3方式至第5方式的任一者中,突出部(53;53a;53b)带有圆度。由此,在电子部件模块(1;1a;1b)中,能够进一步抑制布线层(5)的断线。
在第7方式的电子部件模块(1;1a)中,在第3方式至第6方式的任一者中,突出部(53;53a)在第1方向(D1)上向树脂构造体(3)侧突出。由此,在电子部件模块(1;1a)中,更不易发生布线层(5)的断线。
第8方式的电子部件模块(1;1a)在第7方式中,还具备介于布线层(5)与树脂构造体(3)以及电子部件(2)之间的树脂层(6)。在电子部件模块(1;1a)中,树脂层(6)的杨氏模量比树脂构造体(3)的杨氏模量小。由此,在电子部件模块(1;1a)中,更不易发生布线层(5)的断线。
在第9方式的电子部件模块(1;1a)中,在第8方式中,树脂层(6)为沿着布线层(5)的形状的形状。由此,在电子部件模块(1;1a)中,更不易发生布线层(5)的断线。
在第10方式的电子部件模块(1;1a)中,在第3方式至第9方式的任一者中,布线层(5)还具有:第1端(51),与电子部件(2)的第1主面(21)连接;和第2端(52),与贯通布线(4)连接。突出部(53)设置在第1端(51)与第2端(52)之间。电子部件模块(1;1a)还具备:外部连接用的电极(7),形成在布线层(5)的第2端(52)上;和阻焊层(9),在布线层(5)的第2端(52)与突出部(53)之间形成在布线层(5)上。阻焊层(9)由焊料润湿性比电极(7)以及布线层(5)低的材料形成。
在第11方式的电子部件模块(1;1a;1b)中,在第3方式至第10方式的任一者中,突出部(53;53a;53b)具有与树脂构造体(3)隔离的空部(536)。由此,在电子部件模块(1;1a;1b)中,例如在从第2方向(D2)的一个朝向对树脂构造体(3)施加了外力的情况等下,突出部(53;53a;53b)易于变形,能够抑制布线层(5)的断线。
附图标记说明
1、1a、1b 电子部件模块;
2 电子部件;
21 第1主面;
22 第2主面;
23 侧面;
3 树脂构造体;
31 第1面;
32 第2面;
4 贯通布线;
5 布线层;
51 第1端;
52 第2端;
53、53a、53b 突出部;
6 树脂层;
7 电极;
9 阻焊层;
D1 给定方向(第1方向);
D2 第2方向;
L1 最短距离;
L2 最短距离;
L3 距离;
L4 距离。
Claims (11)
1.一种电子部件模块,其特征在于,具备:
电子部件;
树脂构造体,覆盖所述电子部件的至少一部分;
贯通布线,在给定方向上贯通了所述树脂构造体;
布线层,将所述电子部件和所述贯通布线电连接,包含在从所述给定方向的俯视下位于所述电子部件与所述贯通布线之间的部分;和
树脂层,介于所述布线层与所述树脂构造体以及所述电子部件之间,
所述布线层具有在所述电子部件与所述贯通布线之间向所述给定方向突出的突出部,
所述电子部件具有在所述给定方向上彼此处于相反侧的第1主面以及第2主面和将所述第1主面与所述第2主面相连的侧面,
所述电子部件的所述第1主面与所述侧面的边界不被所述树脂构造体覆盖,
所述树脂层跨越所述树脂构造体的表面、所述电子部件的所述侧面和所述电子部件的所述第1主面而形成。
2.根据权利要求1所述的电子部件模块,其特征在于,
所述贯通布线位于隔着所述树脂构造体的一部分而与所述电子部件的侧面分离的位置,
所述布线层在从所述给定方向的俯视下跨越所述电子部件、所述树脂构造体和所述贯通布线而配置,
所述突出部位于所述电子部件的侧方并向所述给定方向突出。
3.根据权利要求2所述的电子部件模块,其特征在于,
所述树脂构造体具有在作为所述给定方向的第1方向上彼此处于相反侧的第1面以及第2面,覆盖所述电子部件的侧面的至少一部分和所述第2主面,
所述贯通布线在与所述第1方向正交的第2方向上位于与所述电子部件分离的位置,
所述布线层跨越所述电子部件的所述第1主面、所述树脂构造体的所述第1面和所述贯通布线而配置,
所述突出部位于所述电子部件的侧方并向所述第1方向突出。
4.根据权利要求3所述的电子部件模块,其特征在于,
所述电子部件中的所述第1主面和所述侧面的边界与所述突出部的最短距离比所述贯通布线与所述突出部的最短距离短。
5.根据权利要求3或4所述的电子部件模块,其特征在于,
从所述树脂构造体的所述第2面到所述电子部件的所述第1主面为止的距离比从所述第2面到所述第1面为止的距离长。
6.根据权利要求3或4所述的电子部件模块,其特征在于,
所述突出部带有圆度。
7.根据权利要求3或4所述的电子部件模块,其特征在于,
所述突出部在所述第1方向上向所述树脂构造体侧突出。
8.根据权利要求7所述的电子部件模块,其特征在于,
所述树脂层的杨氏模量比所述树脂构造体的杨氏模量小。
9.根据权利要求8所述的电子部件模块,其特征在于,
所述树脂层为沿着所述布线层的形状的形状。
10.根据权利要求3或4所述的电子部件模块,其特征在于,
所述布线层还具有:第1端,与所述电子部件的所述第1主面连接;和第2端,与所述贯通布线连接,
所述突出部设置在所述第1端与所述第2端之间,
所述电子部件模块还具备:外部连接用的电极,形成在所述布线层的所述第2端上;和阻焊层,在所述布线层的所述第2端与所述突出部之间形成在所述布线层上,
所述阻焊层由焊料润湿性比所述电极以及所述布线层低的材料形成。
11.根据权利要求2至4中任一项所述的电子部件模块,其特征在于,
所述树脂构造体具有在作为所述给定方向的第1方向上彼此处于相反侧的第1面以及第2面,
所述贯通布线在与所述第1方向正交的第2方向上位于与所述电子部件分离的位置,
所述布线层跨越所述电子部件的所述第1主面、所述树脂构造体的所述第1面和所述贯通布线而配置,
所述突出部位于所述电子部件的侧方并在所述第1方向上向所述树脂构造体侧突出,
所述突出部的前端在所述第1方向上位于所述电子部件的第1主面与所述电子部件的第2主面之间。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017114712 | 2017-06-09 | ||
JP2017-114712 | 2017-06-09 | ||
PCT/JP2018/020639 WO2018225589A1 (ja) | 2017-06-09 | 2018-05-30 | 電子部品モジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110709986A CN110709986A (zh) | 2020-01-17 |
CN110709986B true CN110709986B (zh) | 2023-08-08 |
Family
ID=64567433
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201880036876.8A Active CN110709986B (zh) | 2017-06-09 | 2018-05-30 | 电子部件模块 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11069645B2 (zh) |
JP (1) | JP6965923B2 (zh) |
CN (1) | CN110709986B (zh) |
WO (1) | WO2018225589A1 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20200243484A1 (en) * | 2019-01-30 | 2020-07-30 | Avago Technologies International Sales Pte. Limited | Radio frequency (rf) switch device including rf switch integrated circuit (ic) divided between sides of pcb |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012137574A1 (ja) * | 2011-04-01 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法ならびに携帯電話機 |
US9601471B2 (en) * | 2015-04-23 | 2017-03-21 | Apple Inc. | Three layer stack structure |
KR102352448B1 (ko) * | 2015-08-12 | 2022-01-18 | 삼성전자주식회사 | 안테나 장치를 포함하는 전자 장치 |
KR102399764B1 (ko) * | 2015-09-22 | 2022-05-19 | 삼성전자 주식회사 | 전자 장치 및 촬영 방법 |
WO2017204347A1 (ja) * | 2016-05-27 | 2017-11-30 | 株式会社村田製作所 | 高周波フィルタ装置、及び、通信装置 |
US10276548B2 (en) * | 2016-09-14 | 2019-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages having dummy connectors and methods of forming same |
-
2018
- 2018-05-30 JP JP2019523476A patent/JP6965923B2/ja active Active
- 2018-05-30 WO PCT/JP2018/020639 patent/WO2018225589A1/ja active Application Filing
- 2018-05-30 CN CN201880036876.8A patent/CN110709986B/zh active Active
-
2019
- 2019-11-15 US US16/684,826 patent/US11069645B2/en active Active
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JP2015525007A (ja) * | 2012-08-15 | 2015-08-27 | アップル インコーポレイテッド | 薄型基板のPoP構造 |
Also Published As
Publication number | Publication date |
---|---|
US11069645B2 (en) | 2021-07-20 |
CN110709986A (zh) | 2020-01-17 |
US20200083191A1 (en) | 2020-03-12 |
JPWO2018225589A1 (ja) | 2020-02-27 |
WO2018225589A1 (ja) | 2018-12-13 |
JP6965923B2 (ja) | 2021-11-10 |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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