JP2015525007A - 薄型基板のＰｏＰ構造 - Google Patents

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Abstract

ＰｏＰ（パッケージ・オン・パッケージ）パッケージは、基板が封止材の中に封止され、その基板の上部にダイが結合された、下部パッケージを備える。ダイの少なくとも一部は、下部パッケージ基板上の封止材よりも上に露出する。上部パッケージは、その表側と裏側の両方に封止材を有する基板を備える。上部パッケージ基板の裏側は下部パッケージ基板の天側に結合され、ダイの少なくとも一部は、上部パッケージ基板の裏側にある封止材の凹部内に配置される。

Description

本発明は、半導体のパッケージング及び半導体素子のパッケージング方法に関する。より詳細には、本発明は、薄型又はコアレス基板を用いたＰｏＰ（package-on-package、パッケージ・オン・パッケージ）に関する。
半導体産業では、コストの削減、性能の向上、集積回路の高密度化及びパッケージの高密度化が現在も求められており、それに伴い、パッケージ・オン・パッケージ（ＰｏＰ）技術が次第に普及している。パッケージを小型化する取り組みは更に進められ、ダイとパッケージの統合（例えば、プリスタック技術（pre-stacking）又はメモリ技術とシステムオンチップ（system on a chip、「ＳｏＣ」）技術の統合）により、パッケージの薄型化が実現されている。このようなプリスタック技術は、薄型で微細なピッチのＰｏＰパッケージのための、非常に重要な要素となった。
薄型で微細なピッチのＰｏＰパッケージに見られる問題の１つは、ＰｏＰパッケージの上部パッケージ又は下部パッケージ上の端子（例えば、はんだボールなどのボール）間のピッチが減少することにより、反りが発生し得ることである。反りは、パッケージに用いる材料（例えば、基板及びその基板に塗布される封止材）の熱特性の差が原因で発生する場合がある。特に上部パッケージは、反りを抑止する外部部品に取り付けられないため、反りの問題が発生しやすい。例えば、下部パッケージはプリント回路基板に取り付けることができ、これは反りの抑止に役立つ。
上部パッケージで発生する反りの問題は、上部パッケージで薄型又はコアレス基板を用いる場合、更に深刻になり得る。薄型又はコアレス基板は、基板の熱特性と、その基板に塗布される封止材の熱特性が異なることで発生する影響に抵抗するための機械的強度が不足している場合がある。反りの問題は、ＰｏＰパッケージの損傷若しくは性能低下、及び／又はそのＰｏＰパッケージを利用する機器の信頼性低下を招くおそれがある。
特定の実施形態では、ＰｏＰパッケージの組立システムは、下部パッケージ及び上部パッケージを含む。下部パッケージは、ダイに結合された基板を含んでよい。基板及びダイは、少なくともダイの一部が封止材よりも上に露出した状態で、封止材の中に封止することができる。ダイの少なくとも一部は、下部パッケージ基板上の封止材よりも上に露出する。上部パッケージは、基板の表側（上部）及び裏側（下部）に封止材が塗布された基板を含んでよい。上部パッケージの両側の封止材により、上部パッケージにおける熱特性を実質的に均衡させることができる。熱特性を均衡させることで、上部パッケージにおける熱応力を均衡させ、上部パッケージの反りを低減又は抑止することができる。
特定の実施形態では、上部パッケージ基板の裏側の封止材が、凹部を備える。一部の実施形態では、基板の少なくとも一部が凹部内で露出する。他の実施形態では、基板が凹部内で実質的に覆われる。特定の実施形態では、下部パッケージと上部パッケージを結合してＰｏＰパッケージを形成する際に、上部パッケージ内の凹部が、下部パッケージ内の基板に結合されたダイを収容する（例えば、ダイの少なくとも一部が凹部内に配置される）。一部の実施形態では、下部パッケージを上部パッケージに結合する際に、下部パッケージ基板の上部にある端子（例えば、はんだボール）が、上部パッケージ基板の下部にある端子に結合される。
本発明の方法及び装置の特徴及び利点は、本発明に係る、現時点で好適ではあるが、例示的に過ぎない実施形態に関する、以下の詳細な説明を添付図面と併せて参照することで、より完全に理解されるであろう。
組立前のＰｏＰ（パッケージ・オン・パッケージ）パッケージの上部及び下部パッケージの一例の断面図である。
ＰｏＰパッケージ組立システムの一実施形態の断面図である。
基板への封止材の塗布中に用いるモールドチェイスの側面図である。
ＰｏＰパッケージ組立システムの代替実施形態の断面図である。
基板が凹部内で露出している上部パッケージの底面図である。
上部パッケージへの下部パッケージの結合時に形成されるＰｏＰパッケージの一実施形態の断面図である。
本発明は種々の変更及び代替的な形態を受け入れる余地があるが、その特定の諸実施形態が図面には例として示されており、本明細書において詳細に説明されることになる。図面は原寸に比例していない場合がある。図面及びそれらに対する詳細な説明は、本発明を、開示されている特定の形態に限定することを意図されているのではなく、逆に、その意図は、添付の請求項によって定義されているとおりの本発明の趣旨及び範囲内に入る全ての変更、均等物及び代替物を範囲に含むことであることを理解されたい。
図１は、組立前のＰｏＰ（パッケージ・オン・パッケージ）パッケージ（例えば、ＰｏＰパッケージシステム）の上部及び下部パッケージの一例の断面図である。ＰｏＰパッケージ組立システム１００は、下部パッケージ１０２及び上部１０４を備える。下部パッケージ１０２は基板１０６を備え、封止材１０８が基板の少なくとも一部を覆う。端子１１２（例えば、はんだボール）を用いてダイ１１０を基板１０６に結合し、ダイ１１０の少なくとも一部を封止材１０８で覆ってもよい。端子１１４（例えば、はんだボール）は、基板１０６の上方（上部）表面に結合してもよい。端子１１５（例えば、はんだボール）は、基板１０６の下方（下部）表面に結合してもよい。
上部パッケージ１０４は基板１１６を備え、封止材１１８がその基板の上方（上部）表面を覆う。端子１２０（例えば、はんだボール）は、基板１１６の下方（下部）表面に結合される。図１に示すように、上部パッケージ１０４では、基板１１６と封止材１１８と端子１２０との間の熱特性（例えば、熱膨張率（coefficient of thermal expansion、「ＣＴＥ」）及び／又は収縮率）の違いにより、反りが発生する場合がある。反りが原因で、ＰｏＰパッケージの組立後に、問題が発生する可能性がある。問題の例としては、下部パッケージ１０２内の端子１１４と上部パッケージ１０４内の端子１２０との間の接続が失われることが挙げられるが、これに限定されない。上部パッケージ１０４では、基板１１６が比較的薄い基板である（例えば、厚さが約４００μｍより薄い）場合及び／又は基板がコアレス基板（例えば、誘電ポリマー及び銅のトレースのみから作製された基板）である場合、反りの問題が発生しやすい。
図２は、ＰｏＰ（パッケージ・オン・パッケージ）パッケージ組立システム１００′の一実施形態の断面図である。システム１００′は、下部パッケージ１０２′及び上部パッケージ１０４′を備える。特定の実施形態では、下部パッケージ１０２′は基板１０６を備える。例えば、基板１０６は、パッケージ又はパッケージ基板のベース基板であってよい。特定の実施形態では、基板１０６はコアレス基板である。一部の実施形態では、基板１０６はコアを有する薄型基板である。基板１０６は、約４００μｍより薄い厚さを有していてもよい。一部の実施形態では、基板１０６の厚さは約２００μｍより薄いか、約１００μｍより薄い。
ダイ１１０は、端子１１２及び／又はダイを基板に結合する他の機構を用いて、基板１０６の上方（上部、天側又は表側）表面に結合することができる。ダイ１１０は、例えば、半導体チップ、集積回路ダイ又はフリップチップダイであってよい。特定の実施形態では、ダイ１１０はシステムオンチップ（「ＳｏＣ」）である。特定の実施形態では、端子１１４は基板１０６の上部に結合される。端子１１５は、基板１０６の下方（下部、底側又は裏側）表面に結合することができる。端子１１２、１１４及び／又は１１５は、例えば、はんだ又は銅で作られたボール、ピラー又はカラムを備えることができるが、これらに限定されない。
ダイ１１０及び端子１１４が基板１０６に結合された後、基板の上部（例えば、上方表面）の少なくとも一部が封止材１０８で覆われていてもよい。封止材１０８は、例えば、ポリマー又は成形材料であってよい。特定の実施形態では、封止材１０８は、選択された特性（例えば、選択された熱特性）を有する。例えば、一部の実施形態では、封止材１０８は、約１１５℃〜約１９０℃のガラス転移温度（Ｔｇ）を有する。一部の実施形態では、封止材１０８は、ガラス転移温度より低い約１０ｐｐｍ／℃〜約３８ｐｐｍ／℃、ガラス転移温度より高い約４０ｐｐｍ／℃〜約１４５ｐｐｍ／℃の熱膨張率（ＣＴＥ）を有する。一部の実施形態では、封止材１０８は、２５℃のとき約５７０ｋｇｆ／ｍｍ２〜約２４００ｋｇｆ／ｍｍ２、２６０℃のとき約８ｋｇｆ／ｍｍ２〜約７０ｋｇｆ／ｍｍ２の弾性率を有する。特定の実施形態では、封止材１０８は、基板１０６の熱特性にできるだけ近い熱特性を有する。
特定の実施形態では、ダイ１１０の少なくとも一部が封止材１０８で覆われ、図２に示すように、ダイの少なくとも一部が封止材よりも上に露出する。特定の実施形態では、モールドチェイスを用いて、基板１０６上に封止材１０８を形成する。図３は、基板１０６への封止材１０８の塗布中に用いるモールドチェイス５００の側面図である。図３に示すように、モールドチェイス５００は、モールドチェイスがダイ１１０に対して配置された際に、封止材１０８がダイの上部表面を覆うのを防ぐ形状を有している。一部の実施形態では、封止工程中に、保護フィルムがダイ１１０の上部表面に配置される。保護フィルムにより、ダイがモールドチェイス５００に接触する際、ダイ１１０を損傷から保護することができる。保護フィルムは、例えば、ポリマーフィルムであってよい。
特定の実施形態では、図２に示すように、端子１１４の少なくとも一部が封止材１０８で覆われる。例えば、図２に示すように、端子１１４の少なくとも一部が、封止材１０８よりも上に露出する。一部の実施形態では、まず基板１０６に封止材が塗布されることで、端子１１４が封止材１０８で覆われ、その後、封止材の一部が除去され、端子の一部が露出する。例えば、端子１１４は、図２に示すように、レーザー穿孔／アブレーションが挙げられるがこれらに限定されない、端子の一部を露出する技術を用いて、空洞内で露出してもよい。他の実施形態では、機械的研磨／切断加工が挙げられるが、これらに限定されない平型加工を用いて、端子１１４の一部を露出する。一部の実施形態では、フィルムアシスト成形（film assistance mold、ＦＡＭ）加工を用いて、端子１１４の一部を露出する成形形状（例えば、図２に示すような、端子に対応した空洞を有する成形形状）で封止材１０８を形成する。
特定の実施形態では、破線１２２Ｂで表された、端子１１４の基板１０６からの高さが、破線１２２Ａで表された、封止材１０８の基板からの高さを上回る。端子１１４の高さが封止材１０８の高さを上回るようにすることで、下部パッケージ１０２′内の端子と上部パッケージ１０４′内の端子（例えば、端子１２０）との間の接続を保証することができる。
特定の実施形態では、上部パッケージ１０４′は基板１１６を備える。例えば、基板１１６は、パッケージのベース基板又はパッケージ基板であってよい。特定の実施形態では、基板１１６はコアレス基板である。一部の実施形態では、基板１１６はコアを有する薄型基板である。基板１１６は、約４００μｍより薄い厚さを有していてもよい。一部の実施形態では、基板１１６の厚さは約２００μｍより薄いか、約１００μｍより薄い。
特定の実施形態では、端子１２０が基板１１６の下方（下部、底側又は裏側）表面に結合される。端子１２０は、例えば、はんだ又は銅で作られたボール、ピラー又はカラムを備えることができるが、これらに限定されない。端子１２０は、下部パッケージ１０２′内の端子１１４と接続されるように整列してもよい。
基板１１６の上方（上部、天側又は表側）表面の少なくとも一部は、封止材１１８で覆われていてもよい。封止材１１８は、その材料が封止材１０８と一致し、かつ／又は封止材１０８と類似する特性を有していてもよい。一部の実施形態では、図２に示すように、封止材１１８が実質的に基板１１６の上部全体を覆う。
特定の実施形態では、図２に示すように、上部パッケージ１０４′の下部の少なくとも一部が、封止材１２４で覆われる。封止材１２４は、その材料が封止材１０８及び／若しくは封止材１１８と一致し、かつ／又は封止材１０８及び／若しくは封止材１１８と類似する特性を有していてもよい。特定の実施形態では、凹部１２６が封止材１２４の中に形成される。一部の実施形態では、凹部１２６が封止／成形加工中に（例えば、凹部を考慮して設計されたモールドチェイスの空洞を用いて）形成される。他の実施形態では、凹部１２６が封止／成形加工後に形成される。例えば、凹部１２６は、機械的研磨／切断加工又はレーザー穿孔／アブレーション加工を用いて形成することができる。
特定の実施形態では、図２に示すように、少なくとも一部の封止１２４が凹部内に残った状態（例えば、封止材１２４が凹部内の基板１１６を実質的に覆うか包み込み、それにより凹部内で基板が露出しない状態）で、凹部１２６が形成される。一部の実施形態では、上部パッケージ基板が凹部内で露出する。図４は、ＰｏＰ（パッケージ・オン・パッケージ）パッケージ組立システム１００″の一実施形態の断面図である。図４に示すように、上部パッケージ１０４″は、凹部１２６′が設けられた封止材１２４を備える。基板１１６は、凹部１２６′内で少なくとも部分的に露出する。特定の実施形態では、基板１１６が凹部１２６′内で実質的に露出する。図５は、基板１１６が凹部１２６′内で露出している上部パッケージ１０４″の底面図である。
特定の実施形態では、下部パッケージ１０２′への上部パッケージ１０４′（又は上部パッケージ１０４″）の結合時にダイ１１０の露出部分を収容できるように、凹部１２６（又は凹部１２６′）の大きさが調整される。図６は、上部パッケージ１０４′への下部パッケージ１０２′の結合時に形成される、ＰｏＰパッケージ６００の一実施形態の断面図である。図６に示すように、ダイ１１０を凹部１２６（又は凹部１２６′）内に収容することで、ＰｏＰパッケージ６００の全体的な厚さが低減される。
特定の実施形態では、図２及び図４に示すように、端子１２０の少なくとも一部が封止材１２４よりも上に露出する。図６に示すように、下部パッケージへの上部パッケージ１０４′（又は上部パッケージ１０４″）の結合時に、端子１２０と端子１１４との間の相互接続を可能にするために、端子１２０は露出されうる。
一部の実施形態では、まず基板１１６に封止材が塗布されることで、端子１２０が封止材１２４で覆われ、その後、封止材の一部が除去され、端子の一部が露出する。例えば、端子１２０は、レーザー穿孔／アブレーションが挙げられるがこれらに限定されない、端子の一部を露出させる技術を用いて、空洞内で露出してもよい。図２及び図４に示す端子１２０Ａは、空洞型加工により露出した端子の一例である。一部の実施形態では、機械的研磨／切断加工が挙げられるが、これらに限定されない平型加工を用いて、端子１２０の一部を露出する。図２及び図４に示す端子１２０Ｂは、平型加工により露出した端子の一例である。一部の実施形態では、フィルムアシスト成形（ＦＡＭ）加工を用いて、端子１２０の一部を露出する成形形状（例えば、端子に対応した空洞を有するか、平型であるが端子の一部を露出する成形形状）で封止材１２４を形成する。
端子１１４の高さが封止材１０８の高さを上回るようにすることで、下部パッケージ１０２′内の端子と上部パッケージ１０４′内の端子（例えば、端子１２０）との間の接続を保証することができる。
図２〜６の実施形態に関する上述の説明のとおり、上部パッケージ１０４′（又は上部パッケージ１０４″）の下部（裏側）の少なくとも一部を封止材１２４で覆い、更に上部パッケージの上部（表側）を封止材１１８で覆うことで、熱特性が実質的に均衡した上部パッケージ構造を作製することができる（例えば、封止材を上部パッケージの裏側及び表側に有することで、上部パッケージにおいて、ＣＴＥ及び収縮率が挙げられるが、これらに限定されない熱特性が均衡する）。上部パッケージの熱特性を均衡させることで、特に上部パッケージが薄型又はコアレス基板を有する場合、上部パッケージへの熱応力が均衡し、上部パッケージの反りを低減又は抑止することができる。上部パッケージの反りを低減することで、プリスタック技術を改良し、薄型又はコアレス基板を有する、ピッチが微細な（例えば、端子間ピッチが狭小化された）ＰｏＰパッケージの信頼性を向上することができる。更に、下部パッケージのダイを封止材１２４の凹部１２６（又は凹部１２６′）内に収容することで、ＰｏＰパッケージの全体的な厚さが低減（すなわち、薄型化）された状態を維持することができる。
本明細書で説明した実施形態は、封止材を両側に有する上部パッケージを備えたＰｏＰパッケージを形成するための構造及び方法を示している。ただし、本明細書で説明した実施形態を下部パッケージに応用し、プリント回路基板及び／又はモジュール／システムレベルの組立体において、表面実装技術（surface mount technology、ＳＭＴ）とともに用いることができることは、当業者には明らかであろう。
本発明の種々の態様の更なる変更及び代替実施形態は、この説明を参照することにより、当業者には明らかになるであろう。したがって、この説明は単なる例示とみなすべきであり、その目的は、本発明の一般的な実施方法を当業者に教示することである。本明細書に図示及び説明されている本発明の形態は、現時点で好適な実施形態として解釈すべきであることを理解されたい。本明細書に例示及び説明されている要素及び材料は、他のものに置き換えることができ、部品及び工程は相互に入れ替えることができ、本発明の一部の特徴は単独で利用することができる。これら全てのことは、本発明のこの説明から利益を得た当業者には明らかになるであろう。本明細書で説明されている要素は、以下の請求項で説明されている本発明の趣旨及び範囲から逸脱することなく変更することができる。

Claims (18)

  1. 半導体素子パッケージ組立体であって、
    上部の少なくとも一部が第１の封止材で覆われた第１の基板と、
    前記第１の基板の前記上部に結合されたダイであって、前記ダイの少なくとも一部が前記第１の封止材よりも上に露出するように前記第１の封止材に少なくとも部分的に封止されているダイと、
    上部の少なくとも一部が第２の封止材で覆われ、下部の少なくとも一部が第３の封止材で覆われた第２の基板と、
    を備え、
    前記第２の基板の前記下部が前記第１の基板の前記上部に結合され、
    前記ダイの少なくとも一部が前記第３の封止材の凹部内に位置する、
    半導体素子パッケージ組立体。
  2. 前記第１の基板及び前記第２の基板がコアレス基板である、請求項１に記載の半導体素子パッケージ組立体。
  3. 前記第３の封止材が、前記凹部内にある前記第２の基板の前記下部を実質的に覆う、請求項１に記載の半導体素子パッケージ組立体。
  4. 前記第２の基板の少なくとも一部が前記凹部内で露出する、請求項１に記載の半導体素子パッケージ組立体。
  5. 前記第１の基板の前記上部に結合された１つ以上の第１の端子を更に備え、前記第１の端子の少なくとも一部が前記第１の封止材よりも上に露出する、請求項１に記載の半導体素子パッケージ組立体。
  6. 前記第２の基板の前記下部に結合された１つ以上の第２の端子を更に備え、前記第２の端子の少なくとも一部が前記第３の封止材よりも下に露出する、請求項１に記載の半導体素子パッケージ組立体。
  7. 前記第２の基板の前記下部が、１つ以上の端子を介して前記第１の基板の前記上部に結合される、請求項１に記載の半導体素子パッケージ組立体。
  8. 第１の基板を備える下部パッケージであって、第１の封止材が前記第１の基板よりも上にある下部パッケージと、
    前記第１の基板よりも上に配置され、前記第１の基板に結合されたダイであって、前記ダイの少なくとも一部が前記第１の封止材の外側に露出するように、前記第１の基板よりも上にある前記第１の封止材に少なくとも部分的に封止されているダイと、
    前記下部パッケージに結合された上部パッケージであって、前記上部パッケージは第２の基板であって、第２の封止材が前記第２の基板よりも上にあり、第３の封止材が前記第２の基板よりも下にある第２の基板を備え、前記第３の封止材は前記ダイの前記露出された部分の少なくとも一部が位置する凹部を備える、上部パッケージと、を備える、半導体素子パッケージ組立体。
  9. 前記第１の基板及び前記第２の基板の厚さが４００μｍより薄い、請求項１に記載の半導体素子パッケージ組立体。
  10. 前記第３の封止材が前記凹部内にある前記第２の基板を実質的に包み込む、請求項１に記載の半導体素子パッケージ組立体。
  11. 前記第２の基板の少なくとも一部が前記凹部内で露出する、請求項１に記載の半導体素子パッケージ組立体。
  12. １つ以上の端子を更に備え、前記第１の基板が前記端子により前記ダイに結合される、請求項１に記載の半導体素子パッケージ組立体。
  13. 半導体素子パッケージ組立体を形成する方法であって、
    ダイを第１の基板の上面に結合する工程と、
    前記第１の基板の前記上面を第１の封止材に封止する工程であって、前記ダイの少なくとも一部が前記第１の封止材よりも上に露出する、工程と、
    第２の基板の上面を第２の封止材に封止する工程と、
    前記第２の基板の下面を第３の封止材に封止する工程であって、前記第３の封止材が凹部を備える、工程と、
    前記ダイの少なくとも一部が前記第３の封止材の前記凹部内に位置するように、前記第１の基板の前記上面を前記第２の基板の前記下面に結合する工程と、
    を含む、方法。
  14. 前記第３の封止材を成形して前記凹部を形成する工程を更に含む、請求項１３に記載の方法。
  15. 前記第３の封止材の一部を除去して前記凹部を形成する工程を更に含む、請求項１３に記載の方法。
  16. 前記第１の基板の前記上面に１つ以上の第１の端子を結合する工程を更に含み、前記第１の端子の少なくとも一部が前記第１の封止材よりも上に露出する、請求項１３に記載の方法。
  17. 前記第２の基板の前記下面に１つ以上の第２の端子を結合する工程を更に含み、前記第２の端子の少なくとも一部が前記第３の封止材よりも下に露出する、請求項１３に記載の方法。
  18. 前記第１の基板の前記上面に結合された１つ以上の第１の端子を、前記第２の基板の前記下面に結合された１つ以上の第２の端子に結合する工程を更に含む、請求項１３に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018225589A1 (ja) * 2017-06-09 2018-12-13 株式会社村田製作所 電子部品モジュール

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546193B2 (en) * 2010-11-02 2013-10-01 Stats Chippac, Ltd. Semiconductor device and method of forming penetrable film encapsulant around semiconductor die and interconnect structure
US8546932B1 (en) * 2012-08-15 2013-10-01 Apple Inc. Thin substrate PoP structure
US8963311B2 (en) 2012-09-26 2015-02-24 Apple Inc. PoP structure with electrically insulating material between packages
TW201415602A (zh) * 2012-10-09 2014-04-16 矽品精密工業股份有限公司 封裝堆疊結構之製法
US9287317B2 (en) * 2013-01-25 2016-03-15 Samsung Electro-Mechanics Co., Ltd. Image sensor module and method of manufacturing the same
US8970024B2 (en) * 2013-03-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with molding material forming steps
US9064718B1 (en) 2014-05-07 2015-06-23 Freescale Semiconductor, Inc. Pre-formed via array for integrated circuit package
US10032652B2 (en) * 2014-12-05 2018-07-24 Advanced Semiconductor Engineering, Inc. Semiconductor package having improved package-on-package interconnection
TWI576976B (zh) * 2015-08-28 2017-04-01 欣興電子股份有限公司 無核心層封裝結構
KR102457119B1 (ko) 2015-09-14 2022-10-24 삼성전자주식회사 반도체 패키지의 제조 방법
JP2018026395A (ja) * 2016-08-08 2018-02-15 ソニーセミコンダクタソリューションズ株式会社 撮像素子パッケージおよびカメラモジュール
US10658334B2 (en) * 2016-08-18 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a package structure including a package layer surrounding first connectors beside an integrated circuit die and second connectors below the integrated circuit die
KR20190004964A (ko) * 2017-07-05 2019-01-15 삼성전자주식회사 반도체 패키지
US10096578B1 (en) * 2017-07-06 2018-10-09 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
KR102497572B1 (ko) 2018-07-03 2023-02-09 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
CN111524869A (zh) * 2019-02-01 2020-08-11 矽品精密工业股份有限公司 电子结构及其制法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008108847A (ja) * 2006-10-24 2008-05-08 Lintec Corp 複合型半導体装置、それに用いられる半導体パッケージ及びスペーサーシート、並びに複合型半導体装置の製造方法
JP2009130196A (ja) * 2007-11-26 2009-06-11 Shinko Electric Ind Co Ltd 半導体装置
JP2010153491A (ja) * 2008-12-24 2010-07-08 Shinko Electric Ind Co Ltd 電子装置及びその製造方法
JP2012119688A (ja) * 2010-12-02 2012-06-21 Samsung Electronics Co Ltd 積層パッケージ構造物、パッケージオンパッケージ素子、およびパッケージオンパッケージ素子製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6201299B1 (en) 1999-06-23 2001-03-13 Advanced Semiconductor Engineering, Inc. Substrate structure of BGA semiconductor package
US6150730A (en) 1999-07-08 2000-11-21 Advanced Semiconductor Engineering, Inc. Chip-scale semiconductor package
TWI220781B (en) 2003-04-28 2004-09-01 Advanced Semiconductor Eng Multi-chip package substrate for flip-chip and wire bonding
TWI225299B (en) 2003-05-02 2004-12-11 Advanced Semiconductor Eng Stacked flip chip package
TWI228806B (en) 2003-05-16 2005-03-01 Advanced Semiconductor Eng Flip chip package
TWI236109B (en) 2004-02-26 2005-07-11 Advanced Semiconductor Eng Chip package
TWI237370B (en) 2004-07-30 2005-08-01 Advanced Semiconductor Eng Chip package structure and process for fabricating the same
TWI242855B (en) 2004-10-13 2005-11-01 Advanced Semiconductor Eng Chip package structure, package substrate and manufacturing method thereof
TWI236048B (en) 2004-10-21 2005-07-11 Advanced Semiconductor Eng Method for flip chip bonding by utilizing an interposer with embeded bumps
JP4704800B2 (ja) * 2005-04-19 2011-06-22 エルピーダメモリ株式会社 積層型半導体装置及びその製造方法
US7528474B2 (en) * 2005-05-31 2009-05-05 Stats Chippac Ltd. Stacked semiconductor package assembly having hollowed substrate
US20070139012A1 (en) 2005-11-01 2007-06-21 Aerovironment, Inc. Motive power dual battery pack
JP2009252916A (ja) 2008-04-04 2009-10-29 Nec Electronics Corp 多層配線基板、半導体パッケージ、および半導体パッケージの製造方法
JP5043743B2 (ja) 2008-04-18 2012-10-10 ラピスセミコンダクタ株式会社 半導体装置の製造方法
TWI368983B (en) 2008-04-29 2012-07-21 Advanced Semiconductor Eng Integrated circuit package and manufacturing method thereof
TWI372458B (en) 2008-05-12 2012-09-11 Advanced Semiconductor Eng Stacked type chip package structure
TW200947654A (en) 2008-05-12 2009-11-16 Advanced Semiconductor Eng Stacked type chip package structure and method of fabricating the same
KR101198411B1 (ko) * 2008-11-17 2012-11-07 삼성전기주식회사 패키지 온 패키지 기판
TWI499024B (zh) 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
JP5556072B2 (ja) 2009-01-07 2014-07-23 ソニー株式会社 半導体装置、その製造方法、ミリ波誘電体内伝送装置
US8035235B2 (en) 2009-09-15 2011-10-11 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
KR101624973B1 (ko) 2009-09-23 2016-05-30 삼성전자주식회사 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법
US8404518B2 (en) 2009-12-13 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
TWI451539B (zh) 2010-08-05 2014-09-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8466567B2 (en) 2010-09-16 2013-06-18 Stats Chippac Ltd. Integrated circuit packaging system with stack interconnect and method of manufacture thereof
KR20120031697A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 패키지 적층 구조 및 그 제조 방법
KR101711479B1 (ko) 2010-10-06 2017-03-03 삼성전자 주식회사 반도체 패키지 장치 및 그의 검사 시스템
US8409923B2 (en) * 2011-06-15 2013-04-02 Stats Chippac Ltd. Integrated circuit packaging system with underfill and method of manufacture thereof
US8546932B1 (en) * 2012-08-15 2013-10-01 Apple Inc. Thin substrate PoP structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008108847A (ja) * 2006-10-24 2008-05-08 Lintec Corp 複合型半導体装置、それに用いられる半導体パッケージ及びスペーサーシート、並びに複合型半導体装置の製造方法
JP2009130196A (ja) * 2007-11-26 2009-06-11 Shinko Electric Ind Co Ltd 半導体装置
JP2010153491A (ja) * 2008-12-24 2010-07-08 Shinko Electric Ind Co Ltd 電子装置及びその製造方法
JP2012119688A (ja) * 2010-12-02 2012-06-21 Samsung Electronics Co Ltd 積層パッケージ構造物、パッケージオンパッケージ素子、およびパッケージオンパッケージ素子製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018225589A1 (ja) * 2017-06-09 2018-12-13 株式会社村田製作所 電子部品モジュール
CN110709986A (zh) * 2017-06-09 2020-01-17 株式会社村田制作所 电子部件模块
JPWO2018225589A1 (ja) * 2017-06-09 2020-02-27 株式会社村田製作所 電子部品モジュール
US11069645B2 (en) 2017-06-09 2021-07-20 Murata Manufacturing Co., Ltd. Electronic component module
CN110709986B (zh) * 2017-06-09 2023-08-08 株式会社村田制作所 电子部件模块

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