KR101720441B1 - 박형 기판 PoP 구조 - Google Patents

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KR101720441B1
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Abstract

PoP(패키지 온 패키지) 패키지는 기판의 상부에 결합된 다이를 갖는, 봉지재(encapsulant)로 봉지된 기판을 갖는 하부 패키지를 포함한다. 다이의 적어도 일부분이 하부 패키지 기판 상의 봉지재 위로 노출된다. 상부 패키지는 기판의 전면 및 후면 둘 모두 상에 봉지재를 갖는 기판을 포함한다. 상부 패키지 기판의 후면은 하부 패키지 기판의 상부측에 결합되는데, 다이의 적어도 일부가 상부 패키지 기판의 후면 상의 봉지재 내의 리세스(recess)에 배치된다.

Description

박형 기판 PoP 구조{THIN SUBSTRATE PoP STRUCTURE}
본 발명은 반도체 패키징 및 반도체 디바이스들을 패키징하는 방법들에 관한 것이다. 더욱 상세하게는, 본 발명은 박형의 또는 코어리스 기판(coreless substrate)들을 사용하는 PoP(패키지 온 패키지)에 관한 것이다.
반도체 산업에서 보다 낮은 비용, 보다 높은 성능, 상승된 집적 회로 밀도, 및 상승된 패키지 밀도에 대한 요구가 계속됨에 따라, 패키지 온 패키지("PoP") 기술이 점점 대중화되고 있다. 더욱 소형인 패키지들에 대한 요구가 증가함에 따라, 다이 및 패키지의 집적화(예를 들어, "사전-적층(pre-stacking)" 또는 시스템 온 칩("SoC") 기술과 메모리 기술의 통합)는 더욱 얇은 패키지들을 허용한다. 그러한 사전-적층은 박형의 미세 피치 PoP 패키지들을 위한 중요한 구성요소가 되었다.
박형의 미세 피치 PoP 패키지들에서 발생하는 문제는, PoP 패키지의 상부 패키지 또는 하부 패키지 상의 단자들(예를 들어, 솔더 볼들과 같은 볼들) 사이에서 피치가 감소되면서 뒤틀림(warping) 가능성이 있다는 것이다. 뒤틀림은 패키지(예를 들어, 기판, 및 기판에 적용된 봉지재(encapsulant))에서 사용되는 물질들의 열적 특성들에 있어서의 차이에 의해 야기될 수 있다. 상부 패키지는 특히, 상부 패키지가 뒤틀림을 억제하는 임의의 외부 컴포넌트에 부착되지 않는 것으로 인해 뒤틀림 문제들을 가질 수 있다. 예를 들어, 하부 패키지는 인쇄 회로 기판에 부착되어 하부 패키지에서의 뒤틀림을 억제하는 데 도움이 될 수 있다.
상부 패키지에서의 뒤틀림 문제는 상부 패키지에서의 박형의 또는 코어리스 기판의 사용으로 더 증가될 수 있다. 박형의 또는 코어리스 기판은, 기판과 적용된 봉지재 사이의 열적 특성들에서의 차이에 의해 야기된 영향들을 견디어내기에 불충분한 기계적 강도를 가질 수 있다. 뒤틀림 문제는 PoP 패키지의 고장(failure)이나 감소된 성능 및/또는 PoP 패키지를 이용하는 디바이스들의 신뢰성에 있어서의 문제들로 이어질 수 있다.
특정 실시예들에서, PoP 패키지를 위한 조립체 시스템은 하부 패키지 및 상부 패키지를 포함한다. 하부 패키지는 다이에 결합된 기판을 포함할 수 있다. 기판 및 다이는 봉지재로 봉지될 수 있는데, 다이의 적어도 일부는 봉지재 위로 노출된다. 다이의 적어도 일부분은 하부 패키지 기판 상의 봉지재 위로 노출된다. 상부 패키지는 기판의 전면(상부) 및 후면(하부) 둘 모두 상에 봉지재를 갖는 기판을 포함할 수 있다. 상부 패키지의 양면 상의 봉지재로 인해, 상부 패키지에서의 열적 특성들은 실질적으로 균형이 맞춰질 수 있다. 열적 특성들의 균형을 맞추는 것은 상부 패키지 상의 열적 스트레스들의 균형을 맞추거나 상부 패키지에서의 뒤틀림을 감소 또는 억제할 수 있다.
특정 실시예들에서, 상부 패키지 기판의 후면 상의 봉지재는 리세스(recess)를 포함한다. 일부 실시예들에서, 기판의 적어도 일부는 리세스에서 노출된다. 다른 실시예들에서, 기판은 리세스에서 실질적으로 덮인다. 특정 실시예들에서, 하부 패키지와 상부 패키지가 PoP 패키지를 형성하도록 결합될 때, 상부 패키지 내의 리세스는 하부 패키지의 기판에 결합된 다이를 수용한다(예를 들어, 다이의 적어도 일부가 리세스에 배치된다). 일부 실시예들에서, 하부 패키지가 상부 패키지에 결합될 때 하부 패키지 기판의 상부 상의 단자들(예를 들어, 솔더 볼들)은 상부 패키지 기판의 하부 상의 단자들에 결합된다.
본 발명의 방법들 및 장치의 특징들 및 이점들은 첨부하는 도면들과 함께 이해될 때 본 발명에 따른, 현재 바람직하면서도 예시적인 실시예들에 대한 이하의 상세한 설명을 참조함으로써 보다 완전히 이해될 것이다.
도 1은 조립 전의 PoP("패키지 온 패키지") 패키지를 위한 상부 및 하부 패키지들의 예의 단면도를 도시한다.
도 2는 PoP 패키지 조립체 시스템의 실시예의 단면도를 도시한다.
도 3은 기판 위에 봉지재를 적용하는 동안 사용되는 몰드 체이스(mold chase)의 측면도를 도시한다.
도 4는 PoP 패키지 조립체 시스템의 대안적인 실시예의 단면도를 도시한다.
도 5는 리세스에서 노출된 기판을 갖는 상부 패키지의 저면도를 도시한다.
도 6은 하부 패키지가 상부 패키지에 결합될 때 형성된 PoP 패키지의 실시예의 단면도를 도시한다.
본 발명은 다양한 변형들 및 대안적인 형태들을 수용할 수 있지만, 본 발명의 특정 실시예들은 예로서 도면들에 도시되고 본 명세서에서 상세히 설명될 것이다. 도면들은 스케일이 조정되어 있지 않을 수 있다. 도면들 및 이에 대한 상세한 설명은 본 발명을 개시된 특정 형태로 제한하도록 의도되는 것이 아니며, 반대로, 첨부된 청구범위에 의하여 정의된 본 발명의 기술사상과 범주 내에 속하는 모든 변형들, 등가물들 및 대안예들을 포괄하려는 의도로 이해하여야 한다.
도 1은 조립 전의 PoP("패키지 온 패키지") 패키지를 위한 상부 및 하부 패키지들(예를 들어, PoP 패키지 시스템)의 예의 단면도를 도시한다. PoP 패키지 조립체 시스템(100)은 하부 패키지(102) 및 상부 패키지(104)를 포함한다. 하부 패키지(102)는 봉지재(108)가 기판(106)을 적어도 부분적으로 덮는 기판을 포함한다. 다이(110)는 단자들(112)(예를 들어, 솔더 볼들)을 이용해 기판(106)에 결합될 수 있고 적어도 부분적으로 봉지재(108)로 덮일 수 있다. 단자들(114)(예를 들어, 솔더 볼들)은 기판(106)의 상부(상)면에 결합될 수 있다. 단자들(115)(예를 들어, 솔더 볼들)은 기판(106)의 하부(저)면에 결합될 수 있다.
상부 패키지(104)는 기판(116)의 상부(상)면을 덮는 봉지재(118)를 갖는 기판을 포함한다. 단자들(120)(예를 들어, 솔더 볼들)은 기판(116)의 하부(저)면에 결합된다. 도 1에 도시된 바와 같이, 상부 패키지(104)는 기판(116), 봉지재(118), 및 단자들(120) 사이의 상이한 열적 특성들(예를 들어, 열팽창 계수("CTE") 및/또는 수축률)로 인해 뒤틀림을 겪을 수 있다. 뒤틀림은 PoP 패키지의 조립 후 하부 패키지(102)의 단자들(114)과 상부 패키지(104)의 단자들(120) 사이의 연결의 손실과 같은, 그러나 이로 제한되지 않는 문제들을 유발할 수 있다. 기판(116)이 비교적 박형의 기판(예를 들어, 두께가 약 400 μm 미만임)이고/이거나 기판이 코어리스 기판(예를 들어, 유전체 중합체 및 구리 트레이스들로만 이루어진 기판)인 경우, 상부 패키지(104)의 뒤틀림 문제는 증가될 수 있다.
도 2는 PoP("패키지 온 패키지") 패키지 조립체 시스템(100')의 실시예의 단면도를 도시한다. 시스템(100')은 하부 패키지(102') 및 상부 패키지(104')를 포함한다. 특정 실시예들에서, 하부 패키지(102')는 기판(106)을 포함한다. 기판(106)은 예를 들어 패키지용 베이스 기판 또는 패키지 기판일 수 있다. 특정 실시예들에서, 기판(106)은 코어리스 기판이다. 일부 실시예들에서, 기판(106)은 코어를 갖는 박형의 기판이다. 기판(106)은 두께가 약 400 μm 미만일 수 있다. 일부 실시예들에서, 기판(106)의 두께는 약 200 μm 미만 또는 약 100 μm 미만이다.
다이(110)는, 단자들(112)들, 및/또는 기판에 다이를 결합시키기 위한 다른 메커니즘들을 이용하여, 기판(106)의 상부(상, 상부측, 또는 전면)면에 결합될 수 있다. 다이(110)는, 예를 들어, 반도체 칩, 집적 회로 다이, 또는 플립 칩 다이일 수 있다. 특정 실시예들에서, 다이(110)는 시스템 온 칩("SoC")이다. 특정 실시예들에서, 단자들(114)은 기판(106)의 상부에 결합된다. 단자들(115)은 기판(106)의 하부(저, 하부측, 또는 후면)면에 결합될 수 있다. 단자들(112, 114, 및/또는 115)은, 예를 들어, 솔더 또는 구리로 만들어진 볼들, 필라(pillar)들, 또는 칼럼들을 포함할 수 있지만, 이로 제한되지 않는다.
다이(110)와 단자들(114)이 기판(106)에 결합된 후, 기판의 상부(예를 들어, 상부면)는 봉지재(108)에 의해 적어도 부분적으로 덮일 수 있다. 봉지재(108)는, 예를 들어, 중합체 또는 성형 화합물일 수 있다. 특정 실시예들에서, 봉지재(108)는 선택된 특성들(예를 들어, 선택된 열적 특성들)을 갖는다. 예를 들어, 일부 실시예들에서, 봉지재(108)는 유리 전이 온도(Tg)가 약 115 ℃ 내지 약 190 ℃이다. 일부 실시예들에서, 봉지재(108)는 열팽창 계수(CTE)가, 유리 전이 온도 미만에서는 약 10 ppm/℃ 내지 약 38 ppm/℃이고, 유리 전이 온도 초과에서는 약 40 ppm/℃ 내지 약 145 ppm/℃이다. 일부 실시예들에서, 봉지재(108)는 모듈러스가, 25 ℃에서 약 570 kgf/㎟ 내지 약 2400 kgf/㎟이거나, 약 260 ℃에서 약 8 kgf/㎟ 내지 약 70 kgf/㎟이다. 일부 실시예들에서, 봉지재(108)는 가능한 한 기판(106)의 열적 특성들에 가까운 열적 특성들을 갖는다.
특정 실시예들에서, 도 2에 도시된 바와 같이, 다이(110)는 봉지재(108)로 적어도 부분적으로 덮이고, 다이의 적어도 일부분이 봉지재 위로 노출된다. 특정 실시예들에서, 몰드 체이스는 기판(106) 위에 봉지재(108)를 형성하는 데 사용된다. 도 3은 기판(106) 위에 봉지재(108)를 적용하는 동안 사용되고 있는 몰드 체이스(500)의 측면도를 도시한다. 도 3에 도시된 바와 같이, 몰드 체이스(500)는, 몰드 체이스가 다이(110)에 맞대어 놓일 때, 봉지재(108)가 다이의 상면을 덮는 것을 억제하는 형상을 갖는다. 일부 실시예들에서, 보호 필름이 봉지 공정 동안 다이(110)의 상면 위에 배치된다. 보호 필름은 다이가 몰드 체이스(500)와 접촉할 때 손상으로부터 다이(110)를 보호할 수 있다. 보호 필름은 예를 들어 중합체 필름일 수 있다.
특정 실시예들에서, 도 2에 도시된 바와 같이, 단자들(114)은 봉지재(108)에 의해 적어도 부분적으로 덮일 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 단자들(114)의 적어도 일부분은 봉지재(108) 위로 노출된다. 일부 실시예들에서, 단자들(114)은 처음에 봉지재가 기판(106)에 적용될 때 봉지재(108)에 의해 덮이고, 이어서 봉지재의 일부분이 제거되어 단자들의 부분들을 노출시킨다. 예를 들어, 단자들(114)은 레이저 천공/절제와 같은, 그러나 이로 제한되지 않는 기술들을 이용하여, 도 2에 도시된 바와 같이, 캐비티에 노출되어 단자들의 부분들을 노출시킬 수 있다. 다른 실시예들에서, 단자들(114)의 부분들은 기계적 분쇄/절단 공정과 같은, 그러나 이로 제한되지 않는, 편평형 공정(flat-type processing)를 이용하여 노출된다. 일부 실시예들에서, 필름 보조 몰드(film assistance mold, FAM) 공정이 사용되어, 단자들(114)의 부분들을 노출시키는 몰드 형상으로 봉지재(108)를 형성한다 (예를 들어, 몰드 형상은 도 2에 도시된 바와 같이 단자들을 위한 캐비티들을 갖는다).
특정 실시예들에서, 단자들(114)은 점선(122B)로 나타내어지는, 기판(106) 위 높이를 가지며, 이는 점선(122A)로 나타내어지는, 기판 위 봉지재(108)의 높이보다 높다. 하부 패키지(102')의 단자들과 상부 패키지(104')의 단자들(예를 들어, 단자들(120)) 사이의 접속을 보장하기 위해, 단자들(114)은 봉지재(108)보다 더 높은 높이를 가질 수 있다.
특정 실시예들에서, 상부 패키지(104')는 기판(116)을 포함한다. 기판(116)은, 예를 들어, 패키지 용 베이스 기판 또는 패키지 기판일 수 있다. 특정 실시예들에서, 기판(116)은 코어리스 기판이다. 일부 실시예들에서, 기판(116)은 코어를 갖는 박형의 기판이다. 기판(116)의 두께는 약 400 μm 미만일 수 있다. 일부 실시예들에서, 기판(116)의 두께는 약 200 μm 미만 또는 약 100 μm 미만이다.
특정 실시예들에서, 단자들(120)은 기판(116)의 하부(저, 하부측, 또는 후면)면에 결합된다. 단자들(120)은, 예를 들어, 솔더 또는 구리로 만들어진 볼들, 필라들, 또는 칼럼들을 포함할 수 있지만, 이로 제한되지 않는다. 단자들(120)은 하부 패키지(102')의 단자들(114)과 접속하도록 정렬될 수 있다.
기판(116)의 상부(상, 상부측, 또는 전면)면은 적어도 부분적으로 봉지재(118)로 덮일 수 있다. 봉지재(118)는 봉지재(108)와 동일한 물질일 수 있고/있거나 봉지재(108)와 유사한 특성들을 가질 수 있다. 일부 실시예들에서, 봉지재(118)는, 도 2에 도시된 바와 같이, 기판(116)의 전체 상부를 실질적으로 덮는다.
특정 실시예들에서, 도 2에 도시된 바와 같이, 상부 패키지(104')의 하부는 적어도 부분적으로 봉지재(124)로 덮인다. 봉지재(124)는 봉지재(108) 및/또는 봉지재(118)와 동일한 물질이고/이거나 이와 유사한 특성들을 가질 수 있다. 특정 실시예들에서, 리세스(126)는 봉지재(124) 내에 형성된다. 일부 실시예들에서, 리세스(126)는 (예를 들어, 리세스를 갖는 것으로 설계된 몰드 체이스 캐비티를 이용하여) 봉지/성형 공정 동안에 형성된다. 다른 실시예들에서, 리세스(126)는 봉지/성형 공정 후에 형성된다. 예를 들어, 리세스(126)는 기계적 분쇄/절단 공정들 또는 레이저 천공/절제 공정들을 이용하여 형성될 수 있다.
특정 실시예들에서, 도 2에 도시된 바와 같이, 리세스(126)는 리세스에 남겨진 적어도 일부의 봉지재(124)로 형성된다 (예를 들어, 봉지재(124)는 리세스에서 기판(116)을 실질적으로 덮거나 에워싸고, 기판은 리세스에서 노출되지 않는다). 일부 실시예들에서, 상부 패키지 기판은 리세스에서 노출된다. 도 4는 PoP("패키지 온 패키지") 패키지 조립체 시스템(100'')의 실시예의 단면도를 도시한다. 도 4에 도시된 바와 같이, 상부 패키지(104'')는 리세스(126')를 갖는 봉지재(124)를 포함한다. 기판(116)은 리세스(126')에서 적어도 부분적으로 노출된다. 특정 실시예들에서, 기판(116)은 리세스(126')에서 실질적으로 노출된다. 도 5는 리세스(126')에서 노출된 기판(116)을 갖는 상부 패키지(104'')의 저면도를 도시한다.
특정 실시예들에서, 리세스(126)(또는 리세스(126'))는, 상부 패키지(104')(또는 상부 패키지(104''))가 하부 패키지(102')에 결합될 때 다이(110)의 노출된 부분을 수용하도록 크기가 정해진다. 도 6은 하부 패키지(102')가 상부 패키지(104')에 결합될 때 PoP 패키지(600)의 실시예의 단면도를 도시한다. 도 6에 도시된 바와 같이, 다이(110)를 리세스(126)(또는 리세스(126')) 내에 수용하는 것은, PoP 패키지(600)의 전체 두께를 감소시킨다.
특정 실시예들에서, 도 2 및 도 4에 도시된 바와 같이, 단자들(120)의 적어도 몇몇 부분들은 봉지재(124) 위로 노출된다. 도 6에 도시된 바와 같이 단자들(120)은, 노출되어, 상부 패키지(104')(또는 상부 패키지(104''))가 하부 패키지에 결합될 때 단자(120)들과 단자(114)들 사이에의 상호접속을 허용할 수 있다.
일부 실시예들에서, 단자들(120)은 처음에 봉지재(124)가 기판(116)에 적용될 때 봉지재에 의해 덮이고, 이어서 봉지재의 일부분이 제거되어 단자들의 부분들을 노출시킨다. 예를 들어, 단자들(120)은 레이저 천공/절제와 같은, 그러나 이로 제한되지 않는 기술들을 이용하여, 캐비티에서 노출되어 단자들의 부분들을 노출시킬 수 있다. 도 2 및 도 4에 도시된 단자(120A)는 캐비티형 공정(cavity-type processing)에 의해 노출된 단자의 예를 나타낸다. 일부 실시예들에서, 단자들(120)의 부분들은, 기계적 분쇄/절단 공정과 같은, 그러나 이로 제한되지 않는, 편평형 공정을 이용하여 노출된다. 도 2 및 도 4에 도시된 단자(120B)는 편평형 공정에 의해 노출된 단자의 예를 나타낸다. 일부 실시예들에서, 필름 보조 몰드(FAM) 공정은 단자들(120)의 부분들을 노출시키는 몰드 형상으로 봉지재(124)를 형성하는 데 사용된다 (예를 들어, 몰드 형상은 단자들을 위한 캐비티들을 갖거나, 편평하면서 단자들의 부분들을 노출시킨다).
단자들(114)은 하부 패키지(102')의 단자들과 상부 패키지(104')의 단자들(예를 들어, 단자들(120)) 사이의 접속을 보장하기 위하여 봉지재(108)보다 더 높은 높이를 가질 수 있다.
도 2 내지 도 6에 도시된 실시예들에 대해 전술된 바와 같이, 상부 패키지(104')(또는 상부 패키지(104''))의 하부(후면)를 봉지재(124)로 적어도 부분적으로 덮고, 그에 더하여 상부 패키지의 상부(전면)를 봉지재(118)로 덮는 것은, 실질적으로 균형된 열적 특성들을 갖는 상부 패키지 구조를 생성할 수 있다 (예를 들어, 상부 패키지의 후면 및 전면 상에 봉지재를 갖는 것은 상부 패키지에서의 CTE 및 수축률과 같은, 그러나 이로 제한되지 않는, 열적 특성들의 균형을 맞춘다). 상부 패키지에서의 열적 특성들의 균형을 맞추는 것은, 특히 박형의 또는 코어리스 기판들을 갖는 상부 패키지들에 있어서, 상부 패키지 상의 열적 스트레스들의 균형을 맞추거나 상부 패키지의 뒤틀림을 감소 또는 억제할 수 있다. 상부 패키지에서의 뒤틀림을 감소시키는 것은 사전-적층을 향상시키고, 미세 피치(예를 들어, 단자들 사이의 감소된 피치)이고 박형의 또는 코어리스 기판들을 갖는 PoP 패키지의 신뢰성을 향상시킬 수 있다. 또한, 하부 패키지로부터의 다이를 봉지재(124) 내의 리세스(126)(또는 리세스(126')) 내에 수용하는 것은, PoP 패키지로 하여금 감소된(또는 얇은) 전체 PoP 패키지 두께를 유지하는 것을 가능하게 한다.
본 명세서에서 기술된 실시예들은 상부 패키지의 양면 상에 봉지재를 갖는 상부 패키지를 갖는 PoP 패키지를 형성하기 위한 구조 및 방법을 설명한다. 그러나, 본 명세서에서 기술된 실시예들이 인쇄 회로 기판 상에서 그리고/또는 모듈/시스템 레벨 조립체 내에서 표면 실장 기술(SMT)과의 사용을 위한 하부 패키지에 적용될 수 있다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
본 발명의 다양한 양태들의 추가적인 변형들 및 대안적 실시예들은 이러한 설명의 관점에서 당업자에게 명백할 것이다. 따라서 이 설명은 단지 예시적인 것으로 해석되어야 하며, 본 발명을 수행하는 일반적인 방식을 당업자에게 교지하기 위함을 목적으로 한다. 본 명세서에서 도시되고 기술된 본 발명의 형태들은 현재 바람직한 실시예들로서 취해지는 것임을 이해해야 한다. 요소들 및 물질들은 본 명세서에서 예시되고 기술된 것들에 대해 대체될 수 있고, 부분들 및 공정들은 뒤바뀔 수도 있고, 본 발명의 특정 특징들은 독립적으로 이용될 수 있으며, 이 모든 것들은 본 발명의 이러한 설명의 이익을 가진 후에 당업자에게 명백해질 것이다. 아래의 청구범위에 기술된 바와 같이 본 발명의 기술사상 및 범주로부터 벗어나지 않고 본 명세서에서 기술된 요소들에서 변경들이 이루어질 수 있다.

Claims (18)

  1. 반도체 디바이스 패키지 조립체로서,
    제1 기판의 상부를 적어도 부분적으로 덮고 있는 제1 봉지재(encapsulant)를 갖는 상기 제1 기판;
    상기 제1 기판의 상기 상부에 결합된 다이 - 상기 다이는 상기 제1 봉지재로 적어도 부분적으로 봉지되는데, 상기 다이의 적어도 일부분이 상기 제1 봉지재 위로 노출됨 -; 및
    제2 기판의 상부를 적어도 부분적으로 덮고 있는 제2 봉지재 및 상기 제2 기판의 하부를 적어도 부분적으로 덮고 있는 제3 봉지재를 갖는 상기 제2 기판
    을 포함하고,
    상기 제2 기판의 상기 하부는 상기 제1 기판의 상기 상부에 결합되고,
    상기 다이의 적어도 일부는 상기 제3 봉지재 내의 리세스(recess)에 배치되고,
    상기 제3 봉지재는 상기 리세스에서 상기 제2 기판의 상기 하부를 덮는, 반도체 디바이스 패키지 조립체.
  2. 제1항에 있어서, 상기 제1 기판 및 상기 제2 기판은 코어리스 기판(coreless substrate)인, 반도체 디바이스 패키지 조립체.
  3. 삭제
  4. 제1항에 있어서, 상기 제2 기판의 적어도 일부분은 상기 리세스에서 노출되는, 반도체 디바이스 패키지 조립체.
  5. 제1항에 있어서, 상기 제1 기판의 상기 상부에 결합된 하나 이상의 제1 단자를 추가로 포함하며, 상기 제1 단자들의 적어도 몇몇 부분들은 상기 제1 봉지재 위로 노출되는, 반도체 디바이스 패키지 조립체.
  6. 제1항에 있어서, 상기 제2 기판의 상기 하부에 결합된 하나 이상의 제2 단자를 추가로 포함하며, 상기 제2 단자들의 적어도 몇몇 부분들은 상기 제3 봉지재 아래로 노출되는, 반도체 디바이스 패키지 조립체.
  7. 제1항에 있어서, 상기 제2 기판의 상기 하부는 하나 이상의 단자를 통해 상기 제1 기판의 상기 상부에 결합되는, 반도체 디바이스 패키지 조립체.
  8. 반도체 디바이스 패키지 조립체로서,
    제1 기판 위의 제1 봉지재를 갖는 상기 제1 기판을 포함하는 하부 패키지;
    상기 제1 기판 위에 배치되고 상기 제1 기판에 결합된 다이 - 상기 다이는 상기 제1 기판 위의 상기 제1 봉지재로 적어도 부분적으로 봉지되는데, 상기 다이의 적어도 일부분이 상기 제1 봉지재의 외부로 노출됨 -; 및
    상기 하부 패키지에 결합된 상부 패키지
    를 포함하고, 상기 상부 패키지는 제2 기판 위의 제2 봉지재 및 상기 제2 기판 아래의 제3 봉지재를 갖는 상기 제2 기판을 포함하고, 상기 제3 봉지재는, 상기 다이의 상기 노출된 부분의 적어도 일부가 배치되어 있는 리세스를 포함하고, 상기 제3 봉지재는 상기 리세스에서 상기 제2 기판을 에워싸는, 반도체 디바이스 패키지 조립체.
  9. 제1항에 있어서, 상기 제1 기판 및 상기 제2 기판은 두께가 400 μm 미만인, 반도체 디바이스 패키지 조립체.
  10. 삭제
  11. 제1항에 있어서, 상기 제2 기판의 적어도 일부분이 상기 리세스에서 노출되는, 반도체 디바이스 패키지 조립체.
  12. 제1항에 있어서, 하나 이상의 단자를 추가로 포함하며, 상기 단자들은 상기 제1 기판을 상기 다이에 결합시키는, 반도체 디바이스 패키지 조립체.
  13. 반도체 디바이스 패키지 조립체를 형성하기 위한 방법으로서,
    제1 기판의 상면에 다이를 결합시키는 단계;
    상기 제1 기판의 상기 상면을 제1 봉지재로 봉지하는 단계 - 상기 다이의 적어도 일부분이 상기 제1 봉지재 위로 노출됨 -;
    제2 기판의 상면을 제2 봉지재로 봉지하는 단계;
    상기 제2 기판의 저면을 제3 봉지재로 봉지하는 단계 - 상기 제3 봉지재는 리세스를 포함함 -; 및
    상기 다이의 적어도 일부가 상기 제3 봉지재 내의 상기 리세스에 배치되도록 상기 제1 기판의 상기 상면을 상기 제2 기판의 상기 저면에 결합시키는 단계
    를 포함하고,
    상기 제2 기판의 저면을 봉지하는 단계는, 상기 제3 봉지재를 성형하여 상기 리세스를 형성하는 단계를 포함하는, 방법.
  14. 삭제
  15. 삭제
  16. 제13항에 있어서, 하나 이상의 제1 단자를 상기 제1 기판의 상기 상면에 결합시키는 단계를 추가로 포함하며, 상기 제1 단자들의 적어도 몇몇 부분들은 상기 제1 봉지재 위로 노출되는, 방법.
  17. 제13항에 있어서, 하나 이상의 제2 단자를 상기 제2 기판의 상기 저면에 결합시키는 단계를 추가로 포함하며, 상기 제2 단자들의 적어도 몇몇 부분들은 상기 제3 봉지재 아래로 노출되는, 방법.
  18. 제13항에 있어서, 상기 제1 기판의 상기 상면에 결합된 하나 이상의 제1 단자를 상기 제2 기판의 상기 저면에 결합된 하나 이상의 제2 단자에 결합시키는 단계를 추가로 포함하는, 방법.
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