JP2008108847A - 複合型半導体装置、それに用いられる半導体パッケージ及びスペーサーシート、並びに複合型半導体装置の製造方法 - Google Patents

Abstract

【課題】ＰＯＰ型半導体パッケージにおいて、上部半導体パッケージと下部半導体パッケージとの間の設置空間を確保すると共に、隣接する接続端子同士の短絡を防止し、両半導体パッケージ間の配線接続を確実にする方法及び半導体装置の提供。
【解決手段】下面にパッケージ間を導通させるための電極１２２が配列している上部半導体パッケージの配線接続用基板１２と、上面にパッケージ間を導通させるための電極１３２が配列している下部半導体パッケージの配線接続用基板１３と、該基板間で対面して配列している電極同士を連通する該空隙部の周囲に配置された貫通孔１０４とを有し、該基板間に接着し挿嵌しているスペーサーシート１００と、該スペーサーシートの該貫通孔の内部に設けられる該基板間を導通させるための接続端子１４１、１４２と、最下部に位置する半導体パッケージの配線接続用基板の下面に形成された外部接続用の接続端子１４０とを有する。
【選択図】図９

Description

本発明は、複数の半導体パッケージの組合せからなるＰＯＰ（パッケージオンパッケージ）型の複合型半導体装置において、上部半導体パッケージと下部半導体パッケージとの配線接続を短絡せずに確実にして、両半導体パッケージ間の設置空間を確保する、両半導体パッケージ間に配設するスペーサーシートを用いた複合型半導体装置及びその製造方法に関する。

半導体分野において、異なる回路を持つ半導体チップを組み合わせて1つのシステムとしたデバイスとする場合、半導体チップ上に別の半導体チップを実装して1個のパッケージとするＳｉＰ（システムインパッケージ）と、半完成した複数の半導体パッケージを直接結合するＰＯＰの２通りの技術がある。ＳｉＰは回路同士が直接つながれているので低電力消費であり回路動作が速いというメリットがある。
これに対し、ＰＯＰは半完成の半導体パッケージから製造されるため、品質検査により良品と判明しているものどうしの組合せを選択することが可能であり、完成品の歩留まりを低下させることがない。また、ＰＯＰは最終実装工程で完成させられるので、機器生産者が製品の都合に合わせた性能を発揮する半導体装置の組合せを自ら選択できるという、出来合いの半導体装置には無いメリットがある。
ところで、ＱＦＰ（Ｑｕａｄ Ｆｌａｔｐａｃｋ Ｐａｃｋａｇｅ）などの周辺端子型半導体パッケージ同士の組合せによるＰＯＰは、周辺端子の長さを下部半導体パッケージの位置に揃えることでマザーボードに実装が可能となる。これに対し、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）などの格子端子型半導体パッケージ同士の組合せでは、下面に配列する端子が半導体パッケージの接合を邪魔する上、上部半導体パッケージとマザーボードとの等通路を確保することが困難となる問題がある。
このため、下部半導体パッケージの主部のサイズを上下の半導体パッケージの基板（インターポーザー）のサイズよりも小さくし、下部半導体パッケージの主部の外周に上下の基板を導通させる導通材で両半導体パッケージを結合する構造からなるＰＯＰ型半導体パッケージが実用化されている。（例えば、特許文献１〜５参照）
このＰＯＰ方式による半導体装置において、より実装密度を上げるため、ＢＧＡ等に代表される積層時下部に位置する半導体パッケージのチップ積層数が増加する傾向にある。
積層数の増加によりチップを保護するための樹脂モールドの高さが高くなり、その高さ以上の基板間距離を保つ必要があり、その方法としては、a）下部半導体パッケージの厚みに合わせて上部及び下部の半導体パッケージ間の接続端子距離を高くするために、接続端子を大きくする。b）チップ薄型化・高密度化などにより、下側パッケージのモールド高さを低く抑える等が挙げられる。
しかしながら、多ピン化により接続端子のピッチを狭くする必要がある現況下で接続端子を大きくすると隣接する接続端子同士の短絡が発生する。また、チップ及び基板の薄型化は大幅なコスト高を招く。
そこで、接続端子距離の高さと狭ピッチとを同時に満足させ得る、低コストでかつ信頼性の高い接続方法が求められていた。

特開２００４−３１９７７５号公報 特開２００５−７２１９０号公報 特開２００５−１９７３７０号公報 特開２００５−３１１０６６号公報 特開２００５−３４０４５１号公報

本発明は、上記の問題を解決するものであり、ＰＯＰ型半導体パッケージにおいて、上部半導体パッケージと下部半導体パッケージとの間の設置空間とを確保すると共に、隣接する接続端子同士の短絡を防止し、両半導体パッケージ間の配線接続を確実になし得る、スペーサーシートによる配線接続方法を提供し、これにより実装密度の高いＰＯＰ型の複合型半導体装置を提供することを目的とする。

本発明者らは、前記課題を達成するために鋭意研究を重ねた結果、特定のスペーサーシートを基板間に用いることにより、その目的を達成し得ることを見出した。本発明は、かかる知見に基づいて完成したものである。
すなわち、本発明の要旨は、
１．複数の半導体パッケージが積層して形成される複合型半導体装置であって、下面にパッケージ間を導通させるための電極が配列している上部半導体パッケージの配線接続用基板と該基板の上面及び／又は下面に配置される上部半導体パッケージの主部を有する、相対して上部を構成する上部半導体パッケージと、上面にパッケージ間を導通させるための電極が配列している下部半導体パッケージの配線接続用基板と該基板の上面及び／又は下面に配置される下部半導体パッケージの主部を有する、相対して下部を構成する下部半導体パッケージと、隣接する上部下部の該基板間に配置される該上部半導体パッケージの主部及び／又は該下部半導体パッケージの主部に対応する空隙部と、該基板間で対面して配列している電極同士を連通する該空隙部の周囲に配置された貫通孔とを有し、該基板間に接着し挿嵌しているスペーサーシートと、該スペーサーシートの該貫通孔の内部に設けられる該基板間を導通させるための接続端子と、最下部に位置する半導体パッケージの配線接続用基板の下面に形成された外部接続用の接続端子とを有することを特徴とする複合型半導体装置、
２．複数の半導体パッケージが積層して形成される複合型半導体装置に用いられ、相対して複合型半導体装置の上部を構成する半導体パッケージであって、下面にパッケージ間を導通させるための電極が配列している配線接続用基板と、該基板の上面及び／又は下面に配置される該半導体パッケージの主部と、該基板の下面に接着され、当該半導体パッケージの主部及び／又は当該半導体パッケージの下側に隣接して配置される半導体パッケージの主部に対応する空隙部と、該空隙部の周囲であり、該電極に対応する位置に形成された貫通孔とを有するスペーサーシートと、該スペーサーシートの貫通孔の内部に設けられた接続端子とを有することを特徴とする半導体パッケージ、
３．複数の半導体パッケージが積層して形成される複合型半導体装置に用いられ、相対して複合型半導体装置の下部を構成する半導体パッケージであって、上面にパッケージ間を導通させるための電極が配列している配線接続用基板と、該基板の上面及び／又は下面に配置される該半導体パッケージの主部と、該基板の上面に接着され、該半導体パッケージの主部及び／又は該半導体パッケージの上側に隣接して配置される半導体パッケージの主部に対応する空隙部と、該空隙部の周囲であり、該電極に対応する位置に形成された貫通孔とを有するスペーサーシートと、該スペーサーシートの貫通孔の内部に設けられた接続端子とを有することを特徴とする半導体パッケージ、
４．複数の半導体パッケージが積層して形成される複合型半導体装置の上部半導体パッケージの配線接続用基板と下部半導体パッケージの配線接続用基板の間に挿嵌して使用される複合型半導体装置用スペ−サーシートであって、上部半導体パッケージの配線接続用基板及び下部半導体パッケージの配線接続用基板に接着可能であり、上部半導体パッケージの配線接続用基板及び下部半導体パッケージの配線接続用基板の互いに対向する面に配列する電極同士を連通する貫通孔を有し、上部半導体パッケージの配線接続用基板の下面に配置される上部半導体パッケージの主部及び／又は下部半導体パッケージの配線接続用基板の上面に配置される下部半導体パッケージの主部に対応する空隙部を有することを特徴とする複合型半導体装置用スペ−サーシート、
５．複数の半導体パッケージが積層して形成される複合型半導体装置の上部を構成する半導体パッケージの配線接続用基板に対して接着可能な第１のスペーサーシートと、該複合型半導体装置の下部を構成する半導体パッケージの配線接続用基板に対して接着可能な第２のスペ−サーシートとからなる一組の複合型半導体装置用スペーサーシートであって、該第１のスペーサーシートが該上部半導体パッケージの配線接続用基板の電極に対応する配列の貫通孔と上部半導体パッケージの主部及び／又は下部半導体パッケージの主部に対応する空隙部とを有し、第２のスペーサーシートが該下部半導体パッケージの配線接続用基板の電極に対応する配列の貫通孔と上部半導体パッケージの主部及び／又は下部半導体パッケージの主部に対応する空隙部とを有し、該第１のスペ−サーシートの全ての貫通孔と空隙部と、該第２のスぺ−サーシートの全ての貫通孔と空隙部とが面対称をなし、該第１のスペ−サーシートと該第２のスペーサーシートの対向する面が接着可能に形成されていることを特徴とする一組の複合型半導体装置用スペーサーシート、
６．第１及び／又は第２のスペ−サーシートの貫通孔がすり鉢形状であり、積層することにより中太形状となることが可能な上記５に記載の一組の複合型半導体装置用スペ−サーシート、
７．上記４〜６のいずれかに記載の複合型半導体装置用スペ一サーシートに用いられるシート材、
８．複数の半導体パッケージが積層されて形成される複合型半導体装置の製造方法であって、下面にパッケージ間を導通させるための電極が配列している上部半導体パッケージの配線接続用基板と該基板の上面及び／又は下面に配置される上部半導体パッケージの主部を有する、相対して上部を構成する上部半導体パッケージを準備する工程、上面にパッケージ間を導通させるための電極が配列している下部半導体パッケージの配線持続用基板と該基板の上面及び／又は下面に配置される下部半導体パッケージの主部を有する、相対して下部を構成する下部半導体パッケージを準備する工程、該基板間を導通させるための接続端子を上部及び下部の半導体パッケージの基板の電極にそれぞれ形成する工程、上部下部の基板間に配置される上部半導体パッケージの主部及び／又は下部半導体パッケージの主部に対応する空隙部と、該基板間で対面して配列している電極同士を連通する該空隙部の周囲に配置された貫通孔とを有するスペーサーシートを準備する工程、それぞれの対応する半導体パッケージの主部と空隙部及び対応する電極と貫通孔の位置を一致させて該スペーサーシートを上部半導体パッケージの基板の下面に接着するとともに下部半導体パッケージの基板の上面に接着する工程、を含むことを特徴とする複合型半導体装置の製造方法、及び
９．複数の半導体パッケージが積層されて形成される複合型半導体装置の製造方法であって、下面にパッケージ間を導通させるための電極が配列している上部半導体パッケージの配線接続用基板と該基板の上面及び／又は下面に配置される上部半導体パッケージの主部を有する、相対して上部を構成する上部半導体パッケージを準備し、該電極に対して接続端子を形成するとともに、上部下部の基板間に配置される上部半導体パッケージの主部及び／又は下部半導体パッケージの主部に対応する空隙部と、該基板間で対面して配列している電極同士を連通する該空隙部の周囲に配置された貫通孔とを有する第１のスペ−サーシートを当該半導体パッケージの主部と空隙部及び対応する電極と貫通孔の位置を一致させて該第１のスペーサーシートを上部半導体パッケージの基板の下面に接着する工程、及び上面にパッケージ間を導通させるための電極が配列している下部半導体パッケージの配線接続用基板と該基板の上面及び／又は下面に配置される下部半導体パッケージの主部を有する、相対して下部を構成する下部半導体パッケージを準備し、該電極に対して接続端子を形成するとともに、上部下部の基板間に配置される上部半導体パッケージの主部及び／又は下部半導体パッケージの主部に対応する空隙部と、該基板間で対面して配列している電極同士を連通する該空隙部の周囲に配置された貫通孔とを有する第２のスペーサーシートを当該半導体パッケージの主部と空隙部及び対応する電極と貫通孔の位置を一致させて該第２のスペ−サーシートを下部半導体パッケージの基板の下面に接着する工程を含み、第１のスペーサーシートと第２のスペーサーシートとを対応する貫通孔の位置を一致させて対面させ互いを接着させるとともに、接触した接続端子を融着し一体化させて形成される複合型半導体装置の製造方法である。

本発明により、ＰＯＰ型半導体パッケージにおいて、上部半導体パッケージと下部半導体パッケージとの間の設置空間とを確保すると共に、隣接する接続端子同士の短絡を防止し、両半導体パッケージ間の配線接続を確実にする、スペーサーシートによる配線接続方法を提供することとなり、これにより実装密度の高いＰＯＰ型の複合型半導体装置を提供することとなった。

本発明の複合型半導体装置、それに用いられる半導体パッケージ及びスペーサーシートならびに複合型半導体装置の製造方法を図面を参照して説明する。図１は、従来のＰＯＰ型の複合型半導体装置の一例の断面模式図であり、図２は、本発明のＰＯＰ型の複合型半導体装置の一例の断面模式図である。
図１において、従来のＰＯＰ型の複合型半導体装置１は、実装密度の低い下部半導体パッケージ１１の上に配線接続部１４を介して上部半導体パッケージ１２を積層している。下部半導体パッケージ１１の実装密度が低いので、そのモールドである主部１１６の高さは低く、下部半導体パッケージ１１のインターポーザーである基板１１１と上部半導体パッケージ１２のインターポーザーである基板１２１との間隔は狭く、配線接続部１４のピッチも広いので、配線接続部１４として通常のはんだボール１つが用いられ、配線接続部１４は略球状である。
これに対し、図２に示すように、本発明のＰＯＰ型の複合型半導体装置１０は、実装密度の高い下部半導体パッケージ１３の上に縦長の回転体形状、特に縦長の紡錘形状又は長円体形状の配線接続部１５を介して上部半導体パッケージ１２を積層している。上部半導体パッケージ１２は、半導体チップａａ１２３、半導体チップａｂ１２４、ボンド・ワイヤ１２５、インターポーザーである基板１２１及びそれに配設されている電極１２２ならびにそれらを封止している熱硬化性ポリマー成形体からなる主部１２６、で構成されている。下部半導体パッケージ１３は、半導体チップｂａ１３３、半導体チップｂｂ１３４、ボンド・ワイヤ１３５、インターポーザーである基板１３１及びそれに配設されている電極１３２ならびにそれらを封止している熱硬化性ポリマー成形体からなる主部１３６、で構成されている。ここで、配線接続部１５が縦長の回転体形状であることにより、上部半導体パッケージ１２のインターポーザーである基板１２１と下部半導体パッケージ１３のインターポーザーである基板１３１との間隔が長くなっても接続配線が可能となり、隣接する配線接続部１５のピッチが狭くても短絡が発生することはない。この配線接続部１５が縦長の回転体形状になるようにはんだボールを成形しているのが、スペーサーシート１００であり、図２では、上部半導体パッケージ１２と接着しているスペーサーシート１００ａと、下部半導体パッケージ１３と接着しているスペーサーシート１００ｂとの２枚一組で構成されている。

次に、本発明のスペーサーシート１００を、図３〜７を参照して説明する。図３は、本発明のスペーサーシートの一例の断面模式図であり、図４及び図５は、本発明のスペーサーシートの他の例の断面模式図である。
図３は、本発明のスペーサーシート１００の典型的な層構成である剥離フィルム１０５／接着層Ａａ（１０１ａ）／基材層１０３／接着層Ａａ（１０１ａ）／剥離フィルム１０５からなる５層構造の例を示す。剥離フィルム１０５は所望により使用前の表面保護を目的として配設されるものであり、スペーサーシート１００の使用直前に剥離されるものである。スペーサーシート１００は一群の貫通孔１０４を有しており、図３では、円筒形状の貫通孔１０４が示されているがこれに限定されない。
貫通孔１０４を穿設する手段は、レーザー加工、ドリル加工、パンチング（打ち抜き）加工等が挙げられる。これらの内、炭酸ガスレーザー、ＹＡＧレーザー、エキシマレーザー等を用いたレーザー加工が高精度の貫通孔１０４を穿設するために好ましい。

図４及び図５は、２枚一組で使用されるスペーサーシート１００ａ、１００ｂを示す。
図４は、上部半導体パッケージ１２に使用されるスペーサーシート１００ａとして、下から、接着層Ｂ（１０２ａ）／基材層１０３ａ／接着層Ａａ（１０１ａ）の３層構造（剥離フィルム１０５を含めると５層構造）の例を示し、下部半導体パッケージ１３に使用されるスペーサーシート１００ｂとして、接着層Ａｂ（１０１ｂ）／基材層１０３ｂの２層構造（剥離フィルム１０５を含めると３層構造）の例を示している。接着層Ａａ（１０１ａ）と接着層Ａｂ（１０１ｂ）とは、それぞれ半導体パッケージ１２又は１３の基板１２１又は１３１に接着するために用いられる。接着層Ａａ（１０１ａ）、接着層Ｂ（１０２ａ）及び接着層Ａｂ（１０１ｂ）のそれぞれの表面に使用時に剥離される剥離フィルム１０５を所望により配設してもよく、図示していないが、接着層Ａａ、Ａｂ及びＢは剥離フィルム１０５で保護されている。
スペーサーシート１００ａ及び１００ｂは一群の貫通孔１０４を有しており、図４では、すり鉢形状の貫通孔１０４が示されている。
図４に示すように、貫通孔１０４の断面形状がすり鉢形状である場合では、貫通孔最大径Ｃは１００〜５００μｍであることが好ましく、貫通孔最小径Ｄは１００〜５００μｍであることが好ましい。また、ＣとＤの比（Ｃ／Ｄ）は１〜２であることが好ましい。この貫通孔１０４のピッチは使用される半導体パッケージの電極構成に依存するが３０〜５０００μｍが好ましい。
スペーサーシート１００の厚さは、使用される半導体パッケージの厚さに依存するとともに、スペーサーシート１００が１枚で使用されるか２枚一組で使用されるかで異なる。１枚で使用される場合のスペーサーシート１００の厚さは、１０〜２０００μｍが好ましい。また、２枚一組で使用される場合のスペーサーシートの厚さの合計も１００〜２０００μｍが好ましく、２枚一組におけるスペーサーシートの１枚の厚さは、５０〜１０００μｍが好ましい。
スペーサーシートが２枚一組で使用される場合、後述する図９−ａに示すように、貫通孔最大径Ｃが基板とは反対側に、貫通孔最小径Ｄが基板側に、配置されることが好ましい。このような配置とすれば、後述する接続端子１４１と１４２が溶融形成した配線接続部１５に括れができないため、複合型半導体装置の耐衝撃性が向上する。

図５は、上部半導体パッケージ１２と接着可能なスペーサーシート１００ａと、下部半導体パッケージ１３と接着可能なスペーサーシート１００ｂとを示し、スペーサーシート１００ａ及び１００ｂは、いずれも接着層Ａ（１０１ａ又は１０１ｂ）／基材層（１０３ａ又は１０３ｂ）／接着層Ｂ（１０２ａ又は１０２ｂ）の３層構造（剥離フィルム１０５を含めると５層構造）の例であり、スペーサーシート１００ｂはスペーサーシート１００ａを裏返した層構造となっている。この場合、スペーサーシート１００ａと１００ｂの積層を接着層Ｂ１０２ａと１０２ｂとで行われ、接着層が１層分無駄になるが、同じシート材からそれぞれ作成できるので、コスト上不利とはならない。また、接着層Ａ及び接着層Ｂのそれぞれの表面に使用時に剥離される剥離フィルム１０５を所望により配設してもよい。
スペーサーシート１００ａ及び１００ｂは一群の貫通孔１０４を有しており、図５では、すり鉢形状の貫通孔１０４が示されている。
図３〜５では、３層又は２層からなる構成のスペーサーシートを説明したが、本発明のスペーサーシートに使用されるシート材は必要とされる厚み、強度、絶縁性を備えていればよく、スペーサーシートの層構成は、２〜３層に限られず、少なくとも１層の接着層を具えていればよい。即ち、接着層Ａの単層の層構成であってもよく、接着層Ａ／接着層Ｂの２層であってもよい。また、接着層／基材層を単位として積層してなる４〜８層、さらに接着層を設けてなる５〜９層の多層構造であってもよい。これらは、スペーサーシート１００が１枚で使用されるか２枚一組で使用されるかに関わらない。

本発明のスペーサーシート１００に用いられるシート材の接着層Ａ１０１及び／又は接着層Ｂ１０２は、基板又は接着層Ａ１０１もしくはＢ１０２に対し強固な接着性を示す層であればよく、（メタ）アクリル樹脂、シリコーン樹脂、エポキシ樹脂、ポリイミド樹脂、マレイミド樹脂、ビスマレイミド樹脂、ポリアミドイミド樹脂、ポリエーテルイミド樹脂、ポリイミド・イソインドロキソナゾリンジオンイミド樹脂、ポリ酢酸ビニル樹脂、ポリビニルアルコール樹脂、ポリ塩化ビニル樹脂、ポリアクリル酸エステル樹脂、ポリアミド樹脂、ポリビニルブチラール樹脂、ポリエチレン樹脂、ポリプロピレン樹脂及びポリスルホン酸樹脂からなる群から１種以上選択される樹脂を含有する樹脂組成物からなることが好ましい。
これらの樹脂よりなる接着層は、常温で感圧接着性（粘着性）であってもよいし、非感圧接着性であってもよい。また、熱可塑性又は熱硬化性のいずれであってもよい。基板に貼着する側の接着層Ａ１０１（単層）の厚さは、１０〜２００μｍが好ましく、接着層Ｂ１０２（単層）の厚さは、５〜２００μｍが好ましい。
接着層Ａ１０１と接着層Ｂ１０２とは、同じ樹脂組成物を用いてもよいし、異なる樹脂組成物を用いてもよい。

（メタ）アクリル樹脂組成物は、感圧性接着剤にも非感圧性接着剤にもなり得る。感圧性接着剤の（メタ）アクリル樹脂組成物としては、各種（メタ）アクリル酸エステルモノマーと所望によって配合される共重合性のモノマーとの共重合によって得られるコポリマーを主原料とし、適宜架橋剤その他の添加剤が配合されたものが好適に用いられる。ここで、（メタ）アクリル酸とは、アクリル酸又はメタクリル酸をいう。
（メタ）アクリル酸エステルモノマーとしては、例えば、アクリル酸メチル、アクリル酸エチル、アクリル酸ブチル、アクリル酸２−エチルヘキシル、アクリル酸オクチル、アクリル酸シクロヘキシル、アクリル酸ベンジル等のアクリル酸アルキルエステルや、メタクリル酸ブチル、メタクリル酸２−エチルヘキシル、メタクリル酸シクロヘキシル、メタクリル酸ベンジル等のメタクリル酸アルキルエステルが用いられる。
共重合性のモノマーとしては、例えば官能基を有しないモノマーとして、酢酸ビニル、プロピオン酸ビニル、ビニルエーテル、スチレン、アクリロニトリルが好適に用いられる。
また、官能基を有する共重合性のモノマーとしては、例えば、アクリル酸、メタクリル酸、クロトン酸、マレイン酸、フマル酸、イタコン酸等のカルボキシル基含有モノマー、２−ヒドロキシエチル（メタ）アクリレート、２−ヒドロキシプロピル（メタ）アクリレート、２−ヒドロキシブチル（メタ）アクリレート、Ｎ−メチロールアクリルアミド、アリルアルコール等のヒドロキシル基含有モノマー、ジメチルアミノプロピル（メタ）アクリレート等の３級アミノ基含有モノマー、アクリルアミド、Ｎ−メチル（メタ）アクリルアミド、Ｎ−メトキシメチル（メタ）アクリルアミド、Ｎ−オクチルアクリルアミド等のＮ−置換アミド基含有モノマー、グリシジルメタクリレート等のエポキシ基含有モノマーが好適に用いられる。
（メタ）アクリル樹脂組成物に用いられる架橋剤としては、イソシアナート系、エポキシ系、金属キレート化合物系、アミン化合物系、ヒドラジン化合物系、アルデヒド化合物系、金属アルコキシド系、金属塩系等が挙げられ、中でもイソシアナート系、エポキシ系が好ましい。

シリコーン樹脂組成物も、感圧性接着剤にも非感圧性接着剤にもなり得る。感圧性接着剤となるシリコーン樹脂組成物は、通常、シリコーンレジン成分とシリコーンガム成分との混合物からなる接着主剤と、架橋剤や触媒等の添加剤より構成される。シリコーン樹脂組成物はその架橋系により、付加反応型、縮合反応型、過酸化物架橋型等が存在し、生産性等の面で付加反応型シリコーン接着剤が好ましい。付加反応型シリコーン樹脂組成物は、シリコーンガム成分にビニル基を含み、ヒドロシリル基（ＳｉＨ基）を架橋部位としたシリコーンガム成分又はシリコーンレジン成分で架橋したものとなる。また、必要に応じ付加反応型シリコーン樹脂組成物には、反応促進のため白金触媒等の触媒が配合される。

ポリイミド樹脂は、通常、非感圧接着性であり、また熱可塑性であるため基板と密着させて加熱することにより接着させることができる。ポリイミド樹脂としては、加熱接着性の良好な脂肪族ポリイミド樹脂が好ましい。
エポキシ樹脂は、単独では非感圧接着性であり、またオキシラン環の反応性により熱硬化性である。エポキシ樹脂としては、ビスフェノールＡ型エポキシ樹脂、ｏ−クレゾールノボラック型エポキシ樹脂等が好ましく、通常、ジシアンジアミド等の硬化剤及び２−フェニル−４，５−ヒドロキシメチルイミダゾール等の硬化促進剤を添加し、熱硬化性樹脂組成物として用いられる。
また、本発明に用いる接着層Ａ１０１及び／又は接着層Ｂ１０２として、熱硬化型感圧性接着剤を使用することができる。熱硬化型感圧性接着剤は、通常、感圧性接着剤と熱硬化性接着剤とを配合することにより得られる。例えば、前述した（メタ）アクリル樹脂組成物とエポキシ樹脂との配合物が好ましい。

本発明のスペーサーシート１００に用いられるシート材の基材層１０３は、寸法安定性、ハンドリング適性及び加工適性を有し、厚みを保持する機能を果たす層であればよく、機械的強度の高いものが望ましい。基材層１０３の融点、又は融点を持たない基材層１０３の熱分解温度は１５０℃以上が好ましく、２００℃以上がさらに好ましい。基材層１０３には、ポリイミド樹脂、特に芳香族ポリイミド樹脂、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリメチルペンテン樹脂、フッ素樹脂、液晶ポリマー、ポリエーテルイミド樹脂、アラミド樹脂、ポリエーテルケトン樹脂、ポリフェニレンサルファイド樹脂等の高寸法安定性・耐熱性フィルムが好適に用いられる。基材層１０３の機械的強度としては、室温におけるヤング率で１００ＭＰａ以上が好ましい。基材層１０３の厚さは、所望するスペーサーシート１００の厚さに応じ、適宜選択される。

本発明のスペーサーシート１００に好ましく用いられるシート材の剥離フィルム１０５は、スペーサーシート１００の接着層Ａ１０１及び／又は接着層Ｂ１０２の表面に剥離可能に積層され、接着層Ａ１０１及び／又は接着層Ｂ１０２の表面を異物の付着、擦傷や変形から保護する。剥離フィルム１０５としては、シリコーン樹脂やアルキッド樹脂などの剥離剤が塗布されたフィルムが好適に用いられ、特にポリエチレンテレフタレートフィルムやポリエチレンナフタレートフィルムの剥離処理品が好ましい。剥離フィルム１０５の厚さは、１０〜２００μｍが好ましい。
スペーサーシート１００は剥離フィルムを配設することによって接着層Ａ１０１及び／又は接着層Ｂ１０２の汚れ等が防止でき、取り扱い易くなる。
また、接着層Ａ１０１及び／又は接着層Ｂ１０２を製膜する際のキャリアフィルムをそのまま積層し、これを剥離フィルムとして流用してもよい。

本発明のスペーサーシート１００は、絶縁性であり、体積抵抗率が１０¹²Ω・ｃｍ以上であることが好ましい。このスペーサーシート１００に用いられるシート材の接着層及び基材層も絶縁性であり、それぞれ、体積抵抗率が１０¹²Ω・ｃｍ以上であることが好ましい。

図６は、本発明のスペーサーシート１００の貫通孔穿設後の平面模式図であり、図７は、図６に示す本発明のスペーサーシート１００の半導体パッケージの主部に対応するパターンの抜き加工後の平面模式図である。スペーサーシート１００に空隙部１０６が穿設されている。
図７では、貫通孔１０３は、３列に配列しているが、１列、２列又は４列以上に配列してもよい。この貫通孔を穿設したスペーサーシート１００に、さらに半導体パッケージの主部のパターンの抜き加工を施し、空隙部１０６を穿設する。パターンの抜き加工は、上部又は下部半導体パッケージの主部１２６又は１３６の形状に合わせてパンチング（打ち抜き）加工等で打ち抜くものであり、外周Ｅｍｍ×Ｆｍｍ及び内周（空隙部１０５の外周）Ｇｍｍ×Ｈｍｍとして、通常、Ｅ及びＦは５〜５０ｍｍ、Ｇ及びＨは３〜４８ｍｍであり、略正方形が多い。

次に、本発明の複合型半導体装置の第１の製造方法を、図８を参照して説明する。図８は、本発明製造方法の一例の工程模式図であり、図８−ａは、上部半導体パッケージの基板の接続端子１４１と該下部半導体パッケージの基板の接続端子１４２とを融着する工程の前の状態を示し、図８−ｂは、それらの接続端子が融着した工程終了後の状態を示す。
本発明製造方法は、複数の半導体パッケージが積層されて形成される複合型半導体装置の製造方法であって、半導体パッケージが２層積層される場合に限られず、３層以上、例えば３〜５層積層されてもよいが、以下、２層積層される場合について各工程を説明する。
（１）まず、下面にパッケージ間を導通させるための電極が配列している上部半導体パッケージ１２の配線接続用基板１２１と該基板の上面及び／又は下面に配置される上部半導体パッケージの主部１２６を有する、相対して上部を構成する上部半導体パッケージ１２を準備する。
（２）また、上面にパッケージ間を導通させるための電極が配列している下部半導体パッケージ１３の配線持続用基板１３１と該基板の上面及び／又は下面に配置される下部半導体パッケージの主部１３６を有する、相対して下部を構成する下部半導体パッケージ１３を準備する。
（３）次に、上部及び下部の半導体パッケージの基板の電極１２２及び１３２にスクリーン印刷法でフラックス塗布後、はんだボールを設置し、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）に投入して電極１２２上にはんだボールを融着し、上記基板１２１及び１３１間を導通させるためのボール状の接続端子１（バンプ）４１及び１４２をそれぞれ形成する。
（４）上記の（１）〜（３）の工程とは別に、上部下部の基板１２１及び１３１間に配置される上部半導体パッケージの主部１２６及び／又は下部半導体パッケージの主部１３６に対応する空隙部１０６（図示しない）と、基板１２１及び１３１間で対面して配列している電極１２２及び１３２同士を連通する該空隙部の周囲に配置された貫通孔１０４とを有するスペーサーシート１００を、貫通孔１０４及び空隙部１０６を穿設して準備する。図８においては、図３に示す１枚で使用されるスペーサーシート１００を用いる。
（５）上記（１）〜（４）で準備した、上部半導体パッケージ１２、下部半導体パッケージ１３及びスペーサーシート１００を用い、それぞれの対応する半導体パッケージの主部１２６及び／又は１３６と空隙部１０６、ならびに対応する電極１２２及び１３２（又は接続端子１４１及び１４２）と貫通孔１０４の位置を一致させてスペーサーシート１００を挿嵌する。この時、スペーサーシート１００を基板１２１の下面側又は基板１３１の上面側の何れかに接着し、後からもう一方の基板を接着して挿嵌された状態とする。スペーサーシート１００と最初に接着する基板には、接着前に接続端子が設けられてもよいし、接着後もう一方を接着する前の段階で接続端子を設けてもよい。また、後から接着する基板には接着前に予め接続端子が設けてある。
（６）次に、スペーサーシート１００が挿嵌された一組の上部半導体パッケージ１２と下部半導体パッケージ１３とを、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）へ投入して、上部半導体パッケージ１２の基板１２１の接続端子１４１と下部半導体パッケージ１３の基板１３１の接続端子１４２とを融着し、配線接続部１５を形成し、かつスペーサーシート１００を上部半導体パッケージ１２の基板１２１の下面に接着するとともに下部半導体パッケージ１３の基板１３１の上面に接着する。
以上、本発明の複合型半導体装置の第１の製造方法は、上記の（１）〜（６）の工程を含むものである。

また、本発明の複合型半導体装置の第２の製造方法を、図９を参照して説明する。図９は、本発明製造方法の工程模式図であり、図９−ａは、上部半導体パッケージの基板の接続端子と該下部半導体パッケージの基板の接続端子とを融着する工程の前の状態を示し、図９−ｂは、それらの接続端子が融着した工程終了後の状態を示す。図９におけるスペーサーシート１００ａ及び１００ｂは、図５に示す層構成である。
本発明の第２の製造方法も、複数の半導体パッケージが積層されて形成される複合型半導体装置の製造方法であって、半導体パッケージが２層積層される場合に限られず、３層以上、例えば３〜５層積層されてもよいが、以下、２層積層される場合について各工程を説明する。
（１）下面にパッケージ間を導通させるための電極１２２が配列している上部半導体パッケージ１２の配線接続用基板１２１と該基板の上面及び／又は下面に配置される上部半導体パッケージの主部１２６を有する、相対して上部を構成する上部半導体パッケージ１２を準備する。
（２）次に、該電極１２２にスクリーン印刷法でフラックス塗布後、はんだボールを設置し、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）に投入して電極１２２上にはんだボールを融着し、ボール状の接続端子（バンプ）１４１を形成する。
（３）（２）の工程とともに、上部下部の基板１２１及び１３１間に配置される上部半導体パッケージの主部１２６及び／又は下部半導体パッケージの主部１３６に対応する空隙部１０６と、該基板１２１及び１３１間で対面して配列している電極１２２及び１３２同士を連通する該空隙部１０６の周囲に配置された貫通孔１０４とを有する第１のスペ−サーシート１００ａを当該半導体パッケージの主部１２６と空隙部の位置及び対応する電極と貫通孔の位置を一致させて第１のスペーサーシート１００ａを上部半導体パッケージ１２の基板１２１の下面に接着する。
（２）と（３）の工程は、接続端子１４１を形成した後で、第１のスペーサーシート１００ａを上部半導体パッケージ１２の基板１２１の下面に接着してもよいし、第１のスペーサーシート１００ａを上部半導体パッケージ１２の基板１２１の下面に接着した後に、所望により電極１２２及び貫通孔１０４にフラックス噴霧塗布後、電極１２２上にはんだボールを融着し、ボール状の接続端子（バンプ）１４１を形成してもよい。従って、（２）工程及び（３）工程は一工程と見做してもよい。
（４）（１）〜（３）工程とは別に、上面にパッケージ間を導通させるための電極１３２が配列している下部半導体パッケージ１３の配線接続用基板１３１と該基板の上面及び／又は下面に配置される下部半導体パッケージの主部１３６を有する、相対して下部を構成する下部半導体パッケージ１３を準備する。
（５）次に、該電極１３２にスクリーン印刷法でフラックス塗布後、はんだボールを設置し、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）に投入して電極１３２上にはんだボールを融着し、ボール状の接続端子（バンプ）１４２を形成する。
（６）（５）の工程とともに、上部下部の基板１２１及び１３１間に配置される上部半導体パッケージの主部１２６及び／又は下部半導体パッケージの主部１３６に対応する空隙部１０６と、該基板１２１及び１３１間で対面して配列している電極１２２及び１３２同士を連通する該空隙部１０６の周囲に配置された貫通孔１０４とを有する第２のスペ−サーシート１００ｂを当該半導体パッケージの主部１３６と空隙部の位置及び対応する電極と貫通孔の位置を一致させて第２のスペーサーシート１００ｂを上部半導体パッケージ１３の基板１３１の上面に接着する。
（５）と（６）の工程も、（２）工程及び（３）工程と同様に、接続端子１４２を形成した後で、第２のスペーサーシート１００ｂを下部半導体パッケージ１３の基板１３１の上面に接着してもよいし、第２のスペーサーシート１００ｂを下部半導体パッケージ１３の基板１３１の上面に接着した後に、所望により電極１３２及び貫通孔１０４にフラックス噴霧塗布後、電極１３２上にはんだボールを融着し、ボール状の接続端子（バンプ）１４２を形成してもよい。従って、（５）工程及び（６）工程も一工程と見做してもよい。
（７）次に、第１のスペーサーシート１００ａを装着した上部半導体パッケージ１２と第２のスペーサーシート１００ｂを装着した下部半導体パッケージ１３とを、第１のスペーサーシート１００ａと第２のスペーサーシート１００ｂとを対応する貫通孔１０４の位置を一致させて対面させ、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）へ投入して、上部半導体パッケージ１２の基板１２１の接続端子１４１と下部半導体パッケージ１３の基板１３１の接続端子１４２とを融着し、配線接続部１５を形成し、かつ対応する貫通孔の位置を一致させて対面させた第１のスペーサーシート１００ａと第２のスペーサーシート１００ｂとを互いを接着させる。
以上、本発明の複合型半導体装置の第２の製造方法は、上記の（１）〜（７）の工程を含むものである。
本発明の製造方法においては、図８−ａ及び図９−ａのように接続端子１４１と接続端子１４２の大きさは同じであってもよいし、異なっていてもよい。
また、図９−ａにおいて、スペーサーシート１００ａと１００ｂとは同一の層構成、同一の材料でもよく、異なっていてもよい。接着層Ａａ（１０１ａ）、接着層Ａｂ（１０１ｂ）、接着層Ｂａ（１０２ａ）及び接着層Ｂｂ（１０２ｂ）も同一の材料、同一の厚みでもよく、異なっていてもよい。基材層１０３ａ及び１０３ｂの同様である。

本発明に係る接続端子１４１及び１４２に用いる材料としては、はんだボールが好ましい。はんだボールは各種のはんだ組成から選択できる。例えば、錫−鉛共晶はんだ、鉛フリーはんだである錫−銀共晶はんだ又は錫−銀−銅共晶はんだ等から幅広く選択できる。はんだボールの形状は通常球状である。また、はんだボールの平均粒径は５０〜５００μｍが好ましく、特に、１００〜４００μｍが好ましい。

以上のように、本発明の最良の実施態様について説明してきたが、本発明は上記した説明に限定されず種々の態様をとることができる。
例えば、図８−ａ及び図９−ａ接続端子は上部半導体パッケージ１２の基板１２１の下面に設けられた接続端子１４１と下部半導体パッケージ１３の基板１３１の上面に設けられた接続端子１４２の２個で一組となる構成を示した。これに対し、図１０−ａのように、スペーサーシートが厚い場合、３個以上の複数個を一組としてもよい。具体的には、図１０−ａに示すように、スペーサーシート１００ｂの貫通孔１０４に嵌め込まれた接続端子１４２の上に別の接続端子（はんだボール１５０）を積み重ね、ＩＲリフローを行なって一体としてから、又は直接、積み重ねた別の接続端子（はんだボール１５０）の上に上部半導体パッケージ１２のスペーサーシート１００ａをスペーサーシート１００ｂに接着し、接続端子１４１と上記の別の接続端子（はんだボール１５０）を接触させてＩＲリフローすることにより、複数の接続端子を一体に成形することができる。このようにすれば、接続端子として直径が大きいはんだボールを使用せずに済み、構成するはんだボールの直径が基板間の距離や接続端子部間のピッチのマージンを小さくすることがない。

また、上記説明及び図面において、半導体パッケージの主部を半導体チップを含んだ半導体パッケージのモールド部であるとして説明してきたが、図１１に示すように、基板にフリップチップボンドされて形成されるチップ自身（フリップチップ２１）が半導体パッケージの主部であってもよい。
さらに、上部半導体パッケージ１２、下部半導体パッケージ１３とも基板の上面側に主部が設けられた構成であるが、図１２〜１４に示すように、逆に基板の下面に主部が設けられたＰＯＰ構造であってもよいし、基板の両面に主部が設けられたＰＯＰ構造であってもよい。
図１２は、上部半導体パッケージ１２の主部１２６ａ及び１２６ｂが上下両面に配置され、下部半導体パッケージ１３の主部が上面に配置された場合を示す。図１３は、上部半導体パッケージ１２の主部が下面に配置され、下部半導体パッケージ１３の主部が上面に配置されて、半導体パッケージ同士が対面する場合を示す。さらに、図１４は、上部半導体パッケージ１２及び下部半導体パッケージ１３の双方の主部が下面に配置された場合を示す。上記図１２〜１４に示すＰＯＰ構造の場合においても、基板間にスペーサーシート１００が用いられる。このようなＰＯＰ構造であっても、スペーサーシート１００は図１１〜図１４のように２枚一組でもよいし、図８のように１枚で設けられてもよい。

次に、本発明を実施例により、さらに詳細に説明するが、本発明は、これらの例によってなんら限定されるものではない。
なお、電気的接続可否及び上下基板間隔は、下記の方法に従って測定した。
＜電気的接続可否＞
デジタルマルチメーター（日置電機(株)社製、３８０１ディジタルハイテスター）にて上下基板のプローブ間の導通確認を行った。
＜上下基板間隔＞
複合型半導体装置の断面研磨により、接続端子部の断面を出し、その後デジタル顕微鏡を用いて上下基板間の距離を測定した。

なお、実施例１〜４及び比較例１〜３における接着層、基材層、剥離フィルムに使用した材料は以下の通りである。
１．接着層
（１）接着層α：アクリル系感圧性接着剤
アクリル系接着主剤（東洋インキ製造(株)社製、オリバインＢＰＳ５３７５）１００質量部に対し有機多価イソシアネート系架橋剤（日本ポリウレタン工業(株)社製：コロネートＬ）２質量部を配合した配合物を用いた。体積抵抗率は、２×１０¹⁴Ω・ｃｍであった。
（２）接着層β：シリコーン系感圧性接着剤
付加反応型シリコーン接着主剤（東レ・ダウ・コーニング(株)社製、ＳＤ４５８０）１００質量部に対し白金触媒（東レ・ダウ・コーニング(株)社製、ＲＸ２１２）１質量部を配合した配合物を用いた。体積抵抗率は、８×１０¹⁵Ω・ｃｍであった。
（３）接着層γ：熱可塑性接着剤
加熱接着性のポリイミド系樹脂（宇部興産(株)社製、ＵＬ２７）を用いた。体積抵抗率は、１×１０¹⁵Ω・ｃｍであった。
（４）接着層δ：熱硬化性接着剤
アクリル共重合体／液状エポキシ樹脂Ａ／固形エポキシ樹脂Ｂ／固形エポキシ樹脂Ｃ／硬化剤／硬化促進剤／シランカップリング剤／ポリイソシアネート＝２０／３０／４０／１０／１／１／０．６／０．５（単位：質量部）の配合物を用いた。体積抵抗率は、７×１０¹³Ω・ｃｍであった。
ここで、接着層δの配合物に用いた各材料は以下の通りである。
＊ アクリル共重合体：日本合成化学工業(株)社製、コーポニールＮ−２３５９−６
＊ 液状エポキシ樹脂Ａ：アクリルゴム微粒子分散ビスフェノールＡ型液状エポキシ樹脂（(株)日本触媒社製、エポセットＢＰＡ３２８、エポキシ当量２３０）
＊ 固形エポキシ樹脂Ｂ：ビスフェノールＡ型固形エポキシ樹脂（ジャパンエポキシレジン(株)社製、エピコート１０５５、エポキシ当量８７５〜９７５）
＊ 固形エポキシ樹脂Ｃ：ｏ−クレゾールノボラック型エポキシ樹脂（日本化薬(株)社製、ＥＯＣＮ−１０４Ｓ、エポキシ当量２１３〜２２３）
＊ 硬化剤：ジシアンジアミド（旭電化工業(株)製、アデカハードナー３６３６ＡＳ）
＊ 硬化促進剤：２−フェニル−４，５−ヒドロキシメチルイミダゾール（四国化成工業(株)社製、キュアゾール２ＰＨＺ）
＊ シランカップリング剤：三菱化学(株)社製、ＭＫＣシリケートＭＳＥＰ２
＊ ポリイソシアネート：東洋インキ製造(株)製、オリバインＢＨＳ８５１５

２．基材層
基材層として、以下の材料を用いた。
（１）基材層α：ポリイミドフィルム（宇部興産(株)社製、ユーピレックスＳ−７５）、厚さ７５μｍ、ヤング率：９０００ＭＰａ、体積抵抗率：１×１０¹⁷Ω・ｃｍ。
（２）基材層β：ポリイミドフィルム（宇部興産(株)社製、ユーピレックスＳ−１２５）、厚さ１２５μｍ、ヤング率：９０００ＭＰａ、体積抵抗率：１×１０¹⁷Ω・ｃｍ。

３．剥離フィルム
剥離フィルムとして、以下の材料を用いた。
（１）剥離フィルムα：リンテック(株)社製、ＳＰ−ＰＥＴ３８１１、厚さ３８μｍ。
（２）剥離フィルムβ：藤森工業(株)社製、フィルムバイナ３８Ｅ−００１０ＹＣ、厚さ３８μｍ。
（３）剥離フィルムγ：リンテック(株)社製、ＳＰ−ＰＥＴ３８ＡＬ−５、厚さ３８μｍ。
４．はんだボール
接続端子用のはんだボールとして、以下の材料を用いた。
鉛フリーはんだ（錫−銀−銅）：千住金属工業(株)製、エコソルダーボールＭ７０５、直径２６０μｍ、２８０μｍ、３００μｍ。
５．下部ＢＧＡ半導体パッケージ
下部ＢＧＡ半導体パッケージとして、以下のパッケージを用いた。
サイズ：１４×１４ｍｍ、ランド数:１５２、ランドピッチ：０．６５ｍｍ、ランド径：３００μｍ、ランド端からパッケージ端までの長さ：３５０μｍ、サブストレイト厚さ：３１０μｍ、モールド高さ：約４５０μｍ。
６．上部ＢＧＡ半導体パッケージ
上部ＢＧＡ半導体パッケージとして、以下のパッケージを用いた。
サイズ：１４×１４ｍｍ、ランド数:１５２、ランドピッチ：０．６５ｍｍ、ランド径：３００μｍ、ランド端からパッケージ端までの長さ：３５０μｍ、サブストレイト厚さ：３１０μｍ、モールド高さ：約４５０μｍ。

実施例１
ａ）基材層βの片面に接着層γを乾燥後の厚みが３０μｍとなるように塗布し、１３０℃、３分間、乾燥した。その後、接着層γの露出面に剥離フィルムγを貼り合わせ、基材層β／接着層γ／剥離フィルムγが積層されたシートを作成した。
次に、剥離フィルムαの剥離処理面に接着層αを乾燥後の厚みが１０μｍとなるように塗布し、９０℃、２分間、乾燥した。乾燥直後の接着層露出面に上記シートの基材層面を貼り合わせ、層構成：剥離フィルムγ（３８μｍ）／接着層γ（３０μｍ）／基材層β（１２５μｍ）／接着層α（１０μｍ）／剥離フィルムα（３８μｍ） のスペーサーシート用のシート材［Ａ］を得た。シート材［Ａ］は、図５のように剥離フィルムα及びγを除いて３層構造であり、剥離フィルムα及びγを除いた厚さは１６５μｍであり、体積抵抗率は、１×１０¹⁷Ω・ｃｍであった。
ｂ）次に、シート材［Ａ］に炭酸ガスレーザー照射機（住友機械工業(株)製、Ｌａｖｉａ１０００ＴＷ）を用いて基板の電極に対応する配列で接続端子を通すための貫通孔を穿設した。なお、この貫通孔は図５に示すようにすり鉢状｛（貫通孔最大径３５０μｍ、剥離フィルムα側）、（貫通孔最小径３００μｍ、剥離フィルムγ側）｝の形状であった。この貫通孔の穿設により、図６に示す３列の貫通孔群を有するシートが得られた。
ｃ）その後、抜き加工により外周と空隙部のパターン（外周１４×１４ｍｍ、空隙部（内周）１１×１１ｍｍ）を穿設して、図７に示すスペーサーシート［Ａ］を２枚得た。
ｄ)別途、上部及び下部ＢＧＡ半導体パッケージ基板（以下、上下の基板ということがある）の上面に形成された電極へスクリーン印刷法でフラックス塗布後、鉛フリーはんだ（直径２６０μｍ）を設置し、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）へ投入し、上下の基板の電極上に接続端子（バンプ）を形成した。
ｅ）スペーサーシート［Ａ］の剥離フィルムγを剥離して、接着層γ面を上部半導体パッケージの基板に対面させ、該スペーサーシート［Ａ］を、その貫通孔に該基板の接続端子を嵌め込み貼着した（大成ラミネーター(株)社製、ファーストラミネーターＵＡ−４００III、条件：圧力０．３ＭＰａ、スピード：０．１ｍ／ｍｉｎ、温度１３０℃）。
同様にして、もう１枚のスペーサーシート［Ａ］を、その貫通孔に下部半導体パッケージの基板の接続端子を嵌め込み貼着した。
ｆ）ｄ）で形成された接続端子に、スクリーン印刷法でフラックス塗布した。
ｇ）ｅ）で上下の基板に貼着したスペーサーシートの剥離フィルムαを剥離し、上部ＢＧＡ半導体パッケージの基板の接続端子と下部ＢＧＡ半導体パッケージの基板の接続端子とを位置合わせして接続端子同士を接触させ、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）へ投入し、上下の基板の対向する接続端子同士を融着することにより、上部ＢＧＡ半導体パッケージの基板と下部ＢＧＡ半導体パッケージの基板とを接続した。この時、対向する接続端子同士が融着すると同時に、上下の基板に貼着された上下のスペーサーシートの対面する接着層α同士も互いに接着した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。

実施例２
ａ）基材層αの片面に接着層βを乾燥後の厚みが３０μｍとなるように塗布し、１３０℃、２分間、乾燥した。その後、接着層βの露出面に剥離フィルムβを貼り合わせ、基材層α／接着層β／剥離フィルムβが積層されたシートを作成した。
次に、剥離フィルムαの剥離処理面に接着層δを乾燥後の厚みが６０μｍとなるように塗布し、９０℃、２分間、乾燥した。乾燥直後の接着層露出面に上記シートの基材層面を貼り合わせ、層構成：剥離フィルムα（３８μｍ）／接着層δ（６０μｍ）／基材層α（７５μｍ）／接着層β（３０μｍ）／剥離フィルムβ（３８μｍ） のスペーサーシート用のシート材［Ｂ］を得た。シート材［Ｂ］は、図５のように剥離フィルムα及びβを除いて３層構造であり、剥離フィルムα及びβを除いた厚さは１６５μｍであり、体積抵抗率は、１×１０¹⁷Ω・ｃｍであった。
ｂ）次に、シート材［Ｂ］に炭酸ガスレーザー照射機（住友機械工業(株)製、Ｌａｖｉａ１０００ＴＷ）を用いて基板の電極に対応する配列で接続端子を通すための貫通孔を穿設した。なお、この貫通孔は図５に示すようにすり鉢状｛（貫通孔最大径３５０μｍ、剥離フィルムβ側）、（貫通孔最小径３００μｍ、剥離フィルムα側）｝の形状であった。この貫通孔の穿設により、図６に示す３列の貫通孔群を有するシートが得られた。
ｃ）その後、パンチング（打ち抜き）加工によりパターンの抜き加工（外周１４×１４ｍｍ、内周８×８ｍｍ）を行い、空隙部１０６を穿設して、図７に示すスペーサーシート［Ｂ］２枚を得た。
ｄ)上下の基板の電極と基板側の剥離フィルムαを剥離した後のスペーサーシート［Ｂ］の対応する貫通孔とを位置合わせして、それぞれ貼着した（大成ラミネーター(株)社製、ファーストラミネーターＵＡ−４００III、条件：圧力０．３ＭＰａ、スピード：０．１ｍ／ｍｉｎ、温度２３℃）。その後、熱硬化性である接着層δを硬化させるため、１６０℃、１時間、乾燥機へ投入した。
ｅ）その後、上下の基板に貼着されたスペーサーシートの各貫通孔に鉛フリーはんだ（直径２６０μｍ）を一つずつ投入した後、フラックスをスペーサーシート上面に噴霧することにより、はんだボール及び各貫通孔表面にフラックスを塗布した。
ｆ）次に、上下の基板を、それぞれＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）へ投入し、上下の基板の電極に接続端子を形成した。
ｇ）ｆ）で形成された接続端子に、スクリーン印刷法でフラックス塗布した。
h）次に、上下の基板に貼着されたスペーサーシートの、基板とは反対側の剥離フィルムβを剥離した後、上部ＢＧＡ半導体パッケージの基板の接続端子と下部ＢＧＡ半導体パッケージの基板の接続端子とを位置合わせして接続端子同士を接触させ、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）へ投入し、上部ＢＧＡ半導体パッケージの基板の対向する接続端子同士を融着することにより、上部ＢＧＡ半導体パッケージの基板と下部ＢＧＡ半導体パッケージの基板とを接続した。この時、対向する接続端子同士が融着すると同時に、上部及び下部ＢＧＡ半導体パッケージの基板に貼着された上下のスペーサーシートの接対面する着層β同士も互いに接着した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。

実施例３
ａ）剥離フィルムαの剥離処理面に接着層δを乾燥後の厚みが５０μｍとなるように塗布し、９０℃、２分間、乾燥した。これにより、剥離フィルムα上に接着層δが積層されたシートを作成した。
次に、別の剥離フィルムαの片面に接着層δを乾燥後の厚みが５０μｍとなるように塗布し、９０℃、２分間、乾燥して、乾燥直後の接着層露出面に上記シートの接着層面を貼り合わせ、剥離フィルムα／接着層δ（１００μｍ）／剥離フィルムαが積層されたシートを作成した。
さらに剥離フィルムβの剥離処理面に接着層βを乾燥後の厚みが６５μｍとなるように塗布し、１３０℃、３分間、乾燥して、乾燥直後の接着層β面に、上記で作成したシート｛剥離フィルムα／接着層δ（１００μｍ）／剥離フィルムα｝の片方の剥離フィルムαを剥がしながら、接着層βと接着層δとを貼り合わせ、スペーサーシート用のシート材［Ｃ］を得た。シート材［Ｃ］は、｛剥離フィルムα（３８μｍ）／接着層δ（１００μｍ）／接着層β（６５μｍ）／剥離フィルムβ（３８μｍ）｝の４層構造（剥離フィルムα及びβを除いて２層構造）であり、厚さは剥離フィルムα及びβを除き１６５μｍであり、体積抵抗率は、８×１０¹⁵Ω・ｃｍであった。
それ以降の工程は、実施例２と同様にしてスペーサーシート［Ｃ］２枚を得、さらに複合型半導体装置を作成した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。

実施例４
ａ）剥離フィルムγの剥離処理面に接着層γを乾燥後の厚みが５５μｍとなるように塗布し、１３０℃、３分間、乾燥した。これにより、剥離フィルムγ上に接着層γが積層されたシートを作成した。
次に、別の剥離フィルムγの片面に接着層γを乾燥後の厚みが５５μｍとなるように塗布し、１３０℃、３分間、乾燥して、乾燥直後の接着層露出面に上記シートの接着層面を貼り合わせ、剥離フィルムγ／接着層γ（１１０μｍ）／剥離フィルムγが積層されたシートを作成した。
さらに剥離フィルムγの剥離処理面に接着層３を乾燥後の厚みが５５μｍとなるように塗布し、１３０℃、３分間、乾燥した。次に、乾燥直後の接着層γ面に、上記で作成したシート｛剥離フィルムγ／接着層γ（１１０μｍ）／剥離フィルムγ｝の片方の剥離フィルムγを剥がしながら、接着層γ同士を貼り合わせ、スペーサーシート用のシート材［Ｄ］を得た。シート材［Ｄ］は、図３のように｛剥離フィルムγ（３８μｍ）／接着層γ（１６５μｍ）／剥離フィルムγ（３８μｍ）｝の３層構造（剥離フィルムγを除いて単層構造）であり、厚さは剥離フィルムγを除き１６５μｍであり、体積抵抗率は、１×１０¹⁵Ω・ｃｍであった。
それ以降の工程は、貫通孔加工をドリル方式で行なった以外は実施例１と同様にしてスペーサーシート［Ｃ］２枚を得、さらに複合型半導体装置を作成した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。

比較例１
スペーサーシートを用いず、実施例１と同様の工程を行った。従って、実施例１のａ）、ｂ）、ｃ）、ｅ）、ｆ）の工程は除いて実施した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。

比較例２
はんだボールを直径２８０μｍのものに代えた以外は、比較例１と同様の工程を行なった。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。

比較例３
はんだボールを直径３００μｍのものに代えた以外は、比較例１と同様の工程を行なった。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。

表１に示すように、実施例１〜４では全てにおいて上下の基板間の接続が可能であったとともに、短絡等の問題がなく電気的接続が確認された。
さらにパッケージ主部に接触することのない基板間距離が確保されていた。
比較例１及び２においては、接続端子高さが不足し、上下の基板上に実装された半導体パッケージ同士の接触が発生した上、基板間距離が不足することにより基板周辺部が撓んだ。また、比較例３においては、半導体パッケージ同士の接触は発生しなかったが、接続端子径の増大によって、隣接する接続端子同士の短絡が発生した。

本発明のスペーサーシート及びそれを用いた複合型半導体装置の製造方法は、ＰＯＰ型半導体パッケージの安定な電気的接続を可能にし、各種複合型半導体装置の製造に好適に用いられる。また、これにより得られた複合型半導体装置は、実装密度が高く、各種コンピュータ、携帯電話、各種モバイルデバイス等の部品として好適に用いられる。

従来の複合型半導体装置の一例の断面模式図である。 本発明の複合型半導体装置の一例の断面模式図である。 本発明のスペーサーシートの一例の断面模式図である。 本発明のスペーサーシートの他の一例の断面模式図である。 本発明のスペーサーシートの他の一例の断面模式図である。 本発明のスペーサーシートの貫通孔穿設後の平面模式図である。 本発明のスペーサーシートのパターンの抜き加工後の平面模式図である。 本発明の製造方法の一例の工程模式図である。 本発明の他の製造方法の一例の工程模式図である。 本発明の他の製造方法の一例の工程模式図である。 本発明の複合型半導体装置の他の一例の断面模式図である。 本発明の複合型半導体装置の他の一例の断面模式図である。 本発明の複合型半導体装置の他の一例の断面模式図である。 本発明の複合型半導体装置の他の一例の断面模式図である。

符号の説明

１ 従来のＰＯＰ型の複合型半導体装置
１０ 本発明のＰＯＰ型の複合型半導体装置
１１ 実装密度の低い下部半導体パッケージ
１２ 上部半導体パッケージ
１３ 実装密度の高い下部半導体パッケージ
１４ 配線接続部（従来）
１５ 配線接続部（本発明）
１００、１００ａ、１００ｂ スペーサーシート
１０１ 接着層Ａ
１０１ａ 接着層Ａａ
１０１ｂ 接着層Ａｂ
１０２ 接着層Ｂ
１０２ａ 接着層Ｂａ
１０２ｂ 接着層Ｂｂ
１０３、１０３ａ、１０３ｂ 基材層
１０４ 貫通孔
１０５ 剥離フィルム
１０６ 空隙部
１１１、１２１、１３１ 基板
１１６、１２６、１３６ 半導体パッケージの主部
１２２、１３２ 電極
１２３ 半導体チップａａ
１２４ 半導体チップａｂ
１２５、１３５ ボンド・ワイヤ
１３３ 半導体チップｂａ
１３４ 半導体チップｂｂ
１４０、１４１、１４２ 接続端子
１５０ はんだボール

Claims (9)

1. 複数の半導体パッケージが積層して形成される複合型半導体装置であって、
   下面にパッケージ間を導通させるための電極が配列している上部半導体パッケージの配線接続用基板と該基板の上面及び／又は下面に配置される上部半導体パッケージの主部を有する、相対して上部を構成する上部半導体パッケージと、
   上面にパッケージ間を導通させるための電極が配列している下部半導体パッケージの配線接続用基板と該基板の上面及び／又は下面に配置される下部半導体パッケージの主部を有する、相対して下部を構成する下部半導体パッケージと、
   隣接する上部下部の該基板間に配置される該上部半導体パッケージの主部及び／又は該下部半導体パッケージの主部に対応する空隙部と、該基板間で対面して配列している電極同士を連通する該空隙部の周囲に配置された貫通孔とを有し、該基板間に接着し挿嵌しているスペーサーシートと、
   該スペーサーシートの該貫通孔の内部に設けられる該基板間を導通させるための接続端子と、
   最下部に位置する半導体パッケージの配線接続用基板の下面に形成された外部接続用の接続端子と
   を有することを特徴とする複合型半導体装置。
2. 複数の半導体パッケージが積層して形成される複合型半導体装置に用いられ、相対して複合型半導体装置の上部を構成する半導体パッケージであって、
   下面にパッケージ間を導通させるための電極が配列している配線接続用基板と、
   該基板の上面及び／又は下面に配置される該半導体パッケージの主部と、
   該基板の下面に接着され、当該半導体パッケージの主部及び／又は当該半導体パッケージの下側に隣接して配置される半導体パッケージの主部に対応する空隙部と、該空隙部の周囲であり、該電極に対応する位置に形成された貫通孔とを有するスペーサーシートと、
   該スペーサーシートの貫通孔の内部に設けられた接続端子と
   を有することを特徴とする半導体パッケージ。
3. 複数の半導体パッケージが積層して形成される複合型半導体装置に用いられ、相対して複合型半導体装置の下部を構成する半導体パッケージであって、
   上面にパッケージ間を導通させるための電極が配列している配線接続用基板と、
   該基板の上面及び／又は下面に配置される該半導体パッケージの主部と、
   該基板の上面に接着され、該半導体パッケージの主部及び／又は該半導体パッケージの上側に隣接して配置される半導体パッケージの主部に対応する空隙部と、該空隙部の周囲であり、該電極に対応する位置に形成された貫通孔とを有するスペーサーシートと、
   該スペーサーシートの貫通孔の内部に設けられた接続端子と
   を有することを特徴とする半導体パッケージ。
4. 複数の半導体パッケージが積層して形成される複合型半導体装置の上部半導体パッケージの配線接続用基板と下部半導体パッケージの配線接続用基板の間に挿嵌して使用される複合型半導体装置用スペ−サーシートであって、
   上部半導体パッケージの配線接続用基板及び下部半導体パッケージの配線接続用基板に接着可能であり、
   上部半導体パッケージの配線接続用基板及び下部半導体パッケージの配線接続用基板の互いに対向する面に配列する電極同士を連通する貫通孔を有し、
   上部半導体パッケージの配線接続用基板の下面に配置される上部半導体パッケージの主部及び／又は下部半導体パッケージの配線接続用基板の上面に配置される下部半導体パッケージの主部に対応する空隙部を有することを特徴とする複合型半導体装置用スペ−サーシート。
5. 複数の半導体パッケージが積層して形成される複合型半導体装置の上部を構成する半導体パッケージの配線接続用基板に対して接着可能な第１のスペーサーシートと、該複合型半導体装置の下部を構成する半導体パッケージの配線接続用基板に対して接着可能な第２のスペ−サーシートとからなる一組の複合型半導体装置用スペーサーシートであって、
   該第１のスペーサーシートが該上部半導体パッケージの配線接続用基板の電極に対応する配列の貫通孔と上部半導体パッケージの主部及び／又は下部半導体パッケージの主部に対応する空隙部とを有し、
   第２のスペーサーシートが該下部半導体パッケージの配線接続用基板の電極に対応する配列の貫通孔と上部半導体パッケージの主部及び／又は下部半導体パッケージの主部に対応する空隙部とを有し、
   該第１のスペ−サーシートの全ての貫通孔と空隙部と、該第２のスぺ−サーシートの全ての貫通孔と空隙部とが面対称をなし、
   該第１のスペ−サーシートと該第２のスペーサーシートの対向する面が接着可能に形成されていることを特徴とする一組の複合型半導体装置用スペーサーシート。
6. 第１及び／又は第２のスペ−サーシートの貫通孔がすり鉢形状であり、積層することにより中太形状となることが可能な請求項５に記載の一組の複合型半導体装置用スペ−サーシート。
7. 請求項４〜６のいずれかに記載の複合型半導体装置用スペ一サーシートに用いられるシート材。
8. 複数の半導体パッケージが積層されて形成される複合型半導体装置の製造方法であって、
   下面にパッケージ間を導通させるための電極が配列している上部半導体パッケージの配線接続用基板と該基板の上面及び／又は下面に配置される上部半導体パッケージの主部を有する、相対して上部を構成する上部半導体パッケージを準備する工程、
   上面にパッケージ間を導通させるための電極が配列している下部半導体パッケージの配線持続用基板と該基板の上面及び／又は下面に配置される下部半導体パッケージの主部を有する、相対して下部を構成する下部半導体パッケージを準備する工程、
   該基板間を導通させるための接続端子を上部及び下部の半導体パッケージの基板の電極にそれぞれ形成する工程、
   上部下部の基板間に配置される上部半導体パッケージの主部及び／又は下部半導体パッケージの主部に対応する空隙部と、該基板間で対面して配列している電極同士を連通する該空隙部の周囲に配置された貫通孔とを有するスペーサーシートを準備する工程、
   それぞれの対応する半導体パッケージの主部と空隙部及び対応する電極と貫通孔の位置を一致させて該スペーサーシートを上部半導体パッケージの基板の下面に接着するとともに下部半導体パッケージの基板の上面に接着する工程、
   を含むことを特徴とする複合型半導体装置の製造方法。
9. 複数の半導体パッケージが積層されて形成される複合型半導体装置の製造方法であって、
   下面にパッケージ間を導通させるための電極が配列している上部半導体パッケージの配線接続用基板と該基板の上面及び／又は下面に配置される上部半導体パッケージの主部を有する、相対して上部を構成する上部半導体パッケージを準備し、
   該電極に対して接続端子を形成するとともに、
   上部下部の基板間に配置される上部半導体パッケージの主部及び／又は下部半導体パッケージの主部に対応する空隙部と、該基板間で対面して配列している電極同士を連通する該空隙部の周囲に配置された貫通孔とを有する第１のスペ−サーシートを当該半導体パッケージの主部と空隙部及び対応する電極と貫通孔の位置を一致させて該第１のスペーサーシートを上部半導体パッケージの基板の下面に接着する工程、及び
   上面にパッケージ間を導通させるための電極が配列している下部半導体パッケージの配線接続用基板と該基板の上面及び／又は下面に配置される下部半導体パッケージの主部を有する、相対して下部を構成する下部半導体パッケージを準備し、
   該電極に対して接続端子を形成するとともに、
   上部下部の基板間に配置される上部半導体パッケージの主部及び／又は下部半導体パッケージの主部に対応する空隙部と、該基板間で対面して配列している電極同士を連通する該空隙部の周囲に配置された貫通孔とを有する第２のスペーサーシートを当該半導体パッケージの主部と空隙部及び対応する電極と貫通孔の位置を一致させて該第２のスペ−サーシートを下部半導体パッケージの基板の下面に接着する工程を含み、
   第１のスペーサーシートと第２のスペーサーシートとを対応する貫通孔の位置を一致させて対面させ互いを接着させるとともに、接触した接続端子を融着し一体化させて形成される複合型半導体装置の製造方法。

Images