KR20090073196A - 복합형 반도체 장치, 그것에 이용되는 반도체 패키지 및 스페이서 시트, 및 복합형 반도체 장치의 제조 방법 - Google Patents

복합형 반도체 장치, 그것에 이용되는 반도체 패키지 및 스페이서 시트, 및 복합형 반도체 장치의 제조 방법 Download PDF

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KR20090073196A
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도모노리 시노다
히로노리 시즈하타
히로후미 시노다
유지 가와마타
다케시 다시마
마사토 시마무라
마사코 와타나베
마사즈미 아마가이
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린텍 가부시키가이샤
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Abstract

본 발명은 복수의 반도체 패키지가 적층하여 형성되는 복합형 반도체 장치로서, 상부 반도체 패키지의 배선 접속용 기판과 하부 반도체 패키지의 배선 접속용 기판 사이에 접착해 끼워 맞춰져 있는 스페이서 시트를 구비한 복합형 반도체 장치 및 그 제조 방법, 및 당해 스페이서 시트에 의한 배선 접속 방법을 제공하는 것으로서, 이것에 의해 실장 밀도가 높은 POP형의 복합형 반도체 장치를 제공하는 것이다.

Description

복합형 반도체 장치, 그것에 이용되는 반도체 패키지 및 스페이서 시트, 및 복합형 반도체 장치의 제조 방법{COMPOSITE SEMICONDUCTOR DEVICE, SEMICONDUCTOR PACKAGE AND SPACER SHEET USED IN THE SAME, AND METHOD FOR MANUFACTURING COMPOSITE SEMICONDUCTOR DEVICE}
본 발명은 복수의 반도체 패키지의 조합으로 이루어진 POP(패키지 온 패키지) 형의 복합형 반도체 장치에 있어서, 상부 반도체 패키지와 하부 반도체 패키지의 배선 접속을 단락하지 않고 확실하게 하여 양 반도체 패키지 사이의 설치 공간을 확보하는, 양 반도체 패키지 사이에 배설하는 스페이서 시트를 이용한 복합형 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 분야에 있어서, 다른 회로를 갖는 반도체 칩을 조합하여 1개의 시스템으로 한 디바이스로 하는 경우, 반도체 칩 위에 다른 반도체 칩을 실장하여 1개의 패키지로 하는 SiP(시스템 인 패키지)와, 반완성한 복수의 반도체 패키지를 직접 결합하는 POP의 2가지 기술이 있다. SiP는 회로끼리가 직접 연결되고 있으므로 저전력 소비이고, 회로 동작이 빠르다고 하는 장점이 있다.
이것에 대해, POP는 반완성의 반도체 패키지로부터 제조되기 때문에, 품질 검사에 의해 우량품으로 판명되어 있는 것끼리의 조합을 선택하는 것이 가능하여, 완성품의 수율을 저하시키는 일이 없다. 또, POP는 최종 실장 공정에서 완성되므로, 기기 생산자가 제품의 사정에 맞춘 성능을 발휘하는 반도체 장치의 조합을 스스로 선택할 수 있다고 하는 기성품 반도체 장치에는 없는 장점이 있다.
그런데, QFP (Quad Flatpack Package) 등의 주변 단자형 반도체 패키지끼리의 조합에 의한 POP는 주변 단자의 길이를 하부 반도체 패키지의 위치에 가지런히 함으로써 마더 보드(mother board)에 실장이 가능해진다. 이에 대해, BGA (Ball Grid Array) 등의 격자 단자형 반도체 패키지끼리의 조합에서는, 하면(下面)에 배열하는 단자가 반도체 패키지의 접합을 방해하는 데다가, 상부 반도체 패키지와 마더 보드 등의 통로를 확보하는 것이 곤란해지는 문제가 있다.
이 때문에, 하부 반도체 패키지의 주부(主部)의 크기를 상하의 반도체 패키지의 기판(인터포저, interposer)의 크기보다 작게 하고, 하부 반도체 패키지의 주부의 외주에 상하의 기판을 도통시키는 도통재로 양 반도체 패키지를 결합하는 구조로 이루어진 POP형 반도체 패키지가 실용화되고 있다(예를 들면, 특허문헌 1∼5 참조).
이 POP 방식에 의한 반도체 장치에 있어서, 보다 실장 밀도를 높이기 위해 BGA 등으로 대표되는 적층시 하부에 위치하는 반도체 패키지의 칩 적층수가 증가하는 경향이 있다.
적층수의 증가에 따라 칩을 보호하기 위한 수지 몰드의 높이가 높아져 그 높 이 이상의 기판간 거리를 유지할 필요가 있고, 그 방법으로는 a) 하부 반도체 패키지의 두께에 맞추어 상부 및 하부의 반도체 패키지 사이의 접속 단자 거리를 높게 하기 위해 접속 단자를 크게 한다. b) 칩 박형화·고밀도화 등에 의해 아래쪽 패키지의 몰드 높이를 낮게 억제하는 등을 들 수 있다.
그렇지만, 다핀화에 따라 접속 단자의 피치를 좁게 할 필요가 있는 현황 하에서 접속 단자를 크게 하면 인접하는 접속 단자끼리의 단락이 발생한다. 또, 칩 및 기판의 박형화는 대폭적인 고비용을 초래한다.
따라서, 접속 단자 거리의 높이와 좁은 피치를 동시에 만족시킬 수 있고, 저비용이고 또한 신뢰성이 높은 접속 방법이 요구되고 있었다.
특허문헌 1: 일본 특개2004-319775호 공보
특허문헌 2: 일본 특개2005-72190호 공보
특허문헌 3: 일본 특개2005-197370호 공보
특허문헌 4: 일본 특개2005-311066호 공보
특허문헌 5: 일본 특개2005-340451호 공보
발명의 개시
본 발명은 상기의 문제를 해결하는 것으로서, POP형 반도체 패키지에 있어서, 상부 반도체 패키지와 하부 반도체 패키지 사이의 설치 공간을 확보하는 동시에 인접하는 접속 단자끼리의 단락을 방지하여 양 반도체 패키지 사이의 배선 접속을 확실하게 할 수 있는 스페이서 시트에 의한 배선 접속 방법을 제공하고, 이것에 의해 실장 밀도가 높은 POP형의 복합형 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명자들은 상기 과제를 달성하기 위해 열심히 연구를 거듭한 결과, 특정의 스페이서 시트를 기판 사이에 이용함으로써 그 목적을 달성할 수 있다는 것을 발견하였다. 본 발명은 이러한 지견에 근거해 완성한 것이다.
즉, 본 발명의 요지는,
1. 복수의 반도체 패키지가 적층하여 형성되는 복합형 반도체 장치로서, 하면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 상부 반도체 패키지의 배선 접속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 상부 반도체 패키지의 주부를 갖는, 상대(相對)하여 상부를 구성하는 상부 반도체 패키지와, 상면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 하부 반도체 패키지의 배선 접속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 하부 반도체 패키지의 주부를 갖는, 상대하여 하부를 구성하는 하부 반도체 패키지와, 인접하는 상부 하부의 상기 기판 사이에 배치되는 상기 상부 반도체 패키지의 주부 및/또는 상기 하부 반도체 패키지의 주부에 대응하는 공극부와, 상기 기판 사이에 대면하여 배열하고 있는 전극끼리를 연통하는 상기 공극부의 주위에 배치된 관통공을 갖고, 상기 기판 사이에 접착해 끼워 맞춰져 있는 스페이서 시트와, 상기 스페이서 시트의 상기 관통공의 내부에 설치되는 상기 기판 사이를 도통시키기 위한 접속 단자와, 최하부에 위치하는 반도체 패키지의 배선 접속용 기판의 하면에 형성된 외부 접속용 접속 단자를 갖는 것을 특징으로 하는 복합형 반도체 장치,
2. 복수의 반도체 패키지가 적층하여 형성되는 복합형 반도체 장치에 이용되는, 상대하여 복합형 반도체 장치의 상부를 구성하는 반도체 패키지로서, 하면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 배선 접속용 기판과, 상기 기판의 상면 및/또는 하면에 배치되는 상기 반도체 패키지의 주부와, 상기 기판의 하면에 접착되어 당해 반도체 패키지의 주부 및/또는 당해 반도체 패키지의 아래쪽에 인접하여 배치되는 반도체 패키지의 주부에 대응하는 공극부와, 상기 공극부의 주위에 있고 상기 전극에 대응하는 위치에 형성된 관통공을 갖는 스페이서 시트와, 상기 스페이서 시트의 관통공의 내부에 설치된 접속 단자를 갖는 것을 특징으로 하는 반도체 패키지,
3. 복수의 반도체 패키지가 적층하여 형성되는 복합형 반도체 장치에 이용되는, 상대하여 복합형 반도체 장치의 하부를 구성하는 반도체 패키지로서, 상면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 배선 접속용 기판과, 상기 기판의 상면 및/또는 하면에 배치되는 상기 반도체 패키지의 주부와, 상기 기판의 상면에 접착되어 상기 반도체 패키지의 주부 및/또는 상기 반도체 패키지의 위쪽에 인접하여 배치되는 반도체 패키지의 주부에 대응하는 공극부와, 상기 공극부의 주위에 있고 상기 전극에 대응하는 위치에 형성된 관통공을 갖는 스페이서 시트와, 상기 스페이서 시트의 관통공의 내부에 설치된 접속 단자를 갖는 것을 특징으로 하는 반도체 패키지,
4. 복수의 반도체 패키지가 적층하여 형성되는 복합형 반도체 장치의 상부 반도체 패키지의 배선 접속용 기판과 하부 반도체 패키지의 배선 접속용 기판 사이에 끼워 맞춰 사용되는 복합형 반도체 장치용 스페이서 시트로서, 상부 반도체 패키지의 배선 접속용 기판 및 하부 반도체 패키지의 배선 접속용 기판에 접착 가능하고, 상부 반도체 패키지의 배선 접속용 기판 및 하부 반도체 패키지의 배선 접속용 기판의 서로 대향하는 면에 배열하는 전극끼리를 연통하는 관통공을 갖고, 상부 반도체 패키지의 배선 접속용 기판의 하면에 배치되는 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 배선 접속용 기판의 상면에 배치되는 하부 반도체 패키지의 주부에 대응하는 공극부를 갖는 것을 특징으로 하는 복합형 반도체 장치용 스페이서 시트,
5. 복수의 반도체 패키지가 적층하여 형성되는 복합형 반도체 장치의 상부를 구성하는 반도체 패키지의 배선 접속용 기판에 대해 접착 가능한 제1 스페이서 시트와, 상기 복합형 반도체 장치의 하부를 구성하는 반도체 패키지의 배선 접속용 기판에 대해 접착 가능한 제2 스페이서 시트로 이루어진 1조의 복합형 반도체 장치용 스페이서 시트로서, 상기 제1 스페이서 시트가 상기 상부 반도체 패키지의 배선 접속용 기판의 전극에 대응하는 배열의 관통공과 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 주부에 대응하는 공극부를 갖고, 제2 스페이서 시트가 상기 하부 반도체 패키지의 배선 접속용 기판의 전극에 대응하는 배열의 관통공과 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 주부에 대응하는 공극부를 갖고, 상기 제1 스페이서 시트의 모든 관통공과 공극부와, 상기 제2 스페이서 시트의 모든 관통공과 공극부가 면대칭을 이루고, 상기 제1 스페이서 시트와 상기 제2 스페이서 시트의 대향하는 면이 접착 가능하게 형성되어 있는 것을 특징으로 하는 1조의 복합형 반도체 장치용 스페이서 시트,
6. 제1 및/또는 제2 스페이서 시트의 관통공이 유발 형상이고, 적층함으로써 중간 굵기 형상으로 되는 것이 가능한 상기 5에 기재된 1조의 복합형 반도체 장치용 스페이서 시트,
7. 상기 4∼6 중 어느 하나에 기재된 복합형 반도체 장치용 스페이서 시트에 이용되는 시트재,
8. 복수의 반도체 패키지가 적층되어 형성되는 복합형 반도체 장치의 제조 방법으로서, 하면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 상부 반도체 패키지의 배선 접속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 상부 반도체 패키지의 주부를 갖는, 상대하여 상부를 구성하는 상부 반도체 패키지를 준비하는 공정, 상면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 하부 반도체 패키지의 배선 지속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 하부 반도체 패키지의 주부를 갖는, 상대하여 하부를 구성하는 하부 반도체 패키지를 준비하는 공정, 상기 기판 사이를 도통시키기 위한 접속 단자를 상부 및 하부 반도체 패키지의 기판의 전극에 각각 형성하는 공정, 상부 하부의 기판 사이에 배치되는 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 주부에 대응하는 공극부와 상기 기판 사이에 대면하여 배열하고 있는 전극끼리를 연통하는 상기 공극부의 주위에 배치된 관통공을 갖는 스페이서 시트를 준비하는 공정, 각각의 대응하는 반도체 패키지의 주부와 공극부 및 대응하는 전극과 관통공의 위치를 일치시켜 상기 스페이서 시트를 상부 반도체 패키지의 기판의 하면에 접착하는 동시에 하부 반도체 패키지의 기판의 상면에 접착하는 공정을 포함하는 것을 특징으로 하는 복합형 반도체 장치의 제조 방법, 및
9. 복수의 반도체 패키지가 적층되어 형성되는 복합형 반도체 장치의 제조 방법으로서, 하면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 상부 반도체 패키지의 배선 접속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 상부 반도체 패키지의 주부를 갖는, 상대하여 상부를 구성하는 상부 반도체 패키지를 준비하고, 상기 전극에 대해 접속 단자를 형성하는 동시에, 상부 하부의 기판 사이에 배치되는 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 주부에 대응하는 공극부와 상기 기판 사이에 대면하여 배열하고 있는 전극끼리를 연통하는 상기 공극부의 주위에 배치된 관통공을 갖는 제1 스페이서 시트를 당해 반도체 패키지의 주부와 공극부 및 대응하는 전극과 관통공의 위치를 일치시켜 상기 제1 스페이서 시트를 상부 반도체 패키지의 기판의 하면에 접착하는 공정, 및 상면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 하부 반도체 패키지의 배선 접속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 하부 반도체 패키지의 주부를 갖는, 상대하여 하부를 구성하는 하부 반도체 패키지를 준비하고, 상기 전극에 대해 접속 단자를 형성하는 동시에, 상부 하부의 기판 사이에 배치되는 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 주부에 대응하는 공극부와 상기 기판 사이에 대면하여 배열하고 있는 전극끼리를 연통하는 상기 공극부의 주위에 배치된 관통공을 갖는 제2 스페이서 시트를 당해 반도체 패키지의 주부와 공극부 및 대응하는 전극과 관통공의 위치를 일치시켜 상기 제2 스페이서 시트를 하부 반도체 패키지의 기판의 하면에 접착하는 공정을 포함하는, 제1 스페이서 시트와 제2 스페이서 시트를 대응하는 관통공의 위치를 일치시키고 대면시켜 서로를 접착시키는 동시에 접촉한 접속 단자를 융착하여 일체화시켜 형성되는 복합형 반도체 장치의 제조 방법이다.
본 발명에 의해, POP형 반도체 패키지에 있어서, 상부 반도체 패키지와 하부 반도체 패키지 사이의 설치 공간을 확보함과 동시에, 인접하는 접속 단자끼리의 단락을 방지하여 양 반도체 패키지 사이의 배선 접속을 확실하게 하는, 스페이서 시트에 의한 배선 접속 방법을 제공하게 되고, 이것에 의해 실장 밀도가 높은 POP형의 복합형 반도체 장치를 제공하게 되었다.
발명을 실시하기 위한 바람직한 형태
본 발명의 복합형 반도체 장치, 그것에 이용되는 반도체 패키지 및 스페이서 시트 및 복합형 반도체 장치의 제조 방법을 도면을 참조하여 설명한다. 도 1은 종래의 POP형의 복합형 반도체 장치의 일례의 단면 모식도이고, 도 2는 본 발명의 POP형의 복합형 반도체 장치의 일례의 단면 모식도이다.
도 1에 있어서, 종래의 POP형의 복합형 반도체 장치(1)는 실장 밀도가 낮은 하부 반도체 패키지(11) 위에 배선 접속부(14)를 통해 상부 반도체 패키지(12)를 적층하고 있다. 하부 반도체 패키지(11)의 실장 밀도가 낮기 때문에 그 몰드인 주부(116)의 높이는 낮고, 하부 반도체 패키지(11)의 인터포저인 기판(111)과 상부 반도체 패키지(12)의 인터포저인 기판(121)의 간격은 좁으며, 배선 접속부(14)의 피치도 넓기 때문에, 배선 접속부(14)로서 통상의 땜납 볼 1개가 이용되고 배선 접속부(14)는 대략 구 형상이다.
이것에 대해, 도 2에 나타내는 바와 같이, 본 발명의 POP형의 복합형 반도체 장치(10)는 실장 밀도가 높은 하부 반도체 패키지(13) 위에 세로로 긴 회전체 형상, 특히 세로로 긴 방추 형상 또는 타원체 형상의 배선 접속부(15)를 통해 상부 반도체 패키지(12)를 적층하고 있다. 상부 반도체 패키지(12)는 반도체 칩 aa(123), 반도체 칩 ab(124), 본드·와이어(125), 인터포저인 기판(121) 및 그것에 배설되어 있는 전극(122) 및 그것들을 봉지하고 있는 열경화성 폴리머 성형체로 이루어진 주부(126)로 구성되어 있다. 하부 반도체 패키지(13)는 반도체 칩 ba(133), 반도체 칩 bb(134), 본드·와이어(135), 인터포저인 기판(131) 및 그것에 배설되어 있는 전극(132) 및 그것들을 봉지하고 있는 열경화성 폴리머 성형체로 이루어진 주부(136)로 구성되어 있다. 여기서, 배선 접속부(15)를 세로로 긴 회전체 형상으로 함으로써, 상부 반도체 패키지(12)의 인터포저인 기판(121)과 하부 반도체 패키지(13)의 인터포저인 기판(131)의 간격이 길어져도 접속 배선이 가능해져, 인접하는 배선 접속부(15)의 피치가 좁아도 단락이 발생할 일은 없다. 이 배선 접속부(15)가 세로로 긴 회전체 형상이 되도록 땜납 볼을 성형하는 것이 스페이서 시트(100)이며, 도 2에서는 상부 반도체 패키지(12)와 접착하고 있는 스페이서 시트(100a)와 하부 반도체 패키지(13)와 접착하고 있는 스페이서 시트(100b)의 2매 1조로 구성되어 있다.
다음에, 본 발명의 스페이서 시트(100)를 도 3∼7을 참조하여 설명한다. 도 3은 본 발명의 스페이서 시트의 일례의 단면 모식도이고, 도 4 및 도 5는 본 발명의 스페이서 시트의 다른 예의 단면 모식도이다.
도 3은 본 발명의 스페이서 시트(100)의 전형적인 층 구성인 박리 필름(105)/접착층 Aa(101a)/기재층(103)/접착층 Aa(101a)/박리 필름(105)으로 이루어진 5층 구조의 예를 나타낸다. 박리 필름(105)은 필요에 따라 사용 전의 표면 보호를 목적으로 하여 배설되는 것이고, 스페이서 시트(100)의 사용 직전에 박리되는 것이다. 스페이서 시트(100)는 1군의 관통공(104)을 갖고 있고, 도 3에서는 원통 형상의 관통공(104)이 나타나 있지만, 이것으로 한정되지 않는다.
관통공(104)을 천설(穿設)하는 수단은 레이저 가공, 드릴 가공, 펀칭 가공 등을 들 수 있다. 이들 중에서, 탄산가스 레이저, YAG 레이저, 엑시머 레이저 등을 이용한 레이저 가공이 고정밀도의 관통공(104)을 천설하기 때문에 바람직하다.
도 4 및 도 5는 2매 1조로 사용되는 스페이서 시트(100a,100b)를 나타낸다.
도 4는 상부 반도체 패키지(12)에 사용되는 스페이서 시트(100a)로서, 아래로부터 접착층 B(102a)/기재층(103a)/접착층 Aa(101a)의 3층 구조(박리 필름(105)을 포함하면 5층 구조)의 예를 나타내고, 하부 반도체 패키지(13)에 사용되는 스페이서 시트(100b)로서 접착층 Ab(101b)/기재층(103b)의 2층 구조(박리 필름(105)을 포함하면 3층 구조)의 예를 나타내고 있다. 접착층 Aa(101a)와 접착층 Ab(101b)는 각각 반도체 패키지(12 또는 13)의 기판(121 또는 131)에 접착하기 위해 이용된다. 접착층 Aa(101a), 접착층 B(102a) 및 접착층 Ab(101b)의 각각의 표면에 사용시에 박리되는 박리 필름(105)을 필요에 따라 배설해도 되며, 도시하고 있지 않지만, 접착층(Aa, Ab 및 B)은 박리 필름(105)으로 보호되고 있다.
스페이서 시트(100a 및 100b)는 1군의 관통공(104)을 갖고 있고, 도 4에서는 유발 형상의 관통공(104)이 나타나 있다.
도 4에 나타낸 바와 같이, 관통공(104)의 단면 형상이 유발 형상인 경우에는 관통공 최대지름(C)은 100∼500 ㎛인 것이 바람직하고, 관통공 최소지름(D)은 100∼500 ㎛인 것이 바람직하다. 또, C와 D의 비(C/D)는 1∼2인 것이 바람직하다. 이 관통공(104)의 피치는 사용되는 반도체 패키지의 전극 구성에 의존하지만 30∼5,000 ㎛가 바람직하다.
스페이서 시트(100)의 두께는 사용되는 반도체 패키지의 두께에 의존하는 동시에, 스페이서 시트(100)가 1매로 사용될 지 2매 1조로 사용될 지에 따라 다르다. 1매로 사용되는 경우의 스페이서 시트(100)의 두께는 10∼2,000 ㎛가 바람직하다. 또, 2매 1조로 사용되는 경우의 스페이서 시트의 두께의 합계도 100∼2,000 ㎛가 바람직하고, 2매 1조에서의 스페이서 시트의 1매의 두께는 50∼1,000 ㎛가 바람직하다.
스페이서 시트가 2매 1조로 사용되는 경우, 후술하는 도 9-a에 나타내는 바와 같이, 관통공 최대지름(C)이 기판과는 반대쪽에, 관통공 최소지름(D)이 기판쪽에 배치되는 것이 바람직하다. 이와 같은 배치로 하면, 후술하는 접속 단자(141과 142)가 용융 형성한 배선 접속부(15)에 잘록함이 생기지 않기 때문에, 복합형 반도체 장치의 내충격성이 향상한다.
도 5는 상부 반도체 패키지(12)와 접착 가능한 스페이서 시트(100a)와, 하부 반도체 패키지(13)와 접착 가능한 스페이서 시트(100b)를 나타내고, 스페이서 시트(100a 및 100b)는 모두 접착층 A(101a 또는 101b)/기재층(103a 또는 103b)/접착층 B(102a 또는 102b)의 3층 구조(박리 필름(105)을 포함하면 5층 구조)의 예이며, 스페이서 시트(100b)는 스페이서 시트(100a)를 뒤집은 층 구조로 되어 있다. 이 경우, 스페이서 시트(100a와 100b)의 적층을 접착층 B(102a와 102b)로 수행하여 접착층이 1층 만큼 소용없게 되지만, 동일한 시트재로부터 각각 작성할 수 있으므로 비용상 불리하게는 되지 않는다. 또, 접착층 A 및 접착층 B의 각각의 표면에 사용시에 박리되는 박리 필름(105)을 필요에 따라 배설해도 된다.
스페이서 시트(100a 및 100b)는 1군의 관통공(104)을 갖고 있으며, 도 5에서는 유발 형상의 관통공(104)이 나타나 있다.
도 3∼5에서는 3층 또는 2층으로 이루어진 구성의 스페이서 시트를 설명하였지만, 본 발명의 스페이서 시트에 사용되는 시트재는 필요하게 되는 두께, 강도, 절연성을 구비하고 있으면 되며, 스페이서 시트의 층 구성은 2∼3층에 한정되지 않고, 적어도 1층의 접착층을 구비하고 있으면 된다. 즉, 접착층 A의 단층의 층 구성이어도 되고, 접착층 A/접착층 B의 2층이어도 된다. 또, 접착층/기재층을 단위로 적층하여 이루어진 4∼8층, 나아가 접착층을 설치하여 이루어진 5∼9층의 다층 구조라도 된다. 이들은 스페이서 시트(100)가 1매로 사용될 지, 2매 1조로 사용될 지에 관련되지 않는다.
본 발명의 스페이서 시트(100)에 이용되는 시트재의 접착층 A(101) 및/또는 접착층 B(102)는 기판 또는 접착층 A(101) 혹은 B(102)에 대해 강고한 접착성을 나타내는 층이면 되고, (메타)아크릴 수지, 실리콘 수지, 에폭시 수지, 폴리이미드 수지, 말레이미드 수지, 비스말레이미드 수지, 폴리아미드이미드 수지, 폴리에테르이미드 수지, 폴리이미드·이소인드로퀴나졸린디온이미드 수지, 폴리아세트산 비닐 수지, 폴리비닐 알코올 수지, 폴리염화비닐 수지, 폴리아크릴산 에스테르 수지, 폴리아미드 수지, 폴리비닐부티랄 수지, 폴리에틸렌 수지, 폴리프로필렌 수지 및 폴리술폰산 수지로 이루어진 군으로부터 1종 이상 선택되는 수지를 함유하는 수지 조성물로 이루어진 것이 바람직하다.
이들 수지로 이루어진 접착층은 상온에서 감압 접착성(점착성)이어도 되고, 비감압 접착성이어도 된다. 또, 열가소성 또는 열경화성 중 어느 것이어도 된다. 기판에 첩착(貼着)하는 측의 접착층 A(101)(단층)의 두께는 10∼200 ㎛가 바람직하고, 접착층 B(102)(단층)의 두께는 5∼200 ㎛가 바람직하다.
접착층 A(101)와 접착층 B(102)는 동일한 수지 조성물을 이용해도 되고, 다른 수지 조성물을 이용해도 된다.
(메타)아크릴 수지 조성물은 감압성 접착제로도, 비감압성 접착제로도 될 수 있다. 감압성 접착제의 (메타)아크릴 수지 조성물로는 각종 (메타)아크릴산 에스테르 모노머와 필요에 따라 배합되는 공중합성 모노머의 공중합에 의해 얻어지는 코폴리머를 주원료로 하고, 적절한 가교제 그 외의 첨가제가 배합된 것이 바람직하게 이용된다. 여기서, (메타)아크릴산이란 아크릴산 또는 메타크릴산을 말한다.
(메타)아크릴산 에스테르 모노머로는, 예를 들면, 아크릴산 메틸, 아크릴산 에틸, 아크릴산 부틸, 아크릴산 2-에틸 헥실, 아크릴산 옥틸, 아크릴산 시클로헥실, 아크릴산 벤질 등의 아크릴산 알킬 에스테르나, 메타크릴산 부틸, 메타크릴산 2-에틸 헥실, 메타크릴산 시클로헥실, 메타크릴산 벤질 등의 메타크릴산 알킬 에스테르가 이용된다.
공중합성의 모노머로는, 예를 들면, 관능기를 갖지 않는 모노머로서 아세트산 비닐, 프로피온산 비닐, 비닐 에테르, 스티렌, 아크릴로니트릴이 바람직하게 이용된다.
또, 관능기를 갖는 공중합성의 모노머로는, 예를 들면, 아크릴산, 메타크릴산, 크로톤산, 말레산, 푸말산, 이타콘산 등의 카르복시기 함유 모노머, 2-히드록시에틸 (메타)아크릴레이트, 2-히드록시프로필 (메타)아크릴레이트, 2-히드록시부틸 (메타)아크릴레이트, N-메틸올 아크릴아미드, 알릴 알코올 등의 히드록시기 함유 모노머, 디메틸아미노프로필 (메타)아크릴레이트 등의 3급 아미노기 함유 모노머, 아크릴아미드, N-메틸 (메타)아크릴아미드, N-메톡시메틸 (메타)아크릴아미드, N-옥틸 아크릴아미드 등의 N-치환 아미드기 함유 모노머, 글리시딜 메타크릴레이트 등의 에폭시기 함유 모노머가 바람직하게 이용된다.
(메타)아크릴 수지 조성물에 이용되는 가교제로는 이소시아네이트계, 에폭시계, 금속 킬레이트 화합물계, 아민 화합물계, 히드라진 화합물계, 알데히드 화합물계, 금속 알콕시드계, 금속염계 등을 들 수 있고, 이 중에서도 이소시아네이트계, 에폭시계가 바람직하다.
실리콘 수지 조성물도, 감압성 접착제로도 비감압성 접착제로도 될 수 있다. 감압성 접착제가 되는 실리콘 수지 조성물은 통상 실리콘 레진 성분과 실리콘 검 성분의 혼합물로 이루어진 접착 주제와 가교제나 촉매 등의 첨가제에 의해 구성된다. 실리콘 수지 조성물은 그 가교계에 따라 부가 반응형, 축합 반응형, 과산화물 가교형 등이 존재하며, 생산성 등의 면에서 부가 반응형 실리콘 접착제가 바람직하다. 부가 반응형 실리콘 수지 조성물은 실리콘 검 성분에 비닐기를 포함하며, 히드로실릴기(SiH기)를 가교 부위로 한 실리콘 검 성분 또는 실리콘 레진 성분으로 가교한 것이 된다. 또, 필요에 따라 부가 반응형 실리콘 수지 조성물에는 반응 촉진을 위해 백금 촉매 등의 촉매가 배합된다.
폴리이미드 수지는 통상 비감압 접착성이고, 또 열가소성이기 때문에 기판과 밀착시켜 가열함으로써 접착시킬 수 있다. 폴리이미드 수지로는 가열 접착성이 양호한 지방족 폴리이미드 수지가 바람직하다.
에폭시 수지는 단독으로는 비감압 접착성이고, 또 옥시란환(環)의 반응성에 의해 열경화성이다. 에폭시 수지로는 비스페놀 A형 에폭시 수지, o-크레졸 노볼락형 에폭시 수지 등이 바람직하고, 통상 디시안디아미드 등의 경화제 및 2-페닐-4,5-히드록시메틸 이미다졸 등의 경화촉진제를 첨가하여 열경화성 수지 조성물로 이용된다.
또, 본 발명에 이용하는 접착층 A(101) 및/또는 접착층 B(102)로서 열경화형 감압성 접착제를 사용할 수 있다. 열경화형 감압성 접착제는 통상 감압성 접착제와 열경화성 접착제를 배합함으로써 얻을 수 있다. 예를 들면, 전술한 (메타)아크릴 수지 조성물과 에폭시 수지의 배합물이 바람직하다.
본 발명의 스페이서 시트(100)에 이용되는 시트재의 기재층(103)은 치수 안정성, 취급 적성 및 가공 적성을 갖고, 두께를 유지하는 기능을 완수하는 층이면 되고, 기계적 강도가 높은 것이 바람직하다. 기재층(103)의 융점, 또는 융점을 갖지 않는 기재층(103)의 열분해 온도는 150℃ 이상이 바람직하고, 200℃ 이상이 더욱 바람직하다. 기재층(103)에는 폴리이미드 수지, 특히 방향족 폴리이미드 수지, 폴리에틸렌 테레프탈레이트 수지, 폴리에틸렌 나프탈레이트 수지, 폴리메틸펜텐 수지, 불소 수지, 액정 폴리머, 폴리에테르 이미드 수지, 아라미드 수지, 폴리에테르 케톤 수지, 폴리페닐렌 설파이드 수지 등의 높은 치수 안정성·내열성 필름이 바람직하게 이용된다. 기재층(103)의 기계적 강도로는 실온에서의 영률로 100 MPa 이상이 바람직하다. 기재층(103)의 두께는 원하는 스페이서 시트(100)의 두께에 따라 적절히 선택된다.
본 발명의 스페이서 시트(100)에 바람직하게 이용되는 시트재의 박리 필름(105)은 스페이서 시트(100)의 접착층 A(101) 및/또는 접착층 B(102)의 표면에 박리 가능하게 적층되어, 접착층 A(101) 및/또는 접착층 B(102)의 표면을 이물의 부착, 찰상이나 변형으로부터 보호한다. 박리 필름(105)으로는 실리콘 수지나 알키드 수지 등의 박리제가 도포된 필름이 바람직하게 이용되고, 특히 폴리에틸렌 테레프탈레이트 필름이나 폴리에틸렌 나프탈레이트 필름의 박리 처리품이 바람직하다. 박리 필름(105)의 두께는 10∼200 ㎛가 바람직하다.
스페이서 시트(100)는 박리 필름을 배설함으로써 접착층 A(101) 및/또는 접착층 B(102)의 오염 등을 방지할 수 있어 취급하기 쉬워진다.
또, 접착층 A(101) 및/또는 접착층 B(102)를 제막할 때의 캐리어 필름을 그대로 적층하고, 이것을 박리 필름으로 유용해도 된다.
본 발명의 스페이서 시트(100)는 절연성이고, 부피 저항률이 1012 Ω·㎝ 이상인 것이 바람직하다. 이 스페이서 시트(100)에 이용되는 시트재의 접착층 및 기재층도 절연성이며, 각각 부피 저항률이 1012 Ω·㎝ 이상인 것이 바람직하다.
도 6은 본 발명의 스페이서 시트(100)의 관통공 천설 후의 평면 모식도이고, 도 7은 도 6에 나타내는 본 발명의 스페이서 시트(100)의 반도체 패키지의 주부에 대응하는 패턴의 뺌 가공(punching work) 후의 평면 모식도이다. 스페이서 시트(100)에 공극부(106)가 천설되어 있다.
도 7에서는, 관통공(103)은 3열로 배열하고 있지만, 1열, 2열 또는 4열 이상으로 배열해도 된다. 이 관통공을 천설한 스페이서 시트(100)에 추가로 반도체 패키지의 주부의 패턴의 뺌 가공을 실시하여 공극부(106)를 천설한다. 패턴의 뺌 가공은 상부 또는 하부 반도체 패키지의 주부(126 또는 136)의 형상에 맞추어 펀칭 가공 등으로 구멍뚫는 것이고, 외주 E㎜×F㎜ 및 내주(공극부(105)의 외주) G㎜×H㎜로서 통상 E 및 F는 5∼50 ㎜, G 및 H는 3∼48 ㎜이며, 대략 정방형이 많다.
다음에, 본 발명의 복합형 반도체 장치의 제1 제조 방법을 도 8을 참조하여 설명한다.
도 8은 본 발명의 제조 방법의 일례의 공정 모식도로서, 도 8-a는 상부 반도체 패키지의 기판의 접속 단자(141)와 상기 하부 반도체 패키지의 기판의 접속 단자(142)를 융착하는 공정의 이전 상태를 나타내고, 도 8-b는 그러한 접속 단자가 융착한 공정 종료 후의 상태를 나타낸다.
본 발명 제조 방법은 복수의 반도체 패키지가 적층되어 형성되는 복합형 반도체 장치의 제조 방법으로서, 반도체 패키지가 2층 적층되는 경우에 한정되지 않고, 3층 이상, 예를 들면 3∼5층 적층되어도 되지만, 이하 2층 적층되는 경우에 대해 각 공정을 설명한다.
(1) 우선, 하면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 상부 반도체 패키지(12)의 배선 접속용 기판(121)과 상기 기판의 상면 및/또는 하면에 배치되는 상부 반도체 패키지의 주부(126)를 갖는, 상대하여 상부를 구성하는 상부 반도체 패키지(12)를 준비한다.
(2) 또, 상면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 하부 반도체 패키지(13)의 배선 지속용 기판(131)과 상기 기판의 상면 및/또는 하면에 배치되는 하부 반도체 패키지의 주부(136)를 갖는, 상대하여 하부를 구성하는 하부 반도체 패키지(13)를 준비한다.
(3) 다음에, 상부 및 하부 반도체 패키지의 기판의 전극(122 및 132)에 스크린 인쇄법으로 플럭스 도포한 후 땜납 볼을 설치하고, IR 리플로우(센쥬우 금속공업(주)제, 최대 온도 260℃)에 투입해 전극(122) 상에 땜납 볼을 융착하여, 상기 기판(121 및 131) 사이를 도통시키기 위한 볼 형상의 접속 단자 1(범프)(41 및 142)을 각각 형성한다.
(4) 상기 (1)∼(3)의 공정과는 별도로, 상부 하부의 기판(121 및 131) 사이에 배치되는 상부 반도체 패키지의 주부(126) 및/또는 하부 반도체 패키지의 주부(136)에 대응하는 공극부(106)(도시하지 않음)와, 기판(121 및 131) 사이에 대면하여 배열하고 있는 전극(122 및 132) 끼리를 연통하는 상기 공극부의 주위에 배치된 관통공(104)을 갖는 스페이서 시트(100)를 관통공(104) 및 공극부(106)를 천설하여 준비한다. 도 8에 있어서는 도 3에 나타내는 1매로 사용되는 스페이서 시트(100)를 이용한다.
(5) 상기 (1)∼(4)에서 준비한 상부 반도체 패키지(12), 하부 반도체 패키지(13) 및 스페이서 시트(100)를 이용하여 각각의 대응하는 반도체 패키지의 주부(126 및/또는 136)와 공극부(106) 및 대응하는 전극(122 및 132)(또는 접속 단자(141 및 142))과 관통공(104)의 위치를 일치시켜 스페이서 시트(100)를 끼워 맞춘다. 이 때, 스페이서 시트(100)를 기판(121)의 하면쪽 또는 기판(131)의 상면쪽 중 어느 쪽에 접착하고, 나중에 다시 한편의 기판을 접착하여 끼워 맞춰진 상태로 한다. 스페이서 시트(100)와 최초로 접착하는 기판에는 접착 전에 접속 단자가 설치되어도 되고, 접착 후 다시 한편을 접착하기 전의 단계에서 접속 단자를 설치해도 된다. 또, 나중에 접착하는 기판에는 접착 전에 미리 접속 단자가 설치되어 있다.
(6) 다음에, 스페이서 시트(100)가 끼워 맞춰진 1조의 상부 반도체 패키지(12)와 하부 반도체 패키지(13)를 IR 리플로우(센쥬우 금속공업(주)제, 최대 온도 260℃)에 투입하고, 상부 반도체 패키지(12)의 기판(121)의 접속 단자(141)와 하부 반도체 패키지(13)의 기판(131)의 접속 단자(142)를 융착해 배선 접속부(15)를 형성하고, 또한 스페이서 시트(100)를 상부 반도체 패키지(12)의 기판(121)의 하면에 접착하는 동시에 하부 반도체 패키지(13)의 기판(131)의 상면에 접착한다.
이상, 본 발명의 복합형 반도체 장치의 제1 제조 방법은 상기 (1)∼(6)의 공정을 포함하는 것이다.
또, 본 발명의 복합형 반도체 장치의 제2 제조 방법을 도 9를 참조하여 설명한다. 도 9는 본 발명의 제조 방법의 공정 모식도로서, 도 9-a는 상부 반도체 패키지의 기판의 접속 단자와 상기 하부 반도체 패키지의 기판의 접속 단자를 융착하는 공정의 이전 상태를 나타내고, 도 9-b는 그러한 접속 단자가 융착한 공정 종료 후 상태를 나타낸다. 도 9에서의 스페이서 시트(100a 및 100b)는 도 5에 나타내는 층 구성이다.
본 발명의 제2 제조 방법도 복수의 반도체 패키지가 적층되어 형성되는 복합형 반도체 장치의 제조 방법으로서, 반도체 패키지가 2층 적층되는 경우에 한정되지 않고, 3층 이상, 예를 들면 3∼5층 적층되어도 되지만, 이하 2층 적층되는 경우에 대해 각 공정을 설명한다.
(1) 하면에 패키지 사이를 도통시키기 위한 전극(122)이 배열하고 있는 상부 반도체 패키지(12)의 배선 접속용 기판(121)과 상기 기판의 상면 및/또는 하면에 배치되는 상부 반도체 패키지의 주부(126)를 갖는, 상대하여 상부를 구성하는 상부 반도체 패키지(12)를 준비한다.
(2) 다음에, 상기 전극(122)에 스크린 인쇄법으로 플럭스 도포한 후, 땜납 볼을 설치하고, IR 리플로우(센쥬우 금속공업(주)제, 최대 온도 260℃)에 투입해 전극(122) 상에는 땜납 볼을 융착하여 볼 형상의 접속 단자(범프)(141)를 형성한다.
(3) (2)의 공정과 함께, 상부 하부의 기판(121 및 131) 사이에 배치되는 상부 반도체 패키지의 주부(126) 및/또는 하부 반도체 패키지의 주부(136)에 대응하는 공극부(106)와, 상기 기판(121 및 131) 사이에 대면하여 배열하고 있는 전극(122 및 132)끼리를 연통하는 상기 공극부(106)의 주위에 배치된 관통공(104)을 갖는 제1 스페이서 시트(100a)를 당해 반도체 패키지의 주부(126)와 공극부의 위치 및 대응하는 전극과 관통공의 위치를 일치시켜 제1 스페이서 시트(100a)를 상부 반도체 패키지(12)의 기판(121)의 하면에 접착한다.
(2)와 (3)의 공정은 접속 단자(141)를 형성한 후에 제1 스페이서 시트(100a)를 상부 반도체 패키지(12)의 기판(121)의 하면에 접착해도 되고, 제1 스페이서 시트(100a)를 상부 반도체 패키지(12)의 기판(121)의 하면에 접착한 후에 필요에 따라 전극(122) 및 관통공(104)에 플럭스 분무 도포한 후, 전극(122) 상에는 땜납 볼을 융착하여 볼 형상의 접속 단자(범프)(141)를 형성해도 된다. 따라서, (2) 공정 및 (3) 공정은 한 공정으로 봐도 된다.
(4) (1)∼(3) 공정과는 별도로, 상면에 패키지 사이를 도통시키기 위한 전극(132)이 배열하고 있는 하부 반도체 패키지(13)의 배선 접속용 기판(131)과 상기 기판의 상면 및/또는 하면에 배치되는 하부 반도체 패키지의 주부(136)를 갖는, 상대하여 하부를 구성하는 하부 반도체 패키지(13)를 준비한다.
(5) 다음에, 상기 전극(132)에 스크린 인쇄법으로 플럭스 도포한 후, 땜납 볼을 설치하고, IR 리플로우(센쥬우 금속공업(주)제, 최대 온도 260℃)에 투입해 전극(132) 상에는 땜납 볼을 융착하여 볼 형상의 접속 단자(범프)(142)를 형성한다.
(6) (5)의 공정과 함께, 상부 하부의 기판(121 및 131) 사이에 배치되는 상부 반도체 패키지의 주부(126) 및/또는 하부 반도체 패키지의 주부(136)에 대응하는 공극부(106)와, 상기 기판(121 및 131) 사이에 대면하여 배열하고 있는 전극(122 및 132)끼리를 연통하는 상기 공극부(106)의 주위에 배치된 관통공(104)을 갖는 제2 스페이서 시트(100b)를 당해 반도체 패키지의 주부(136)와 공극부의 위치 및 대응하는 전극과 관통공의 위치를 일치시켜 제2 스페이서 시트(100b)를 상부 반도체 패키지(13)의 기판(131)의 상면에 접착한다.
(5)와 (6)의 공정도 (2) 공정 및 (3) 공정과 마찬가지로, 접속 단자(142)를 형성한 후에 제2 스페이서 시트(100b)를 하부 반도체 패키지(13)의 기판(131)의 상면에 접착해도 되고, 제2 스페이서 시트(100b)를 하부 반도체 패키지(13)의 기판(131)의 상면에 접착한 후에 필요에 따라 전극(132) 및 관통공(104)에 플럭스 분무 도포한 후, 전극(132) 상에는 땜납 볼을 융착하여 볼 형상의 접속 단자(범프)(142)를 형성해도 된다. 따라서, (5) 공정 및 (6) 공정도 한 공정으로 봐도 된다.
(7) 다음에, 제1 스페이서 시트(100a)를 장착한 상부 반도체 패키지(12)와 제2 스페이서 시트(100b)를 장착한 하부 반도체 패키지(13)를, 제1 스페이서 시트(100a)와 제2 스페이서 시트(100b)를 대응하는 관통공(104)의 위치를 일치시키고 대면시켜 IR 리플로우(센쥬우 금속공업(주)제, 최대 온도 260℃)에 투입하여, 상부 반도체 패키지(12)의 기판(121)의 접속 단자(141)와 하부 반도체 패키지(13)의 기판(131)의 접속 단자(142)를 융착해 배선 접속부(15)를 형성하고, 또한 대응하는 관통공의 위치를 일치시켜 대면시킨 제1 스페이서 시트(100a)와 제2 스페이서 시트(100b)를 서로를 접착시킨다.
이상, 본 발명의 복합형 반도체 장치의 제2 제조 방법은 상기의 (1)∼(7)의 공정을 포함하는 것이다.
본 발명의 제조 방법에 있어서는 도 8-a 및 도 9-a와 같이 접속 단자(141)와 접속 단자(142)의 크기는 동일해도 되고 달라도 된다.
또, 도 9-a에 있어서, 스페이서 시트(100a와 100b)는 동일한 층 구성, 동일한 재료라도 되고 달라도 된다. 접착층 Aa(101a), 접착층 Ab(101b), 접착층 Ba(102a) 및 접착층 Bb(102b)도 동일한 재료, 동일한 두께라도 되고 달라도 된다. 기재층(103a 및 103b)도 마찬가지다.
본 발명에 관한 접속 단자(141 및 142)에 이용하는 재료로는 땜납 볼이 바람직하다. 땜납 볼은 각종 땜납 조성으로부터 선택할 수 있다. 예를 들면, 주석-납 공정(共晶) 땜납, 무연 땜납인 주석-은 공정 땜납 또는 주석-은-구리 공정 땜납 등으로부터 폭넓게 선택할 수 있다. 땜납 볼의 형상은 통상 구 형상이다. 또, 땜납 볼의 평균 입경은 50∼500 ㎛가 바람직하고, 특히 100∼400 ㎛가 바람직하다.
이상과 같이, 본 발명의 바람직한 실시 태양에 대해 설명해 왔지만, 본 발명은 상기한 설명으로 한정되지 않고 여러 가지 태양을 취할 수 있다.
예를 들면, 도 8-a 및 도 9-a 접속 단자는 상부 반도체 패키지(12)의 기판(121)의 하면에 설치된 접속 단자(141)와 하부 반도체 패키지(13)의 기판(131)의 상면에 설치된 접속 단자(142)의 2개로 1조가 되는 구성을 나타내었다. 이것에 대해, 도 10-a와 같이, 스페이서 시트가 두꺼운 경우 3개 이상의 복수개를 1조로 해도 된다. 구체적으로는, 도 10-a에 나타내는 바와 같이, 스페이서 시트(100b)의 관통공(104)에 끼워 넣어진 접속 단자(142) 위에 다른 접속 단자(땜납 볼(150))를 겹쳐 쌓고, IR 리플로우를 수행하여 일체로 하고 나서, 또는 직접 겹쳐 쌓은 다른 접속 단자(땜납 볼(150)) 위에 상부 반도체 패키지(12)의 스페이서 시트(100a)를 스페이서 시트(100b)에 접착하고, 접속 단자(141)와 상기의 다른 접속 단자(땜납 볼(150))를 접촉시켜 IR 리플로우 함으로써 복수의 접속 단자를 일체로 성형할 수 있다. 이와 같이 하면, 접속 단자로 직경이 큰 땜납 볼을 사용하지 않아도 되기 때문에, 구성하는 땜납 볼의 직경이 기판 사이의 거리나 접속 단자부 사이의 피치의 마진을 작게 하는 일이 없다.
또, 상기 설명 및 도면에 있어서, 반도체 패키지의 주부를 반도체 칩을 포함한 반도체 패키지의 몰드부인 것으로 설명해 왔지만, 도 11에 나타내는 바와 같이, 기판에 플립 칩 본드되어 형성되는 칩 자신(플립 칩(21))이 반도체 패키지의 주부라도 된다.
또한, 상부 반도체 패키지(12), 하부 반도체 패키지(13)도 기판의 상면쪽에 주부가 설치된 구성이지만, 도 12∼14에 나타내는 바와 같이, 반대로 기판의 하면에 주부가 설치된 POP 구조라도 되고, 기판의 양면에 주부가 설치된 POP 구조라도 된다.
도 12는 상부 반도체 패키지(12)의 주부(126a 및 126b)가 상하 양면에 배치되고 하부 반도체 패키지(13)의 주부가 상면에 배치되었을 경우를 나타낸다. 도 13은 상부 반도체 패키지(12)의 주부가 하면에 배치되고 하부 반도체 패키지(13)의 주부가 상면에 배치되어, 반도체 패키지끼리가 대면하는 경우를 나타낸다. 또한, 도 14는 상부 반도체 패키지(12) 및 하부 반도체 패키지(13)의 쌍방의 주부가 하면에 배치되었을 경우를 나타낸다. 상기 도 12∼14에 나타내는 POP 구조의 경우에 있어서도 기판 사이에 스페이서 시트(100)가 이용된다. 이와 같은 POP 구조라도, 스페이서 시트(100)는 도 11∼도 14와 같이 2매 1조라도 되고, 도 8과 같이 1매로 설치되어도 된다.
도 1은 종래의 복합형 반도체 장치의 일례의 단면 모식도이다.
도 2는 본 발명의 복합형 반도체 장치의 일례의 단면 모식도이다.
도 3은 본 발명의 스페이서 시트의 일례의 단면 모식도이다.
도 4는 본 발명의 스페이서 시트의 다른 일례의 단면 모식도이다.
도 5는 본 발명의 스페이서 시트의 다른 일례의 단면 모식도이다.
도 6은 본 발명의 스페이서 시트의 관통공 천설 후의 평면 모식도이다.
도 7은 본 발명의 스페이서 시트의 패턴의 뺌 가공 후의 평면 모식도이다.
도 8은 본 발명의 제조 방법의 일례의 공정 모식도이다.
도 9는 본 발명의 다른 제조 방법의 일례의 공정 모식도이다.
도 10은 본 발명의 다른 제조 방법의 일례의 공정 모식도이다.
도 11은 본 발명의 복합형 반도체 장치의 다른 일례의 단면 모식도이다.
도 12는 본 발명의 복합형 반도체 장치의 다른 일례의 단면 모식도이다.
도 13은 본 발명의 복합형 반도체 장치의 다른 일례의 단면 모식도이다.
도 14는 본 발명의 복합형 반도체 장치의 다른 일례의 단면 모식도이다.
부호의 설명
1 종래의 POP형의 복합형 반도체 장치
10 본 발명의 POP형의 복합형 반도체 장치
11 실장 밀도가 낮은 하부 반도체 패키지
12 상부 반도체 패키지
13 실장 밀도가 높은 하부 반도체 패키지
14 배선 접속부(종래)
15 배선 접속부(본 발명)
100,100a,100b 스페이서 시트
101 접착층 A
101a 접착층 Aa
101b 접착층 Ab
102 접착층 B
102a 접착층 Ba
102b 접착층 Bb
103,103a,103b 기재층
104 관통공
105 박리 필름
106 공극부
111,121,131 기판
116,126,136 반도체 패키지의 주부
122,132 전극
123 반도체 칩 aa
124 반도체 칩 ab
125,135 본드·와이어
133 반도체 칩 ba
134 반도체 칩 bb
140,141,142 접속 단자
150 땜납 볼
다음에, 본 발명을 실시예에 의해 더욱 상세히 설명하지만, 본 발명은 이러한 예에 의해 전혀 한정되는 것은 아니다.
또한, 전기적 접속 가부(可否) 및 상하 기판 간격은 하기 방법에 따라 측정하였다.
<전기적 접속 가부>
디지털 멀티 미터(히오키 전기(주)사제, 3801 디지털 하이테스터)에서 상하 기판의 프로브 사이의 도통 확인을 수행하였다.
<상하 기판 간격>
복합형 반도체 장치의 단면 연마에 의해 접속 단자부의 단면을 내고, 그 후 디지털 현미경을 이용해 상하 기판 사이의 거리를 측정하였다.
또한, 실시예 1∼4 및 비교예 1∼3에서의 접착층, 기재층, 박리 필름에 사용한 재료는 이하와 같다.
1. 접착층
(1) 접착층 α: 아크릴계 감압성 접착제
아크릴계 접착 주제(토요 잉크 제조(주)사제, 오리바인 BPS5375) 100 중량부에 대해 유기 다가 이소시아네이트계 가교제(일본 폴리우레탄 공업(주)사제: 콜로네이트 L) 2 중량부를 배합한 배합물을 이용하였다. 부피 저항률은 2×1014 Ω·㎝ 였다.
(2) 접착층 β: 실리콘계 감압성 접착제
부가 반응형 실리콘 접착 주제(토오레·다우·코닝(주)사제, SD4580) 100 중량부에 대해 백금 촉매(토오레·다우·코닝(주)사제, RX212) 1 중량부를 배합한 배 합물을 이용하였다. 부피 저항률은 8×1015 Ω·㎝ 였다.
(3) 접착층 γ: 열가소성 접착제
가열 접착성의 폴리이미드계 수지(우베 흥산(주)사제, UL27)를 이용하였다. 부피 저항률은 1×1015 Ω·㎝ 였다.
(4) 접착층 δ: 열경화성 접착제
아크릴 공중합체/액상 에폭시 수지 A/고형 에폭시 수지 B/고형 에폭시 수지 C/경화제/경화촉진제/실란 커플링제/폴리이소시아네이트=20/30/40/10/1/1/0.6/0.5 (단위: 중량부)의 배합물을 이용하였다. 부피 저항률은 7×1013 Ω·㎝ 였다.
여기서, 접착층 δ의 배합물에 이용한 각 재료는 이하와 같다.
* 아크릴 공중합체: 일본 합성화학공업(주)사제, 코포닐 N-2359-6
* 액상 에폭시 수지 A: 아크릴 고무 미립자 분산 비스페놀 A형 액상 에폭시 수지((주) 일본 촉매사제, 에포세트 BPA328, 에폭시 당량 230)
* 고형 에폭시 수지 B: 비스페놀 A형 고형 에폭시 수지(재팬 에폭시 레진(주)사제, 에피코트 1055, 에폭시 당량 875∼975)
* 고형 에폭시 수지 C: o-크레졸 노볼락형 에폭시 수지(일본 화약(주)사제, EOCN-104S, 에폭시 당량 213∼223)
* 경화제: 디시안디아미드(아사히 전화공업(주) 제, 아데카하드너 3636AS)
* 경화촉진제: 2-페닐-4,5-히드록시메틸 이미다졸(시코쿠 화성공업(주)사제, 큐어졸 2PHZ)
* 실란 커플링제: 미츠비시 화학(주)사제, MKC 실리케이트 MSEP2
* 폴리이소시아네이트: 토요 잉크 제조(주)제, 오리바인 BHS8515
2. 기재층
기재층으로 이하의 재료를 이용하였다.
(1) 기재층 α: 폴리이미드 필름(우베 흥산(주)사제, 유피렉스 S-75), 두께 75 ㎛, 영률: 9,000 MPa, 부피 저항률: 1×1017 Ω·㎝
(2) 기재층 β: 폴리이미드 필름(우베 흥산(주)사제, 유피렉스 S-125), 두께 125 ㎛, 영률: 9,000 MPa, 부피 저항률: 1×1017 Ω·㎝
3. 박리 필름
박리 필름으로 이하의 재료를 이용하였다.
(1) 박리 필름 α: 린텍(주)사제, SP-PET3811, 두께 38 ㎛
(2) 박리 필름 β: 후지모리 공업(주)사제, 필름바이나 38E-0010YC, 두께 38 ㎛
(3) 박리 필름 γ: 린텍(주)사제, SP-PET38AL-5, 두께 38 ㎛
4. 땜납 볼
접속 단자용의 땜납 볼로 이하의 재료를 이용하였다.
무연 땜납(주석-은-구리): 센쥬우 금속공업(주)제, 에코 땜납 볼 M705, 직경 260 ㎛, 280 ㎛, 300 ㎛
5. 하부 BGA 반도체 패키지
하부 BGA 반도체 패키지로 이하의 패키지를 이용하였다.
크기: 14×14 ㎜, 랜드 수: 152, 랜드 피치: 0.65 ㎜, 랜드 지름: 300 ㎛, 랜드 단으로부터 패키지 단까지의 길이: 350 ㎛, 서브스트레이트 두께: 310 ㎛, 몰드 높이: 약 450 ㎛
6. 상부 BGA 반도체 패키지
상부 BGA 반도체 패키지로 이하의 패키지를 이용하였다.
크기: 14×14 ㎜, 랜드 수: 152, 랜드 피치: 0.65 ㎜, 랜드 지름: 300 ㎛, 랜드 단으로부터 패키지 단까지의 길이: 350 ㎛, 서브스트레이트 두께: 310 ㎛, 몰드 높이: 약 450 ㎛.
실시예 1
a) 기재층 β의 한면에 접착층 γ을 건조 후의 두께가 30 ㎛가 되도록 도포하고 130℃, 3분간 건조하였다. 그 후, 접착층 γ의 노출면에 박리 필름 γ를 첩합하여 기재층 β/접착층 γ/박리 필름 γ가 적층된 시트를 작성하였다.
다음에, 박리 필름 α의 박리 처리면에 접착층 α를 건조 후의 두께가 10 ㎛가 되도록 도포하고 90℃, 2분간 건조하였다. 건조 직후의 접착층 노출면에 상기 시트의 기재층면을 첩합하여, 층 구성: 박리 필름 γ(38 ㎛)/접착층 γ(30 ㎛)/기재층 β(125 ㎛)/접착층 α(10 ㎛)/박리 필름 α(38 ㎛)의 스페이서 시트용 시트재 [A]를 얻었다. 시트재 [A]는 도 5와 같이 박리 필름 α 및 γ를 제외한 3층 구조 이고, 박리 필름 α 및 γ를 제외한 두께는 165 ㎛이며, 부피 저항률은 1×1017 Ω·㎝ 였다.
b) 다음에, 시트재 [A]에 탄산가스 레이저 조사기(스미토모 기계공업(주)제, Lavia1000TW)를 이용하여 기판의 전극에 대응하는 배열로 접속 단자를 통하기 위한 관통공을 천설하였다. 또한, 이 관통공은 도 5에 나타내는 바와 같이 유발 형상{(관통공 최대지름 350 ㎛, 박리 필름 α측), (관통공 최소지름 300 ㎛, 박리 필름γ측)}의 형상이었다. 이 관통공의 천설에 의해 도 6에 나타내는 3열의 관통공 군을 갖는 시트를 얻을 수 있었다.
c) 그 후, 뺌 가공에 의해 외주와 공극부의 패턴(외주 14×14 ㎜, 공극부(내주) 11×11 ㎜)을 천설하여, 도 7에 나타내는 스페이서 시트 [A]를 2매 얻었다.
d) 별도로, 상부 및 하부 BGA 반도체 패키지 기판(이하, "상하의 기판"이라 하는 일이 있음)의 상면에 형성된 전극에 스크린 인쇄법으로 플럭스 도포한 후, 무연 땜납(직경 260 ㎛)을 설치하고, IR 리플로우(센쥬우 금속공업(주)제, 최대 온도 260℃)에 투입하여 상하 기판의 전극상에 접속 단자(범프)를 형성하였다.
e) 스페이서 시트 [A]의 박리 필름 γ를 박리하여 접착층 γ면을 상부 반도체 패키지의 기판에 대면시키고, 상기 스페이서 시트 [A]를 그 관통공에 상기 기판의 접속 단자를 끼워 넣어 첩착하였다(대성 라미네이터(주)사제, 패스트 라미네이터 UA-400Ⅲ, 조건: 압력 0.3 MPa, 스피드: 0.1 m/분, 온도 130℃)
마찬가지로 하여, 다시 1매의 스페이서 시트 [A]를 그 관통공에 하부 반도체 패키지의 기판의 접속 단자를 끼워 넣어 첩착하였다.
f) d)에서 형성된 접속 단자에 스크린 인쇄법으로 플럭스 도포하였다.
g) e)에서 상하의 기판에 첩착한 스페이서 시트의 박리 필름 α를 박리하여, 상부 BGA 반도체 패키지의 기판의 접속 단자와 하부 BGA 반도체 패키지의 기판의 접속 단자를 위치 맞춤하여 접속 단자끼리를 접촉시키고, IR 리플로우(센쥬우 금속공업(주)제, 최대 온도 260℃)에 투입해 상하의 기판의 대향하는 접속 단자끼리를 융착함으로써 상부 BGA 반도체 패키지의 기판과 하부 BGA 반도체 패키지의 기판을 접속하였다. 이 때, 대향하는 접속 단자끼리가 융착하는 동시에 상하의 기판에 첩착된 상하의 스페이서 시트의 대면하는 접착층 α끼리도 서로 접착하였다. 얻어진 복합형 반도체 장치의 전기적 접속 가부 및 상하 기판 간격의 측정을 수행하였다. 결과를 표 1에 나타낸다.
실시예 2
a) 기재층 α의 한면에 접착층 β를 건조 후의 두께가 30 ㎛가 되도록 도포하고 130℃, 2분간 건조하였다. 그 후, 접착층 β의 노출면에 박리 필름 β를 첩합하여 기재층 α/접착층 β/박리 필름 β가 적층된 시트를 작성하였다.
다음에, 박리 필름 α의 박리 처리면에 접착층 δ를 건조 후의 두께가 60 ㎛가 되도록 도포하고 90℃, 2분간 건조하였다. 건조 직후의 접착층 노출면에 상기 시트의 기재층면을 첩합하여, 층 구성: 박리 필름 α(38 ㎛)/접착층 δ(60 ㎛)/기재층 α(75 ㎛)/접착층 β(30 ㎛)/박리 필름 β(38 ㎛)의 스페이서 시트용 시트재 [B]를 얻었다. 시트재 [B]는 도 5와 같이 박리 필름 α 및 β를 제외한 3층 구조이고, 박리 필름 α 및 β를 제외한 두께는 165 ㎛이며, 부피 저항률은 1×1017 Ω·㎝ 였다.
b) 다음에, 시트재 [B]에 탄산가스 레이저 조사기(스미토모 기계공업(주)제, Lavia1000TW)를 이용해 기판의 전극에 대응하는 배열로 접속 단자를 통하기 위한 관통공을 천설하였다. 또한, 이 관통공은 도 5에 나타내는 바와 같이 유발 형상{(관통공 최대지름 350 ㎛, 박리 필름 β 측), (관통공 최소지름 300 ㎛, 박리 필름 α 측)}의 형상이었다. 이 관통공의 천설에 의해 도 6에 나타내는 3열의 관통공 군을 갖는 시트를 얻을 수 있었다.
c) 그 후, 펀칭 가공에 의해 패턴의 뺌 가공(외주 14×14 ㎜, 내주 8×8㎜)을 수행해 공극부(106)를 천설하여 도 7에 나타내는 스페이서 시트 [B] 2매를 얻었다.
d) 상하의 기판의 전극과 기판측의 박리 필름 α를 박리한 후의 스페이서 시트 [B]의 대응하는 관통공을 위치 맞춤하여 각각 첩착하였다(대성 라미네이터(주)사제, 패스트 라미네이터 UA-400Ⅲ, 조건: 압력 0.3 MPa, 스피드: 0.1 m/분, 온도 23℃). 그 후, 열경화성인 접착층 δ를 경화시키기 위해 160℃, 1시간 건조기에 투입하였다.
e) 그 후, 상하의 기판에 첩착된 스페이서 시트의 각 관통공에 무연 땜납(직경 260 ㎛)을 한개씩 투입한 후 플럭스를 스페이서 시트 상면에 분무함으로써 땜납 볼 및 각 관통공 표면에 플럭스를 도포하였다.
f) 다음에, 상하의 기판을 각각 IR 리플로우(센쥬우 금속공업(주)제, 최대 온도 260℃)에 투입하여 상하의 기판의 전극에 접속 단자를 형성하였다.
g) f)에서 형성된 접속 단자에 스크린 인쇄법으로 플럭스 도포하였다.
h) 다음에, 상하의 기판에 첩착된 스페이서 시트의, 기판과는 반대쪽의 박리 필름 β를 박리한 후, 상부 BGA 반도체 패키지의 기판의 접속 단자와 하부 BGA 반도체 패키지의 기판의 접속 단자를 위치 맞춤해 접속 단자끼리를 접촉시키고, IR 리플로우(센쥬우 금속공업(주)제, 최대 온도 260℃)에 투입해 상부 BGA 반도체 패키지의 기판의 대향하는 접속 단자끼리를 융착함으로써 상부 BGA 반도체 패키지의 기판과 하부 BGA 반도체 패키지의 기판을 접속하였다. 이 때, 대향하는 접속 단자끼리가 융착하는 동시에, 상부 및 하부 BGA 반도체 패키지의 기판에 첩착된 상하 스페이서 시트의 대면하는 접착층 β끼리도 서로 접착하였다. 얻어진 복합형 반도체 장치의 전기적 접속 가부 및 상하 기판 간격의 측정을 수행하였다. 결과를 표 1에 나타낸다.
실시예 3
a) 박리 필름 α의 박리 처리면에 접착층 δ를 건조 후의 두께가 50 ㎛가 되도록 도포하고 90℃, 2분간 건조하였다. 이것에 의해 박리 필름 α 상에 접착층 δ가 적층된 시트를 작성하였다.
다음에, 다른 박리 필름 α의 한면에 접착층 δ를 건조 후의 두께가 50 ㎛가 되도록 도포해 90℃, 2분간 건조하고, 건조 직후의 접착층 노출면에 상기 시트의 접착층면을 첩합하여 박리 필름 α/접착층 δ(100 ㎛)/박리 필름 α가 적층된 시트를 작성하였다.
또한, 박리 필름 β의 박리 처리면에 접착층 β를 건조 후의 두께가 65 ㎛가 되도록 도포해 130℃, 3분간 건조하고, 건조 직후의 접착층 β 면에 상기에서 작성한 시트{박리 필름 α/접착층 δ(100 ㎛)/박리 필름 α}의 한쪽의 박리 필름 α를 벗기면서 접착층 β와 접착층 δ를 첩합하여 스페이서 시트용의 시트재 [C]를 얻었다. 시트재 [C]는 {박리 필름 α(38 ㎛)/접착층 δ(100 ㎛)/접착층 β(65 ㎛)/박리 필름 β(38 ㎛)}의 4층 구조(박리 필름 α 및 β를 제외한 2층 구조)이고, 두께는 박리 필름 α 및 β를 제외하고 165 ㎛ 이며, 부피 저항률은 8×1015 Ω·㎝ 였다.
그 이후의 공정은 실시예 2와 동일하게 하여 스페이서 시트 [C] 2매를 얻고, 또한 복합형 반도체 장치를 작성하였다. 얻어진 복합형 반도체 장치의 전기적 접속 가부 및 상하 기판 간격의 측정을 수행하였다. 결과를 표 1에 나타낸다.
실시예 4
a) 박리 필름 γ의 박리 처리면에 접착층 γ를 건조 후의 두께가 55 ㎛가 되도록 도포하고 130℃, 3분간 건조하였다. 이것에 의해 박리 필름 γ 상에 접착층 γ가 적층된 시트를 작성하였다.
다음에, 다른 박리 필름 γ의 한면에 접착층 γ를 건조 후의 두께가 55 ㎛가 되도록 도포해 130℃, 3분간 건조하고, 건조 직후의 접착층 노출면에 상기 시트의 접착층면을 첩합하여 박리 필름 γ/접착층 γ(110 ㎛)/박리 필름 γ가 적층된 시트를 작성하였다.
또한, 박리 필름 γ의 박리 처리면에 접착층 3을 건조 후의 두께가 55 ㎛가 되도록 도포해 130℃, 3분간 건조하였다. 다음에, 건조 직후의 접착층 γ 면에 상기에서 작성한 시트{박리 필름 γ/접착층 γ(110 ㎛)/박리 필름 γ}의 한쪽의 박리 필름 γ을 벗기면서 접착층 γ 끼리를 첩합하여 스페이서 시트용의 시트재 [D]를 얻었다. 시트재 [D]는 도 3과 같이 {박리 필름 γ(38 ㎛)/접착층 γ(165 ㎛)/박리 필름 γ(38 ㎛)}의 3층 구조(박리 필름 γ을 제외한 단층 구조)이고, 두께는 박리 필름 γ을 제외하고 165 ㎛ 이며, 부피 저항률은, 1×1015 Ω·㎝ 였다.
그 이후의 공정은 관통공 가공을 드릴 방식으로 수행한 것 이외에는 실시예 1과 동일하게 하여 스페이서 시트 [C] 2매를 얻고, 또한 복합형 반도체 장치를 작성하였다. 얻어진 복합형 반도체 장치의 전기적 접속 가부 및 상하 기판 간격의 측정을 수행하였다. 결과를 표 1에 나타낸다.
비교예 1
스페이서 시트를 이용하지 않고 실시예 1과 동일한 공정을 수행하였다. 따라서, 실시예 1의 a), b), c), e), f)의 공정은 제외하고 실시하였다. 얻어진 복 합형 반도체 장치의 전기적 접속 가부 및 상하 기판 간격의 측정을 수행하였다. 결과를 표 1에 나타낸다.
비교예 2
땜납 볼을 직경 280 ㎛의 것으로 대신한 것 이외에는 비교예 1과 동일한 공정을 수행하였다. 얻어진 복합형 반도체 장치의 전기적 접속 가부 및 상하 기판 간격의 측정을 수행하였다. 결과를 표 1에 나타낸다.
비교예 3
땜납 볼을 직경 300 ㎛의 것으로 대신한 것 이외에는 비교예 1과 동일한 공정을 수행하였다. 얻어진 복합형 반도체 장치의 전기적 접속 가부 및 상하 기판 간격의 측정을 수행하였다. 결과를 표 1에 나타낸다.
전기적 접속 가부 상하 기판 간격(㎛)
실시예 1 가 330
실시예 2 가 328
실시예 3 가 328
실시예 4 가 330
비교예 1 불가 (높이가 충분하지 않음) 300 (상부·하부 반도체 패키지가 접촉하였음)
비교예 2 불가 (높이가 충분하지 않음) 300 (상부·하부 반도체 패키지가 접촉하였음)
비교예 3 불가 (인접 단자와 단락하였음) 335
표 1에 나타내는 바와 같이, 실시예 1∼4에서는 모두 상하의 기판 사이의 접속이 가능하였던 동시에, 단락 등의 문제가 없이 전기적 접속이 확인되었다.
또한, 패키지 주부에 접촉할 수 없는 기판간 거리가 확보되어 있었다.
비교예 1 및 2에 있어서는 접속 단자 높이가 부족하여, 상하 기판 위에 실장된 반도체 패키지끼리의 접촉이 발생하는 데다가, 기판간 거리의 부족으로 인해 기판 주변부가 휘어졌다. 또, 비교예 3에 있어서는 반도체 패키지끼리의 접촉은 발생하지 않았지만, 접속 단자 지름의 증대에 의해 인접하는 접속 단자끼리의 단락이 발생하였다.
본 발명의 스페이서 시트 및 그것을 이용한 복합형 반도체 장치의 제조 방법은 POP형 반도체 패키지의 안정한 전기적 접속을 가능하게 하여 각종 복합형 반도체 장치의 제조에 바람직하게 이용된다. 또, 이것에 의해 얻어진 복합형 반도체 장치는 실장 밀도가 높아 각종 컴퓨터, 휴대 전화, 각종 모바일 디바이스 등의 부품으로 바람직하게 이용된다.

Claims (9)

  1. 복수의 반도체 패키지가 적층하여 형성되는 복합형 반도체 장치로서,
    하면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 상부 반도체 패키지의 배선 접속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 상부 반도체 패키지의 주부를 갖는, 상대하여 상부를 구성하는 상부 반도체 패키지와,
    상면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 하부 반도체 패키지의 배선 접속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 하부 반도체 패키지의 주부를 갖는, 상대하여 하부를 구성하는 하부 반도체 패키지와,
    인접하는 상부 하부의 상기 기판 사이에 배치되는 상기 상부 반도체 패키지의 주부 및/또는 상기 하부 반도체 패키지의 주부에 대응하는 공극부와, 상기 기판 사이에 대면하여 배열하고 있는 전극끼리를 연통하는 상기 공극부의 주위에 배치된 관통공을 갖고, 상기 기판 사이에 접착해 끼워 맞춰져 있는 스페이서 시트와,
    상기 스페이서 시트의 상기 관통공의 내부에 설치되는 상기 기판 사이를 도통시키기 위한 접속 단자와,
    최하부에 위치하는 반도체 패키지의 배선 접속용 기판의 하면에 형성된 외부 접속용 접속 단자를 갖는 것을 특징으로 하는 복합형 반도체 장치.
  2. 복수의 반도체 패키지가 적층하여 형성되는 복합형 반도체 장치에 이용되는, 상대하여 복합형 반도체 장치의 상부를 구성하는 반도체 패키지로서,
    하면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 배선 접속용 기판과,
    상기 기판의 상면 및/또는 하면에 배치되는 상기 반도체 패키지의 주부와,
    상기 기판의 하면에 접착되어 당해 반도체 패키지의 주부 및/또는 당해 반도체 패키지의 아래쪽에 인접하여 배치되는 반도체 패키지의 주부에 대응하는 공극부와, 상기 공극부의 주위에 있고 상기 전극에 대응하는 위치에 형성된 관통공을 갖는 스페이서 시트와,
    상기 스페이서 시트의 관통공의 내부에 설치된 접속 단자를 갖는 것을 특징으로 하는 반도체 패키지.
  3. 복수의 반도체 패키지가 적층하여 형성되는 복합형 반도체 장치에 이용되는, 상대하여 복합형 반도체 장치의 하부를 구성하는 반도체 패키지로서,
    상면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 배선 접속용 기판과,
    상기 기판의 상면 및/또는 하면에 배치되는 상기 반도체 패키지의 주부와,
    상기 기판의 상면에 접착되어 상기 반도체 패키지의 주부 및/또는 상기 반도체 패키지의 위쪽에 인접하여 배치되는 반도체 패키지의 주부에 대응하는 공극부와, 상기 공극부의 주위에 있고 상기 전극에 대응하는 위치에 형성된 관통공을 갖는 스페이서 시트와,
    상기 스페이서 시트의 관통공의 내부에 설치된 접속 단자를 갖는 것을 특징 으로 하는 반도체 패키지.
  4. 복수의 반도체 패키지가 적층하여 형성되는 복합형 반도체 장치의 상부 반도체 패키지의 배선 접속용 기판과 하부 반도체 패키지의 배선 접속용 기판 사이에 끼워 맞춰 사용되는 복합형 반도체 장치용 스페이서 시트로서,
    상부 반도체 패키지의 배선 접속용 기판 및 하부 반도체 패키지의 배선 접속용 기판에 접착 가능하고,
    상부 반도체 패키지의 배선 접속용 기판 및 하부 반도체 패키지의 배선 접속용 기판의 서로 대향하는 면에 배열하는 전극끼리를 연통하는 관통공을 갖고,
    상부 반도체 패키지의 배선 접속용 기판의 하면에 배치되는 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 배선 접속용 기판의 상면에 배치되는 하부 반도체 패키지의 주부에 대응하는 공극부를 갖는 것을 특징으로 하는 복합형 반도체 장치용 스페이서 시트.
  5. 복수의 반도체 패키지가 적층하여 형성되는 복합형 반도체 장치의 상부를 구성하는 반도체 패키지의 배선 접속용 기판에 대해 접착 가능한 제1 스페이서 시트와, 상기 복합형 반도체 장치의 하부를 구성하는 반도체 패키지의 배선 접속용 기판에 대해 접착 가능한 제2 스페이서 시트로 이루어진 1조의 복합형 반도체 장치용 스페이서 시트로서,
    상기 제1 스페이서 시트가 상기 상부 반도체 패키지의 배선 접속용 기판의 전극에 대응하는 배열의 관통공과 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 주부에 대응하는 공극부를 갖고,
    제2 스페이서 시트가 상기 하부 반도체 패키지의 배선 접속용 기판의 전극에 대응하는 배열의 관통공과 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 주부에 대응하는 공극부를 갖고,
    상기 제1 스페이서 시트의 모든 관통공과 공극부와, 상기 제2 스페이서 시트의 모든 관통공과 공극부가 면대칭을 이루고,
    상기 제1 스페이서 시트와 상기 제2 스페이서 시트의 대향하는 면이 접착 가능하게 형성되어 있는 것을 특징으로 하는 1조의 복합형 반도체 장치용 스페이서 시트.
  6. 청구항 5에 있어서,
    제1 및/또는 제2 스페이서 시트의 관통공이 유발 형상이고, 적층함으로써 중간 굵기 형상으로 되는 것이 가능한 1조의 복합형 반도체 장치용 스페이서 시트.
  7. 청구항 4 내지 청구항 6 중 어느 한 항에 기재된 복합형 반도체 장치용 스페이서 시트에 이용되는 시트재.
  8. 복수의 반도체 패키지가 적층되어 형성되는 복합형 반도체 장치의 제조 방법으로서,
    하면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 상부 반도체 패키지의 배선 접속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 상부 반도체 패키지의 주부를 갖는, 상대하여 상부를 구성하는 상부 반도체 패키지를 준비하는 공정,
    상면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 하부 반도체 패키지의 배선 지속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 하부 반도체 패키지의 주부를 갖는, 상대하여 하부를 구성하는 하부 반도체 패키지를 준비하는 공정,
    상기 기판 사이를 도통시키기 위한 접속 단자를 상부 및 하부 반도체 패키지의 기판의 전극에 각각 형성하는 공정,
    상부 하부의 기판 사이에 배치되는 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 주부에 대응하는 공극부와 상기 기판 사이에 대면하여 배열하고 있는 전극끼리를 연통하는 상기 공극부의 주위에 배치된 관통공을 갖는 스페이서 시트를 준비하는 공정,
    각각의 대응하는 반도체 패키지의 주부와 공극부 및 대응하는 전극과 관통공의 위치를 일치시켜 상기 스페이서 시트를 상부 반도체 패키지의 기판의 하면에 접착하는 동시에 하부 반도체 패키지의 기판의 상면에 접착하는 공정을 포함하는 것을 특징으로 하는 복합형 반도체 장치의 제조 방법.
  9. 복수의 반도체 패키지가 적층되어 형성되는 복합형 반도체 장치의 제조 방법 으로서,
    하면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 상부 반도체 패키지의 배선 접속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 상부 반도체 패키지의 주부를 갖는, 상대하여 상부를 구성하는 상부 반도체 패키지를 준비하고,
    상기 전극에 대해 접속 단자를 형성하는 동시에,
    상부 하부의 기판 사이에 배치되는 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 주부에 대응하는 공극부와 상기 기판 사이에 대면하여 배열하고 있는 전극끼리를 연통하는 상기 공극부의 주위에 배치된 관통공을 갖는 제1 스페이서 시트를 당해 반도체 패키지의 주부와 공극부 및 대응하는 전극과 관통공의 위치를 일치시켜 상기 제1 스페이서 시트를 상부 반도체 패키지의 기판의 하면에 접착하는 공정, 및
    상면에 패키지 사이를 도통시키기 위한 전극이 배열하고 있는 하부 반도체 패키지의 배선 접속용 기판과 상기 기판의 상면 및/또는 하면에 배치되는 하부 반도체 패키지의 주부를 갖는, 상대하여 하부를 구성하는 하부 반도체 패키지를 준비하고,
    상기 전극에 대해 접속 단자를 형성하는 동시에,
    상부 하부의 기판 사이에 배치되는 상부 반도체 패키지의 주부 및/또는 하부 반도체 패키지의 주부에 대응하는 공극부와 상기 기판 사이에 대면하여 배열하고 있는 전극끼리를 연통하는 상기 공극부의 주위에 배치된 관통공을 갖는 제2 스페이 서 시트를 당해 반도체 패키지의 주부와 공극부 및 대응하는 전극과 관통공의 위치를 일치시켜 상기 제2 스페이서 시트를 하부 반도체 패키지의 기판의 하면에 접착하는 공정을 포함하는, 제1 스페이서 시트와 제2 스페이서 시트를 대응하는 관통공의 위치를 일치시키고 대면시켜 서로를 접착시키는 동시에 접촉한 접속 단자를 융착하여 일체화시켜 형성되는 복합형 반도체 장치의 제조 방법.
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