CN111524869A - 电子结构及其制法 - Google Patents

电子结构及其制法 Download PDF

Info

Publication number
CN111524869A
CN111524869A CN202010003908.3A CN202010003908A CN111524869A CN 111524869 A CN111524869 A CN 111524869A CN 202010003908 A CN202010003908 A CN 202010003908A CN 111524869 A CN111524869 A CN 111524869A
Authority
CN
China
Prior art keywords
cladding layer
conductive elements
electronic
electronic structure
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010003908.3A
Other languages
English (en)
Inventor
何志强
叶育玮
陈嘉扬
廖芷苡
邱志贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW108147409A external-priority patent/TWI747116B/zh
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Publication of CN111524869A publication Critical patent/CN111524869A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本发明涉及一种电子结构及其制法，通过于一承载件上设置电子元件与导电元件，且以包覆层包覆该电子元件与导电元件，并于该包覆层对应该导电元件之处形成有凹部，其中，该导电元件与凹部之间具有间隙。

Description

电子结构及其制法
技术领域
本发明关于一种半导体封装制程，特别是关于一种电子结构及其制法。
背景技术
随着近年来可携式电子产品的蓬勃发展，各类相关产品的开发也朝向高密度、高性能以及轻、薄、短、小的趋势发展，各样式的半导体封装结构也因而配合推陈出新，以期能符合轻薄短小与高密度的要求。
图1为现有半导体封装结构1的剖视示意图。如图1所示，该半导体封装结构1于一基板10的上、下两侧设置半导体元件11与被动元件11’，再以封装胶体14包覆所述半导体元件11与被动元件11’，并采用TMV(Through Mold Via)方式，使该基板10的接点(I/O)100外露于该封装胶体14的开孔140a，之后形成多个焊球13于所述接点100上，以于后续制程中，该半导体封装结构1通过所述焊球13接置如电路板的电子装置(图略)。
然而，现有半导体封装结构1中，由于该封装胶体14的开孔140a利用激光烧灼方式贯穿该封装胶体14，不仅制程成本高，因易因激光烧灼过程中于该开孔140a中产生胶屑，致使该焊球13无法有效接触结合该接点100，因而容易发生掉球(该焊球13与该接点100分离)的情况，进而造成整体植球良率过低的问题。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺陷，本发明提供一种电子结构及其制法，可简化制程。
本发明的电子结构包括：一承载件；至少一电子元件，其接置于该承载件上并电性连接该承载件；多个导电元件，其结合于该承载件上；以及一包覆层，其形成于该承载件上以包覆该电子元件，且该包覆层对应该多个导电元件的位置分别形成有容置该多个导电元件的凹部，以令该多个导电元件具有一外凸出该包覆层的外表面的凸部，且该多个导电元件与所对应的凹部之间具有间隙或无间隙，其中，该多个凹部的壁面实质上呈圆弧状。
本发明还提供一种电子结构的制法，包括：设置至少一电子元件于一承载件上，并使该电子元件电性连接该承载件；形成多个导电元件于该承载件上；形成包覆层于该承载件上，以令该包覆层包覆该电子元件及该多个导电元件；移除部分该包覆层及该多个导电元件的部分材料，以令该多个导电元件的其中一端面外露出该包覆层；以及进行回焊制程，以令该多个导电元件形成一外凸出该包覆层的外表面的凸部，且该包覆层对应该多个导电元件的位置分别形成有凹部，且该多个导电元件与所对应的凹部之间具有间隙或无间隙，其中，该多个凹部的壁面实质上呈圆弧状。
前述的电子结构及制法中，该承载件具有相对的第一侧与第二侧，且该包覆层及该多个导电元件设于该第一侧及/或该第二侧上。
前述的电子结构及制法中，该导电元件部分接触该包覆层或完全未接触该包覆层。
前述的电子结构及制法中，该凹部的壁面实质上呈球面。
前述的电子结构及制法中，该凹部于该包覆层外侧边缘处呈倒钩状。
前述的电子结构及制法中，还包括结合电路板或封装结构于该多个导电元件的凸部上。
前述的电子结构及其制法中，还包括于进行该回焊制程前，于该包覆层上对应该导电元件外露出该包覆层的端面处形成沟槽，使该凹部的壁面朝外延伸以形成该沟槽，且该凹部及该沟槽一体相连。例如，该沟槽具有斜状壁面。
前述的电子结构及其制法中，还包括于进行该回焊制程前，于该导电元件外露出该包覆层的端面上形成导电材。
由上可知，本发明的电子结构及其制法可使导电元件端面外露出包覆层后，通过回焊制程，利用导电元件的内聚力，使该导电元件外凸形成有外露出该包覆层的凸部，以供接置外部电子装置，不仅简化制程，同时避免现有技术中因使用激光制程所导致的成本增加及导电元件脱落问题。
附图说明
图1为现有半导体封装结构的剖面示意图。
图2A至图2E为本发明的电子结构的制法的第一实施例的剖面示意图。
图2A’为图2A的另一样式的示意图。
图2D’为图2D的局部放大图。
图2D”为图2D’的另一样式的示意图。
图2F为本发明的电子结构的另一样式的剖面示意图。
图3为本发明的电子结构的另一实施例的剖面示意图。
图4为本发明的电子结构的另一实施例的剖面示意图。
图5A为本发明的电子结构的另一实施例的剖面示意图。
图5B为图5A的另一应用样式的示意图。
图6A至图6C为本发明的电子结构的制法的第二实施例的剖面示意图。
图6B’为图6B的另一实施例的示意图。
图6B”为图6B’的另一实施例的示意图。
图6C’为图6B’的后续制程的示意图。
图6C”为图6C’的另一样式的示意图。
附图标记说明
1 半导体封装结构 10 基板
100 接点 11 半导体元件
11’ 被动元件 13 焊球
14 封装胶体 140a 开孔
2,3,4,5 电子结构 2’,4’,5’,5” 电子结构
2a 电子组件 20 承载件
20a 第一侧 20b 第二侧
200 介电层 201,201’,201” 线路层
21,21’ 第一侧电子元件 21a,22a 作用面
21b,22b 非作用面 210,220 电极垫
22 第二侧电子元件 23,23’,63 导电元件
23a 端面 230,630 凸部
23c 周面 h,h’ 高度
24,24’ 封装层 25 包覆层
25a 表面 250 凹部
250a 壁面 26,27 导电凸块
28 保护层 280 开口
281 开孔 42 电子元件
53a 第一导电元件 53b 第二导电元件
6,6’,6” 电子结构 63’,63” 导电材
650 沟槽 650c 壁面
8 封装件 9 电路板
90 焊锡材料 h,h’ 高度
α,β 边缘角度 P 间隙
S 连续球面。
具体实施方式
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“第一”、“第二”、及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2E为本发明的电子结构2的第一实施例的制法的剖面示意图。
如图2A所示，提供一电子组件2a，其包含一承载件20、至少一第一侧电子元件21,21’及一封装层24。
于本实施例中，该电子组件2a的制作方式繁多，并无特别限制。
所述的承载件20具有相对的第一侧20a与第二侧20b。于本实施例中，该承载件20为如具有核心层与线路结构的封装基板(substrate)或无核心层(coreless)的线路结构，该承载件20包含有至少一介电层200及结合该介电层200的线路层201,201’,201”。例如，以线路重布层(redistribution layer，简称RDL)的制作方式形成无核心层(coreless)线路结构，其中，形成该线路层201,201’,201”的材料为铜，且形成该介电层200的材料为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的介电材。应可理解地，该承载件20也可为其它可供承载如芯片等电子元件的承载单元，如硅中介板(interposer)，并不限于上述。
所述的第一侧电子元件21,21’结合于该承载件20的第一侧20a上。于本实施例中，该第一侧电子元件21,21’为主动元件、被动元件或其二者组合，其中，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容或电感。例如，若该第一侧电子元件21为半导体芯片，其具有相对的作用面21a与非作用面21b，该作用面21a具有多个电极垫210，其以覆晶方式(通过如图所示的导电凸块26)电性连接该线路层201’；或者，该第一侧电子元件21也可经由多个焊线(图略)以打线方式电性连接该线路层201’；亦或，该第一侧电子元件21可直接接触该线路层201’。若该第一侧电子元件21’为被动元件，其可经由导电凸块26电性连接该线路层201’。然而，有关该第一侧电子元件21,21’电性连接线路层的方式不限于上述。
所述的封装层24形成于该承载件20的第一侧20a上，以包覆该第一侧电子元件21,21’。具体地，该封装层24为绝缘材，如聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(epoxy)环氧树脂的封装胶体或封装材(molding compound)，其可用压合(lamination)或模压(molding)的方式形成于该承载件20的第一侧20a上。
另外，该封装层24覆盖该第一侧电子元件21的非作用面21b。应可理解地，如图2A’所示，也可依需求，使封装层24’的外表面齐平该第一侧电子元件21的非作用面21b，以令该第一侧电子元件21的非作用面21b外露出该封装层24’。
如图2B所示，设置至少一第二侧电子元件22于该承载件20的第二侧20b上，且形成多个导电元件23于该承载件20的第二侧20b的线路层201上。
于本实施例中，该第二侧电子元件22为主动元件、被动元件或其二者组合，其中，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容或电感。例如，该第二侧电子元件22为半导体芯片，其具有相对的作用面22a与非作用面22b，且该作用面22a具有多个电极垫220，使该第二侧电子元件22以其电极垫220经由覆晶方式(通过如图所示的导电凸块27)电性连接该线路层201”；或者，该第二侧电子元件22也可经由多个焊线(图略)以打线方式电性连接该线路层201”；亦或，该第二侧电子元件22可直接接触该线路层201”。然而，有关该第二侧电子元件22电性连接线路层的方式不限于上述。
此外，可先于该承载件20的第二侧20b上形成一如防焊层(如绿漆)、底胶或两者组合的非金属材，以作为保护层28，再移除部分保护层28以形成一开口280，使该开口280外露出部分该承载件20的第二侧20b，再设置该第二侧电子元件22于该开口280中，以令该第二侧电子元件22电性连接该线路层201”。或者，可直接以图案化模压方式形成该保护层28于该承载件20的第二侧20b的部分线路层201上，外露出部分该承载件20的第二侧20b。
另外，该导电元件23为如焊锡材料的球体，其外观表面实质上呈现连续球面S(如圆弧状)。例如，可先形成多个开孔281于该保护层28上，使该承载件20的第二侧20b的线路层201的部分表面外露于该开孔281，再以如植球(ball placement)制程将所述导电元件23结合(如熔接)于所述开孔281中的线路层201上，使该导电元件23电性连接该线路层201。
于本实施例中，该第一侧电子元件21的作用面21a与该第二侧电子元件22的作用面22a为面对面配置。
如图2C所示，形成一包覆层25于该承载件20的第二侧20b上，以令该包覆层25包覆该第二侧电子元件22、导电元件23、该导电凸块27与该保护层28。
于本实施例中，该包覆层25为绝缘材，如聚酰亚胺PI)、干膜(dry film)、环氧树脂(epoxy)环氧树脂的封装胶体或封装材(molding compound)，其可用压合(lamination)或模压(molding)的方式形成于该承载件20的第二侧20b上，且该包覆层25的材料不同于该保护层28的材料。
此外，该包覆层25的材料与该封装层24的材料可相同或不相同。
如图2D所示，经由整平制程，如研磨方式，移除该包覆层25的部分材料及所述导电元件23的部分材料，使该包覆层25的上侧的表面25a齐平所述导电元件23的端面23a，以令所述导电元件23外露于该包覆层25的表面25a。
于本实施例中，由于所述导电元件23的外观表面实质上呈现连续球面S，故该包覆层25与该导电元件23相互接触的交界面实质上呈连续球面S(如圆弧面)。
此外，该包覆层25的上侧的表面25a也可齐平该第二侧电子元件22的非作用面22b，以令该第二侧电子元件22的非作用面22b外露于该包覆层25。
如图2E所示，进行如回焊(reflow)制程的加热作业，经由所述导电元件23的连续球面S的设计，以令所述导电元件23于回焊制程中，通过导电元件23(焊锡材料)的内聚力，使嵌埋于该包覆层25中的所述导电元件23内缩而向外凸出该包覆层25的表面25a，形成凸部230，同时使所述导电元件23与该包覆层25之间形成有间隙P(也就是使原与该导电元件23紧密接触的包覆层25，因该导电元件23内缩而于该包覆层25中形成具有壁面250a的凹部250，且该壁面250a的形状即为该导电元件23于内缩前的连续球面S)，进而形成本发明的电子结构2。
另外，可通过控制回焊制程的时间、温度等条件，控制该间隙P的尺寸，使所述导电元件23完全未接触该包覆层25(如图2E所示的电子结构2)，亦或使所述导电元件23部分接触该包覆层25(如图3所示的电子结构3)，以强化所述导电元件23的定位的稳定性及可靠性。
后续即可通过所述导电元件23，以例如回焊的方式接置一如图2F所示的电路板9(如母板(mother board))、封装结构或其它结构(如另一芯片)的电子装置，以形成另一电子结构2’。值得一提的是，该间隙P随着该电子结构2接置一其它电子装置后，可能因经过回焊以及该其它电子装置的锡量加成而被填满(即该间隙P消失)，如图2F所示的虚线处。
本发明的制法中，主要经由该包覆层25与所述导电元件23相互接触的交界面分别呈连续球面S的设计，并使所述导电元件23的端面23a外露出该包覆层25后，通过如回焊制程的加热作业，以利用该导电元件23的内聚力，使该导电元件23外凸形成有突出于该包覆层25表面25a的凸部230，以供接置外部电子装置，同时因内聚力而使该导电元件23内缩而与周围的包覆层25之间形成凹部250，且该凹部250的壁面250a实质上沿上下方向的剖面呈圆弧状(连续球面S)，可有效延长与邻近锡球的爬锡距离，以于该电子结构2经由所述导电元件23接置于外部电子装置时，可避免桥接问题。
另外，通过该连续球面S于靠近该包覆层25的表面25a处呈倒钩状(如图2D’所示的边缘角度α小于或等于90度)，得以利用该倒钩状有效抓附回焊制程时用以清洁与润湿导电元件23的助焊剂(flux)，以使助焊剂发挥清洁与润湿的最大功效。另外，相比于现有技术的激光开孔方式，本发明的制法因不会产生该包覆层25的胶屑而使该导电元件23能有效接触结合该线路层201，避免发生掉球的情况。
应可理解地，于进行整平制程(如图2D所示的研磨方式)时，可调整该包覆层25的移除量及所述导电元件23的移除量，使该导电元件23的连续球面S于靠近该包覆层25的表面25a处的边缘角度β大于或等于90度，如图2D”所示。
应可理解地，可依需求于该承载件20的第一侧20a与该第二侧20b的至少其中一者上配置电子元件。具体地，如图4所示的电子结构4，仅于该承载件20的第一侧20a或第二侧20b上设置有至少一电子元件42。例如，该电子元件42结合于该承载件20的第二侧20b上，其为主动元件、被动元件或其二者组合，其中，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容或电感。于本实施例中，该电子元件42为半导体芯片，其可以覆晶方式或其它适当方式电性连接该线路层201”。例如，该电子结构4经由所述导电元件23接置如另一封装件8或芯片的电子装置，并以该承载件20的第一侧20a的线路层201’经由多个焊锡材料90接置如电路板9的电子装置，以形成另一电子结构4’。值得一提的是，该间隙P随着该电子结构4接置一其它电子装置后，可能因经过回焊以及该其它电子装置的锡量加成而被填满(即该间隙P消失)，如图4所示的虚线处。
另一方面，可依需求于该承载件20的第一侧20a与该第二侧20b的至少其中一者上形成导电元件。具体地，如图5A所示的电子结构5，于该承载件20的第一侧20a及第二侧20b上分别形成第一导电元件53a与第二导电元件53b，且该电子结构5经由所述第一导电元件53a接置如另一封装件8或芯片的电子装置，并以所述第二导电元件53b接置如电路板9的电子装置，以形成另一电子结构5’。值得一提的是，该间隙P随着该电子结构5接置一其它电子装置后，可能因经过回焊以及该其它电子装置的锡量加成而被填满(即该间隙P消失)，如图5A所示的虚线处。
或者，可将两个电子结构相堆叠。具体地，如图5B所示的堆叠型态，再将如图5A的该电子结构5以其第二导电元件53b堆叠接合如图4的电子结构4的承载件20的第一侧20a的线路层201’上，且该电子结构4以其导电元件23接至如电路板9的电子装置，以形成另一电子结构5”。值得一提的是，该间隙P随着该电子结构4,5接置一其它电子装置后，可能因经过回焊以及该其它电子装置的锡量加成而被填满(即该间隙P消失)，如图5B所示的虚线处。
图6A至图6C为本发明的电子结构6的第二实施例的制法的剖面示意图。本实施例与第一实施例的差异在于新增沟槽，其它制程大致相同，故以下仅说明相异处。
如图6A所示，为完成图2D所示的整平制程，使该包覆层25的上侧的表面25a齐平所述导电元件23的端面23a，以令所述导电元件23外露于该包覆层25的表面25a。
如图6B所示，于该包覆层25的上侧的表面25a上对应各该导电元件23的端面23a形成一沟槽650。
于本实施例中，经由激光方式沿所述导电元件23的端面23a的边缘烧灼一圈，以形成该沟槽650，且该沟槽650仅外露出所述导电元件23的部分周面23c。例如，该沟槽650并未延伸至该承载件20的第二侧20b的保护层28的表面上，故该沟槽650不会外露出所述导电元件23的全部周面23c。具体地，该沟槽650具有平直斜状壁面650c，使该壁面650c不会接触所述导电元件23的周面23c。
此外，于所述导电元件23的端面23a上可依需求形成至少一种导电材63’,63”，如图6B’所示的锡膏导电材63’或如图6B”所示的焊球导电材63”。
如图6C所示，接续图6B所示的制程，进行如回焊(reflow)制程的加热作业，经由所述导电元件23的连续球面S的设计，以令所述导电元件23于回焊制程中，通过导电元件23的内聚力，使嵌埋于该包覆层25中的所述导电元件23内缩而向外凸出该包覆层25的表面25a，以形成凸部230，同时使所述导电元件23与该包覆层25之间形成有间隙P(即该凹部250处)，进而形成本发明的电子结构6。
此外，若接续图6B’或图6B”所示的制程，可通过控制回焊制程的时间、温度等条件，控制该间隙P的尺寸，使所述导电元件23’与该包覆层25之间仍然形成有间隙P，如图6C’所示的电子结构6’；或者，使所述导电元件63与该包覆层25之间未形成有间隙P，如图6C”所示的电子结构6”，即该间隙P消失。
因此，经由该沟槽650的设计，以当所述导电元件23,23’接置电路板9或其它电子装置时，该沟槽650可作为锡球融熔的容置空间，以防止相邻两导电元件23,23’发生桥接的问题。
此外，若该导电元件23的凸部230的高度h不足(如图6C所示)，可经由添加导电材63’,63”，以于回焊制程后，该导电元件23’,63具有符合高度h’需求的凸部630(如图6C’及图6C”所示)。
本发明还提供一种电子结构2,3,4,5,6,6’,6”，其包括：一承载件20、至少一电子元件42(或第一侧电子元件21,21’及第二侧电子元件22)、多个导电元件23,23’,63(或第一导电元件53a及第二导电元件53b)以及一包覆层25(该封装层24也可视为包覆层25)。
所述的承载件20具有相对的第一侧20a与第二侧20b，且该承载件20配置有至少一线路层201,201’,201”。
所述的电子元件42(或第一侧电子元件21,21’及第二侧电子元件22)设于该承载件20的第一侧20a及/或该第二侧20b上并电性连接该线路层201’,201”。
所述的导电元件23,23’,63(或第一导电元件53a及第二导电元件53b)结合于该线路层201上。
所述的包覆层25形成于该承载件20上以包覆该电子元件42(或第二侧电子元件22)，并令所述导电元件23,23’,63(或第一导电元件53a及第二导电元件53b)的凸部230,630外露出该包覆层25，且令所述导电元件23,23’,63的周围与该包覆层25之间形成有间隙P或无间隙P。
于一实施例中，该包覆层25形成有凹部250，以令所述导电元件23(或第一导电元件53a及第二导电元件53b)设于该凹部250中，使该凹部250的壁面250a与该导电元件23,23’(或第一导电元件53a及第二导电元件53b)之间形成有间隙P，且该导电元件23,23’可部分接触该凹部250的壁面250a或完全未接触该凹部250的壁面250a。另外，该凹部250的边缘可呈倒钩状。
于一实施例中，该凹部250的壁面250a朝外延伸以形成一沟槽650。例如，该沟槽650具有一斜状壁面650c。
综上所述，本发明的电子结构及其制法，可使导电元件端面外露于包覆层后，通过回焊制程，利用导电元件的内聚力，使该导电元件外凸形成有外露出该包覆层的凸部，以供接置外部电子装置，同时使导电元件内缩而与周围的包覆层之间形成有凹部，且该凹部的壁面实质上呈圆弧状，可有效延长与邻近锡球的爬锡距离，以于该电子结构经由该导电元件接置于外部电子装置时，可避免桥接问题，除此之外，不仅达到制程简化，同时避免现有技术中因使用激光制程所导致的成本增加及导电元件脱落问题。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (18)

1.一种电子结构，其特征在于，包括：
一承载件；
至少一电子元件，其接置于该承载件上并电性连接该承载件；
多个导电元件，其结合于该承载件上；以及
一包覆层，其形成于该承载件上以包覆该电子元件，且该包覆层对应该多个导电元件的位置分别形成有容置该多个导电元件的凹部，以令该多个导电元件具有一外凸出该包覆层的外表面的凸部，且该多个导电元件与所对应的凹部之间具有间隙或无间隙，其中，该多个凹部的壁面实质上呈圆弧状。
2.根据权利要求1所述的电子结构，其特征在于，该承载件具有相对的第一侧与第二侧，且该包覆层及该多个导电元件设于该第一侧及/或该第二侧上。
3.根据权利要求1所述的电子结构，其特征在于，该导电元件部分接触该包覆层或完全未接触该包覆层。
4.根据权利要求1所述的电子结构，其特征在于，该凹部的壁面实质上呈球面。
5.根据权利要求1所述的电子结构，其特征在于，该凹部于该包覆层外侧边缘处呈倒钩状。
6.根据权利要求1所述的电子结构，其特征在于，该电子结构还包括电路板或封装结构，其结合于该多个导电元件的凸部上。
7.根据权利要求1所述的电子结构，其特征在于，该凹部的壁面朝外延伸以形成沟槽。
8.根据权利要求7所述的电子结构，其特征在于，该沟槽具有斜状壁面。
9.一种电子结构的制法，其特征在于，包括：
设置至少一电子元件于一承载件上，并使该电子元件电性连接该承载件；
形成多个导电元件于该承载件上；
形成包覆层于该承载件上，以令该包覆层包覆该电子元件及该多个导电元件；
移除部分该包覆层及该多个导电元件的部分材料，以令该多个导电元件的其中一端面外露出该包覆层；以及
进行回焊制程，以令该多个导电元件形成一外凸出该包覆层的外表面的凸部，且该包覆层对应该多个导电元件的位置分别形成有凹部，且该多个导电元件与所对应的凹部之间具有间隙或无间隙，其中，该多个凹部的壁面实质上呈圆弧状。
10.根据权利要求9所述的电子结构的制法，其特征在于，该承载件具有相对的第一侧与第二侧，且该包覆层及该多个导电元件设于该第一侧及/或该第二侧上。
11.根据权利要求9所述的电子结构的制法，其特征在于，该导电元件部分接触该包覆层或完全未接触该包覆层。
12.根据权利要求9所述的电子结构的制法，其特征在于，该凹部的壁面实质上呈球面。
13.根据权利要求9所述的电子结构的制法，其特征在于，该凹部于该包覆层外侧边缘处呈倒钩状。
14.根据权利要求9所述的电子结构的制法，其特征在于，该制法还包括结合电路板或封装结构于该多个导电元件的凸部上。
15.根据权利要求9所述的电子结构的制法，其特征在于，该制法还包括于进行该回焊制程前，于该包覆层上对应该导电元件外露出该包覆层的端面处形成沟槽。
16.根据权利要求15所述的电子结构的制法，其特征在于，该凹部及该沟槽一体相连。
17.根据权利要求15所述的电子结构的制法，其特征在于，该沟槽具有斜状壁面。
18.根据权利要求9所述的电子结构的制法，其特征在于，该制法还包括于进行该回焊制程前，于该导电元件外露出该包覆层的端面上形成导电材。
CN202010003908.3A 2019-02-01 2020-01-03 电子结构及其制法 Pending CN111524869A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
TW108104185 2019-02-01
TW108104185 2019-02-01
TW108147409A TWI747116B (zh) 2019-02-01 2019-12-24 電子結構及其製法
TW108147409 2019-12-24

Publications (1)

Publication Number Publication Date
CN111524869A true CN111524869A (zh) 2020-08-11

Family

ID=71900847

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010003908.3A Pending CN111524869A (zh) 2019-02-01 2020-01-03 电子结构及其制法

Country Status (1)

Country Link
CN (1) CN111524869A (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140048957A1 (en) * 2012-08-15 2014-02-20 Apple Inc. THIN SUBSTRATE PoP STRUCTURE
US20160284657A1 (en) * 2015-03-24 2016-09-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN107104055A (zh) * 2016-02-22 2017-08-29 日月光半导体制造股份有限公司 半导体装置和其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140048957A1 (en) * 2012-08-15 2014-02-20 Apple Inc. THIN SUBSTRATE PoP STRUCTURE
US20160284657A1 (en) * 2015-03-24 2016-09-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN107104055A (zh) * 2016-02-22 2017-08-29 日月光半导体制造股份有限公司 半导体装置和其制造方法

Similar Documents

Publication Publication Date Title
US11289346B2 (en) Method for fabricating electronic package
JP5183949B2 (ja) 半導体装置の製造方法
US9837331B1 (en) Semiconductor device having overlapped via apertures
US9129870B2 (en) Package structure having embedded electronic component
TWI747116B (zh) 電子結構及其製法
TWI725452B (zh) 電子封裝件及其製法
US11682656B2 (en) Semiconductor device package and method for manufacturing the same
CN110931450B (zh) 电子封装件及其制法
TWI700796B (zh) 電子封裝件及其製法
CN111725146A (zh) 电子封装件及其制法
TWI637465B (zh) 電子封裝件及其製法
US20210351097A1 (en) Method for fabricating electronic structure with conductive elements arranged for heating process
US20220344300A1 (en) Electronic device and manufacturing method thereof
CN111524869A (zh) 电子结构及其制法
TWI689067B (zh) 電子封裝件及其製法
CN114496973A (zh) 电子封装件及其线路结构
CN112447654A (zh) 电子封装件及其制法
CN106469706B (zh) 电子封装件及其制法
CN116581091B (zh) 电子封装件及其制法
JP2013110264A (ja) 半導体装置及び半導体装置の製造方法
CN107731759A (zh) 半导体封装
CN112234044A (zh) 电子封装件及其导电基材与制法
CN117558689A (zh) 电子封装件及其制法与电子结构及其制法
KR20230167252A (ko) 반도체 패키지 및 그 제조 방법
TW202412246A (zh) 電子封裝件及其製法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200811