CN116798983A - 具有通信网络的微电子组件 - Google Patents

具有通信网络的微电子组件 Download PDF

Info

Publication number
CN116798983A
CN116798983A CN202310879638.6A CN202310879638A CN116798983A CN 116798983 A CN116798983 A CN 116798983A CN 202310879638 A CN202310879638 A CN 202310879638A CN 116798983 A CN116798983 A CN 116798983A
Authority
CN
China
Prior art keywords
die
package substrate
interconnect
conductive
microelectronic assembly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310879638.6A
Other languages
English (en)
Inventor
A.A.埃尔舍比尼
A.埃尔沙兹利
A.钱德拉塞卡尔
S.M.利夫
J.M.斯万
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Priority to CN202310879638.6A priority Critical patent/CN116798983A/zh
Publication of CN116798983A publication Critical patent/CN116798983A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13105—Gallium [Ga] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/1329—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13344—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13347—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13355—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13399—Coating material
    • H01L2224/134—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13438—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13399—Coating material
    • H01L2224/134—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13438—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13455—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13399—Coating material
    • H01L2224/1349—Coating material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

具有通信网络的微电子组件。本文中公开了微电子组件以及相关的设备和方法。例如，在一些实施例中，微电子组件可以包括封装基板、利用第一互连耦合到封装基板的第一管芯以及利用第二互连耦合到第一管芯的第二管芯，其中第二管芯利用第三互连耦合到封装基板，通信网络至少部分地被包括在第一管芯中并且至少部分地被包括在第二管芯中，并且通信网络包括第一管芯和第二管芯之间的通信路径。

Description

具有通信网络的微电子组件
背景技术
集成电路管芯常规地耦合到封装基板用于机械稳定性并且促进到诸如电路板之类的其他部件的连接。常规基板可实现的互连间距(pitch)除其他之外受到制造、材料和热考虑的约束。
附图说明
通过结合附图的以下详细描述，将容易理解实施例。为了促进该描述，相同的参考数字指定相同的结构元素。在附图的各图中，通过示例的方式、不是通过限制的方式示出了实施例。
图1是根据各种实施例的示例微电子组件的侧截面视图。
图2是根据各种实施例的包括在图1的微电子组件中的管芯的底视图。
图3-11是根据各种实施例的示例微电子组件的侧截面视图。
图12-16是根据各种实施例的微电子组件中的多个管芯的示例布置的顶视图。
图17A-17F是根据各种实施例的用于制造图5的微电子组件的示例过程中的各种阶段的侧截面视图。
图18A-18B是根据各种实施例的用于制造图5的微电子组件的另一示例过程中的各种阶段的侧截面视图。
图19A-19H是根据各种实施例的用于制造图5的微电子组件的另一示例过程中的各种阶段的侧截面视图。
图20-22是根据各种实施例的示例微电子组件的侧截面视图。
图23A-23B是根据各种实施例的用于制造图20的微电子组件的示例过程中的各种阶段的侧截面视图。
图24A-24E是根据各种实施例的用于制造图21的微电子组件的示例过程中的各种阶段的侧截面视图。
图25A-25F是根据各种实施例的用于制造图22的微电子组件的示例过程中的各种阶段的侧截面视图。
图26A-26D是根据各种实施例的用于制造图21的微电子组件的另一示例过程中的各种阶段的侧截面视图。
图27是根据各种实施例的示例微电子组件的侧截面视图。
图28-32是根据各种实施例的微电子组件中的多个管芯的示例布置的顶视图。
图33-36是根据各种实施例的在微电子组件中支持通信网络的多个管芯的示例布置的顶视图。
图37-40是根据各种实施例的微电子组件中的示例管芯的侧截面视图。
图41是根据各种实施例的可以包括在微电子组件中的管芯中的示例电路的框图。
图42是根据各种实施例的在微电子组件中传送数据的方法的流程图。
图43是根据本文中公开的任何实施例的可以包括在微电子组件中的晶片和管芯的顶视图。
图44是根据本文中公开的任何实施例的可以包括在微电子组件中的集成电路(IC)器件的截面侧视图。
图45是根据本文中公开的任何实施例的可以包括微电子组件的IC器件组件的截面侧视图。
图46是根据本文中公开的任何实施例的可以包括微电子组件的示例电设备的框图。
具体实施例
本文中公开了微电子组件以及相关的设备和方法。例如，在一些实施例中，微电子组件可以包括封装基板、利用第一互连耦合到封装基板的第一管芯以及利用第二互连耦合到第一管芯的第二管芯，其中第二管芯利用第三互连耦合到封装基板，通信网络至少部分地被包括在第一管芯中并且至少部分地被包括在第二管芯中，并且通信网络包括第一管芯和第二管芯之间的通信路径。
在多管芯集成电路(IC)封装中在两个或更多管芯之间传送大量信号是具有挑战性的，这是由于除其他之外的此类管芯的越来越小的大小、热约束和功率递送约束。相对于常规方法，以更低成本、以改进的功率效率、以更高带宽和/或以更大设计灵活性，本文中所公开的实施例中的各种实施例可以有助于实现多个IC管芯的可靠附着。本文中公开的微电子组件中的各种微电子组件相对于常规方法可以展现更好的功率递送和信号速度而减少封装的大小。本文中公开的微电子组件对于计算机、平板计算机、工业机器人以及消费电子产品(例如，可穿戴设备)中的小的和低轮廓(low-profile)应用可以是特别有利的。
在以下详细描述中，参考形成其一部分的附图，其中相同的数字始终指定相同的部分，并且在附图中通过图示的方式示出了可以实施的实施例。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑改变。因此，不在限制意义上理解以下详细描述。
以最有助于理解要求保护的主题的方式，各种操作继而可以被描述为多个离散的动作或操作。然而，描述的顺序不应被解释为暗示这些操作一定是顺序依赖的。特别地，这些操作可能不以呈现的顺序来执行。所描述的操作可能以与所描述的实施例不同的顺序来执行。在附加的实施例中，可以执行各种附加的操作，和/或可以省略所描述的操作。
为了本公开的目的，短语“A和/或B”意味着(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”意味着(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。附图不一定是按比例的。尽管许多附图示出了具有平坦壁和直角拐角的直线(rectilinear)结构，但这仅仅是为了便于说明，并且使用这些技术制造的实际器件将展现圆拐角、表面粗糙度和其他特征。
描述使用短语“在一个实施例中”或“在实施例中”，其中每个可以指代相同或不同实施例中的一个或多个。此外，如关于本公开的实施例所使用的术语“包括”、“包含”、“具有”以及诸如此类是同义的。如本文中所使用的，“封装”和“IC封装”是同义的，“管芯”和“IC管芯”也是一样，本文中可以使用术语“顶”和“底”来解释附图的各种特征，但是这些术语仅仅是为了便于讨论，并且不暗示希望的或需要的取向。如本文中所用，除非另外指明，术语“绝缘”意味着“电绝缘”。
当用于描述尺寸的范围时，短语“在X和Y之间”表示包括X和Y的范围。为了方便起见，短语“图17”可以用于指代图17A-17F的附图的集合，短语“图18”可以用于指代图18A-18B的附图的集合、等等。虽然某些元素在本文中可以以单数引用，但是此类元素可以包括多个子元素(sub-element)。例如，“绝缘材料”可以包括一种或多种绝缘材料。如本文中所用，“导电接触”可以指代用作不同部件之间的电接口的导电材料(例如，金属)的一部分；导电接触可以凹入部件的表面中、与部件的表面齐平或从部件的表面延伸出去，并且可以采用任何合适的形式(例如，导电焊盘或插座，或导电线或通孔的部分)。
图1是根据各种实施例的微电子组件100的侧截面视图。多个元件在图1中被示出为包括在微电子组件100中，但是在微电子组件100中，多个这些元件可以不存在。例如，在各种实施例中，可以不包括散热器(heat spreader)131、热界面材料129、模制材料(moldmaterial)127、管芯114-3、管芯114-4、第二级互连137和/或电路板133。此外，图1示出了为了易于图示而从随后的附图中省略的但是可以包括在本文中公开的任何微电子组件100中的多个元件。此类元件的示例包括散热器131、热界面材料129、模制材料127、第二级互连137和/或电路板133。图1的微电子组件100的许多元件包括在附图中的其他附图中；当讨论这些附图时，不再重复这些元件的讨论，并且这些元件中的任何元件可以采用本文中公开的任何形式。在一些实施例中，本文中公开的微电子组件100中的各个微电子组件可以用作封装中系统(system-in-package)(SiP)，其中包括具有不同功能性的多个管芯114。在这样的实施例中，微电子组件100可以被称为SiP。
微电子组件100可以包括通过管芯到封装(die-to-package)基板(DTPS)互连150-1耦合到管芯114-1的封装基板102。特别地，封装基板102的顶表面可以包括导电接触146的集合，并且管芯114-1的底表面可以包括导电接触122的集合；管芯114-1的底表面处的导电接触122可以通过DTPS互连150-1电和机械地耦合到封装基板102的顶表面处的导电接触146。在图1的实施例中，封装基板102的顶表面包括其中至少部分地布置管芯114-1的凹部108；管芯114-1耦合到的导电接触146位于凹部108的底部处。在其他实施例中，管芯114-1可以不布置于凹部中(例如，如下文参考图9-11所讨论的)。例如，本文中公开的任何导电接触(例如，导电接触122、124、146、140和/或135)可以包括接合焊盘、柱或任何其他合适的导电接触。
封装基板102可以包括绝缘材料(例如，如本领域中已知的，在多个层中形成的电介质材料)和通过电介质材料的一个或多个导电路径(例如，包括导电迹线和/或导电通孔，如图所示)。在一些实施例中，封装基板102的绝缘材料可以是电介质材料，诸如有机电介质材料、阻燃等级4材料(FR-4)、双马来酰亚胺三嗪(BT)树脂、聚酰亚胺材料、玻璃增强环氧树脂基体材料、或低k和超低k电介质(例如，碳掺杂的电介质、氟掺杂的电介质、多孔电介质和有机聚合物(organic polymeric)电介质)。特别地，当使用标准印刷电路板(PCB)过程形成封装基板102时，封装基板102可以包括FR-4，并且封装基板102中的导电路径可以由通过FR-4的累积(build-up)层分离的图案化的铜片形成。封装基板102中的导电路径可以由诸如粘合衬里和/或阻挡衬里之类的衬里材料来界定，视情况而定。
在一些实施例中，封装基板102中的导电路径中的一个或多个可以在封装基板102的顶表面处的导电接触146与封装基板102的底表面处的导电接触140之间延伸。在一些实施例中，封装基板102中的导电路径中的一个或多个可以在凹部108的底部处的导电接触146与封装基板102的底表面处的导电接触140之间延伸。在一些实施例中，封装基板102中的导电路径中的一个或多个可以在封装基板102的顶表面处的不同导电接触146之间(例如，在凹部108的底部处的导电接触146与封装基板102的顶表面处的不同导电接触146之间)延伸。在一些实施例中，封装基板102中的导电路径中的一个或多个可以在封装基板102的底表面处的不同导电接触140之间延伸。
本文中所公开的管芯114可以包括绝缘材料(例如，如本领域中已知的，在多层中形成的电介质材料)和通过绝缘材料形成的多个导电路径。在一些实施例中，管芯114的绝缘材料可以包括电介质材料，诸如二氧化硅、氮化硅、氮氧化物(oxynitride)、聚酰亚胺材料、玻璃增强环氧基体材料、或低k或超低k电介质(例如，碳掺杂的电介质、氟掺杂的电介质、多孔电介质、有机聚合物电介质、光可成像(photo-imageable)电介质和/或苯并环丁烯基聚合物)。在一些实施例中，管芯114的绝缘材料可以包括半导体材料，诸如硅、锗或III-V族材料(例如氮化镓)以及一种或多种附加材料。例如，绝缘材料可以包括氧化硅或氮化硅。管芯114中的导电路径可以包括导电迹线及/或导电通孔，并且可以以任何合适的方式连接管芯114中的导电接触中的任何导电接触(例如，连接管芯114的相同表面上或不同表面上的多个导电接触)。下文参考图44讨论可以包括在本文中公开的管芯114中的示例结构。管芯114中的导电路径可以由诸如粘合衬里和/或阻挡衬里之类的衬里材料来界定，视情况而定。
在一些实施例中，管芯114-1可以包括导电路径以向/从包括在微电子组件100中的其他管芯114中的一些路由电力、接地和/或信号。例如，管芯114-1可以包括穿基板通孔(TSV，包括导电材料通孔，诸如金属通孔，其通过阻挡氧化物(barrier oxide)与周围硅或其他半导体材料隔离)或其他导电路径，电力、接地和/或信号可以通过它们在封装基板102与管芯114-1的“顶部上”的一个或多个管芯114(例如，在图1的实施例中，管芯114-2及/或管芯114-3)之间传输。在一些实施例中，管芯114-1可以包括导电路径以在管芯114-1的“顶部上”的管芯114中的不同管芯(例如，在图1的实施例中，管芯114-2和管芯114-3)之间路由电力、接地和/或信号。在一些实施例中，管芯114-1可以是在管芯114-1与包括在微电子组件100中的其他管芯114之间传送的信号的源和/或目的地。
在一些实施例中，管芯114-1可以不将电力和/或接地路由到管芯114-2；代之以，管芯114-2可以直接耦合到封装基板102中的电力线和/或接地线。通过允许管芯114-2直接耦合到封装基板102中的电力线和/或接地线，这种电力线和/或接地线不需要通过管芯114-1来布线，允许管芯114-1被制造得更小或者包括更多的有源电路或信号路径。
在一些实施例中，管芯114-1可以仅包括导电路径，并且可以不包含有源或无源电路。在其他实施例中，管芯114-1可以包括有源或无源电路(例如，除其他之外的晶体管、二极管、电阻器、电感器和电容器)。在一些实施例中，管芯114-1可以包括一个或多个器件层，所述一个或多个器件层包括晶体管(例如，如下文参考图44所讨论的。当管芯114-1包括有源电路时，电力和/或接地信号可以通过封装基板102被路由并且通过管芯114-1的底表面上的导电接触122被路由到管芯114-1。
尽管图1示出了102的封装和/或管芯114中的一个或多个中的导电路径的具体数量和布置，但是这些仅仅是说明性的，并且可以使用任何合适的数量和布置。本文中所公开的导电路径(例如，导电迹线和/或导电通孔)可以由任何适当的导电材料形成，任何适当的导电材料诸如例如是铜、银、镍、金、铝或其他金属或合金。
在一些实施例中，封装基板102可以是较低密度介质并且管芯114-1可以是较高密度介质。如本文中所用，术语“较低密度”和“较高密度”是相对术语，其指示较低密度介质中的导电路径(例如，包括导电线和导电通孔)比较高密度介质中的导电路径更大和/或具有更大的间距。在一些实施例中，可以使用具有先进光刻(具有由先进激光或光刻过程形成的小竖直互连特征)的半加成(semi-additive)累积过程或修改的半加成过程来制造较高密度介质，而较低密度介质可以是使用标准PCB过程(例如，使用蚀刻化学来移除不需要的铜的区域的标准减成过程(subtractive process)，并且具有由标准激光过程形成的粗糙竖直互连特征)制造的PCB。
图1的微电子组件100还可以包括管芯114-2。管芯114-2可以通过DTPS互连150-2电并且机械地耦合到封装基板102，并且可以通过管芯到管芯(DTD)互连130-1电并且机械地耦合到管芯114-1。特别地，封装基板102的顶表面可以包括导电接触146的集合，并且管芯114-2的底表面可以包括导电接触122的集合；管芯114-1的底表面处的导电接触122可以通过DTPS互连150-2电且机械地耦合到封装基板102的顶表面处的导电接触146。此外，管芯114-1的顶表面可以包括导电接触124的集合，并且管芯114-2的底表面可以包括导电接触124的集合；在管芯114-2的底表面处的导电接触124可以通过DTD互连130-1电和机械地耦合到在管芯114-1的顶表面处的导电接触124中的一些。图2是图1的微电子组件100的管芯114-2的底视图，示出了“较粗糙的(coarser)”导电接触122和“较精细的(finer)”导电接触124。因此，微电子组件100的管芯114-2可以是单侧管芯(在管芯114-2仅在单个表面上具有导电接触122/124的意义上)，并且可以是混合间距(mixed-pitch)管芯(在管芯114-2具有带有不同间距的导电接触122/124的集合的意义上)。尽管图2将导电接触122和导电接触124示出为每个以矩形阵列布置，但这不是必须的，并且导电接触122和124也可以以任何合适的图案布置(例如，六边形、矩形、导电接触122和124之间的不同布置、等等)。在相同表面处具有DTPS互连150和DTD互连130的管芯114可以被称为混合间距管芯114；更一般地，在相同表面处具有不同间距的互连130的管芯114可以被称为混合间距管芯114。
管芯114-2可以在管芯114-1之上延伸重叠距离191。在一些实施例中，重叠距离191可以在0.5毫米和5毫米之间(例如，在0.75毫米和2毫米之间，或大约1毫米)。
图1的微电子组件100还可以包括管芯114-3。管芯114-3可以通过DTD互连130-2电并且机械地耦合到管芯114-1。特别地，管芯114-3的底表面可以包括导电接触124的集合，其通过DTD互连130-2在管芯114-1的顶表面处电并且机械地耦合到导电接触124中的一些。在图1的实施例中，管芯114-3可以是单侧、单间距管芯；在其他实施例中，管芯114-3也可以是双侧(或“多级”或“全向(omni-directional)”)管芯，并且附加部件可以被布置在管芯114-3的顶表面上。
如上所述，在图1的实施例中，管芯114-1可以在微电子组件100的局部区域中提供高密度互连布线。在一些实施例中，管芯114-1的存在可以支持不能完全直接附着到封装基板102的细间距半导体管芯(例如，管芯114-2及114-3)的直接芯片附着。特别地，如上所述，管芯114-1可以支持在封装基板102中不是可实现的迹线宽度和间隔。可穿戴和移动电子设备的激增(proliferation)以及物联网(IoT)应用正在推动电子系统的大小的减小，但是PCB制造过程的限制和使用期间热膨胀的机械后果已经意味着具有精细互连间距的芯片不能直接安装到PCB。本文中公开的微电子组件100的各种实施例可能能够支持具有高密度互连的芯片和具有低密度互连的芯片，而不牺牲性能或可制造性。
图1的微电子组件100还可以包括管芯114-4。管芯114-4可以通过DTPS互连150-3电并且机械地耦合到封装基板102。特别地，管芯114-4的底表面可以包括导电接触122的集合，其通过DTPS互连150-3在封装基板102的顶表面处电并且机械地耦合到导电接触146中的一些。在图1的实施例中，管芯114-4可以是单侧、单间距管芯；在其他实施例中，管芯114-4可以是双侧管芯，并且附加部件可以布置在管芯114-4的顶表面上。
诸如表面安装电阻器、电容器和/或电感器之类的附加无源部件可以布置在封装基板102的顶表面或底表面上，或者嵌入在封装基板102中。
图1的微电子组件100还可以包括电路板133。封装基板102可以在封装基板102的底表面处通过第二级互连137耦合到电路板133。特别地，封装基板102可以包括在其底表面处的导电接触140，并且电路板133可以包括在其顶表面处的导电接触135；第二级互连137可以电并且机械地耦合导电接触135和导电接触140。图1中所示的第二级互连137是焊料球(例如，用于球栅阵列布置)，但是可以使用任何合适的第二级互连137(例如，针栅阵列布置中的针或岸面栅阵列(land grid array)布置中的岸面(land))。电路板133可以是例如母板，并且可以具有附着到它的其他部件(未示出)。电路板133可以包括导电路径和其他导电接触(未示出)，用于通过电路板133路由电力、接地和信号，如本领域中已知的那样。在一些实施例中，第二级互连137可以不将封装基板102耦合到电路板133，而是代之以可以将封装基板102耦合到另一IC封装、插入体(interposer)或任何其他合适的部件。
图1的微电子组件100还可以包括模制材料127。模制材料127可以在封装基板102上围绕管芯114中的一个或多个延伸。在一些实施例中，模制材料127可以在封装基板102上在管芯114中的一个或多个之上延伸。在一些实施例中，模制材料127可以在相关联的DTPS互连150周围在管芯114中的一个或多个和封装基板102之间延伸；在此类实施例中，模制材料127可以用作底部填充材料。在一些实施例中，模制材料127可以在相关联的DTD互连130周围在管芯114中的不同管芯之间延伸；在此类实施例中，模制材料127可以用作底部填充材料。模制材料127可以包括多种不同的模制材料(例如，底部填充材料和不同的重叠模制(overmold)材料)。模制材料127可以是绝缘材料，诸如适当的环氧(epoxy)材料。在一些实施例中，模制材料127可以包括底部填充材料，该底部填充材料是环氧助焊剂(epoxyflux)，环氧助焊剂在形成DTPS互连150-1和150-2时辅助将管芯114-1/114-2焊接到封装基板102，并且然后聚合(polymerize)和封装DTPS互连150-1和150-2。可以选择模制材料127以具有如下热膨胀系数(CTE)，该热膨胀系数(CTE)可以减轻或最小化由于微电子组件100中的不均匀热膨胀引起的管芯114和封装基板102之间的应力。在一些实施例中，模制材料127的CTE可以具有介于封装基板102的CTE(例如，封装基板102的电介质材料的CTE)和管芯114的CTE中间的值。
图1的微电子组件100还可以包括热界面材料(TIM)129。TIM 129可以包括聚合物或其他粘合剂(binder)中的导热材料(例如，金属颗粒)。TIM 129可以是热界面材料膏或导热环氧树脂(如本领域中已知的，当被施加时其可以是流体，并且可以在固化时硬化)。TIM129可以提供用于管芯114所生成的热容易地流到散热器131的路径，在该散热器131处，热可以被扩散和/或耗散。图1的微电子组件100的一些实施例可以包括跨模制材料127和管芯114的溅射背面金属化(未示出)；TIM 129(例如，焊接TIM)可以被布置在该背面金属化上。
图1的微电子组件100还可以包括散热器131。散热器131可以用于将热从管芯114移走(例如，使得热可以更容易地被热沉或其他热管理设备耗散)。散热器131可以包括任何合适的导热材料(例如，金属、适当的陶瓷、等等)，并且可以包括任何合适的特征(例如，鳍)。在一些实施例中，散热器131可以是集成散热器。
本文中公开的DTPS互连150可以采用任何合适的形式。在一些实施例中，DTPS互连150的集合可以包括焊接(例如，经受热回流(thermal reflow)以形成DTPS互连150的焊料凸块或球)。包括焊接的DTPS互连150可以包括任何适当的焊接材料，诸如铅/锡、锡/铋、共晶锡/银、三元锡/银/铜、共晶锡/铜、锡/镍/铜、锡/铋/铜、锡/铟/铜、锡/锌/铟/铋或其他合金。在一些实施例中，DTPS互连150的集合可以包括各向异性导电材料，诸如各向异性导电膜或各向异性导电膏。各向异性导电材料可以包括分散在非导电材料中的导电材料。在一些实施例中，各向异性导电材料可以包括嵌入在粘合剂或热固性粘合膜(例如，热固性联苯型环氧树脂或丙烯酸基材料)中的微观导电颗粒。在一些实施例中，导电颗粒可以包括聚合物和/或一种或多种金属(例如，镍或金)。例如，导电颗粒可以包括涂覆有镍的金或涂覆有银的铜，其又涂覆有聚合物。在另一个示例中，导电颗粒可以包括镍。当各向异性导电材料未被压缩时，从材料的一侧到另一侧可能没有导电路径。然而，当各向异性导电材料被充分压缩(例如，通过各向异性导电材料的任一侧上的导电接触)时，压缩的区附近的导电材料可以彼此接触，从而在压缩的区中形成从膜的一侧到另一侧的导电路径。
本文中公开的DTD互连130可以采用任何合适的形式。DTD互连130可以具有比微电子组件中的DTPS互连150更精细的间距。在一些实施例中，DTD互连130的集合的任一侧上的管芯114可以是未封装的管芯，和/或DTD互连130可以包括通过焊接附着到导电接触124的小导电凸块或柱(例如，铜凸块或柱)。DTD互连130可能具有太精细的间距以至于不能直接耦合到封装基板102(例如，太细以至于不能用作DTPS互连150)。在一些实施例中，DTD互连130的集合可以包括焊接。包括焊接的DTD互连130可以包括任何适当的焊接材料，诸如上述材料中的任何材料。在一些实施例中，DTD互连130的集合可以包括各向异性导电材料，诸如上述材料中的任何材料。在一些实施例中，DTD互连130可以用作数据传送通道，而DTPS互连150可以用于除其他之外的电力线和接地线。
在一些实施例中，微电子组件100中的一些或全部DTD互连130可以是金属到金属互连(例如，铜到铜互连或电镀的互连)。在这样的实施例中，DTD互连130的任一侧上的导电接触124可以被接合在一起(例如，在升高的压力和/或温度下)，而不使用中介焊料或各向异性导电材料。在一些实施例中，可以在金属到金属互连中使用焊料的薄帽(cap)以适应平面性(planarity)，并且该焊料可以在处理期间变成金属间化合物。在一些利用混合接合的金属到金属互连中，电介质材料(例如，氧化硅、氮化硅、碳化硅或有机层)可以存在于接合在一起的金属之间(例如，在提供相关联的导电接触124的铜焊盘或柱之间)。在一些实施例中，DTD互连130的一侧可以包括金属柱(例如，铜柱)并且DTD互连的另一侧可以包括凹入在电介质中的金属接触(例如，铜接触)。在一些实施例中，金属到金属互连(例如，铜到铜互连)可以包括贵金属(例如，金)或其氧化物是导电的的金属(例如，银)。在一些实施例中，金属到金属互连可以包括金属纳米结构(例如，纳米棒)，其可以具有减小的熔点。金属到金属互连可能能够比其他类型的互连可靠地传导更高的电流；例如，一些焊接互连可以在电流流动时形成脆的金属间化合物，并且可以约束通过这种互连提供的最大电流以减轻机械故障。
在一些实施例中，微电子组件100中的一些或全部DTD互连130可以是焊接互连，该焊接互连包括具有比包括在一些或全部DTPS互连150中的焊料更高熔点的焊料。例如，当在形成DTPS互连150之前形成微电子组件100中的DTD互连130(例如，如下文参考图17A-17F所讨论的)时，基于焊接的DTD互连130可以使用较高温度的焊料(例如，具有200摄氏度以上的熔点)，而DTPS互连150可以使用较低温度的焊料(例如，具有200摄氏度以下的熔点)。在一些实施例中，较高温度的焊料可以包括锡；锡和金；或锡、银和铜(例如，96.5％锡、3％银和0.5％铜)。在一些实施例中，较低温度的焊料可以包括锡和铋(例如，共晶锡铋)或者锡、银和铋。在一些实施例中，较低温度的焊料可以包括铟、铟和锡、或镓。
在本文中公开的微电子组件100中，一些或所有DTPS互连150可以具有比一些或所有DTD互连130更大的间距。由于在DTD互连130的集合的任一侧上在不同管芯114中的比在DTPS互连150的集合的任一侧上的管芯114和封装基板102之间更大的材料相似性，DTD互连130可以具有比DTPS互连150小的间距。特别地，管芯114和封装基板102的材料成分的差异可能导致由于操作期间生成的热(以及在各种制造操作期间施加的热)的管芯114和封装基板102的差异膨胀和收缩。为了减轻由该差异膨胀和收缩引起的损害(例如，开裂、焊料桥接、等等)，DTPS互连150可以比DTD互连130形成得更大并且分开得更远，这可能经历更小的热应力，这是由于DTD互连的任一侧上的管芯114对的更大的材料相似性。在一些实施例中，本文中公开的DTPS互连150可以具有80微米和300微米之间的间距，而本文中公开的DTD互连130可以具有7微米和100微米之间的间距。
微电子组件100的元件可以具有任何合适的尺寸。仅附图的子集被标记有表示尺寸的参考数字，但这仅是为了进行清楚的说明，并且本文中公开的任何微电子组件100可以具有具有本文中讨论的尺寸的部件，例如，在一些实施例中，封装基板102的厚度164可以在0.1毫米和1.4毫米之间(例如，在0.1毫米和0.35毫米之间、在0.25毫米和0.8毫米之间、或大约1毫米)。在一些实施例中，凹部108可以具有如下深度175，该深度175在10微米和200微米之间(例如，10微米和30微米之间、30微米和100微米之间、60微米和80微米之间或大约75微米)。在一些实施例中，深度175可以等于封装基板102中的电介质材料的某个数量的层。例如，深度175可以近似地等于封装基板102中的电介质材料的一层和五层之间(例如，电介质材料的两层或三层)。在一些实施例中，深度175可以等于封装基板102的顶表面上的阻焊材料(未示出)的厚度。
在一些实施例中，管芯114-1的底表面与封装基板102的接近(proximate)顶表面(在凹部108的底部处)之间的距离179可以小于管芯114-2的底表面与封装基板102的接近顶表面之间的距离177。在一些实施例中，距离179可以与距离177近似相同。在一些实施例中，管芯114-2的底表面与封装基板102的接近顶表面之间的距离177可以大于管芯114-2的底表面与管芯114-1的接近顶表面之间的距离193。在其他实施例中，距离177可以小于或等于距离193。
在一些实施例中，如图1中所示，管芯114-1的顶表面可以比封装基板102的顶表面延伸得更高。在其他实施例中，管芯114-1的顶表面可以与封装基板102的顶表面基本上共面，或者可以凹入到封装基板102的顶表面以下。图3示出了前一实施例的示例。尽管图中的各个图示出了在封装基板102中具有单个凹部108的微电子组件100，但是102的厚度可以包括多个凹部108(例如，具有相同或不同的尺寸，并且每个具有布置在其中的管芯114)或不包括凹部108。前一实施例的示例在下文参考图7-8讨论，并且后一实施例的示例在下文参考图9-11讨论。在一些实施例中，代替封装基板102的顶表面处的凹部108或除了封装基板102的顶表面处的凹部108之外，凹部108可以位于封装基板102的底表面处(例如，靠近导电接触140)。
在图1的实施例中，单个管芯114-2被示出为“跨越(span)”封装基板102和管芯114-1。在本文中公开的微电子组件100的一些实施例中，多个管芯114可以跨越封装基板102和另一管芯114。例如，图4示出了其中两个管芯114-2中的每一个具有布置在底表面处的导电接触122和导电接触124的实施例；管芯114-2的导电接触122经由DTPS互连150-2耦合到封装基板102的顶表面处的导电接触146，且管芯114-2的导电接触124经由DTD互连130耦合到管芯114的顶表面处的导电接触124。在一些实施例中，电力和/或接地信号可以通过封装基板102直接提供给图4的微电子组件100的管芯114，并且管芯114-1除其他之外可以在管芯114-2之间路由信号。
在一些实施例中，管芯114-1可以被布置为多个其他管芯114之间的桥，并且还可以具有布置于其上的附加管芯114。例如，图5示出了两个管芯114-2中的每一个具有布置在底表面处的导电接触122和导电接触124的实施例；管芯114-2的导电接触122经由DTPS互连150-2耦合到封装基板102的顶表面处的导电接触146，并且管芯114-2的导电接触124经由DTD互连130耦合到管芯114的顶表面处的导电接触124(例如，如上文参考图4讨论的)。另外，管芯114-3(或多个管芯114-3，未示出)通过这些管芯114的接近表面上的导电接触124和中介DTD互连130-2耦合到管芯114-1(例如，如上文参考图1所讨论的)。
如上所述，微电子组件100中的任何合适数量的管芯114可以是双侧管芯114。例如，图6示出了微电子组件100，其与图1共享多个元件，但包括双侧管芯114-6。管芯114-6包括在其底表面处的导电接触122和124；管芯114-6的底表面处的导电接触122经由DTPS互连150-2耦合到封装基板102的顶表面处的导电接触146，且管芯114-6的底表面处的导电接触124经由DTD互连130-1耦合到管芯114-1的顶表面处的导电接触124。管芯114-6还包括在其顶表面处的导电接触124；这些导电接触124通过DTD互连130-3耦合到管芯114-7的底表面处的导电接触124。
如上所述，封装基板102可以包括一个或多个凹部108，管芯114至少部分地布置在其中。例如，图7示出了包括具有两个凹部的封装基板102的微电子组件100：两个凹部是凹部108-1和凹部108-2。在图7的实施例中，凹部108-1嵌套(nest)在凹部108-2中，但在其他实施例中，多个凹部108不需要被嵌套。在图7中，管芯114-1至少部分地布置于凹部108-1中，且管芯114-6和114-3至少部分地布置在凹部108-2中。在图7的实施例中，如同图6的实施例，管芯114-6包括在其底表面处的导电接触122和124；管芯114-6的底表面处的导电接触122经由DTPS互连150-2耦合到封装基板102的顶表面处的导电接触146，且管芯114-6的底表面处的导电接触124经由DTD互连130-1耦合到管芯114-1的顶表面处的导电接触124。管芯114-6还包括其顶表面处的导电接触124；这些导电接触124通过DTD互连130-3耦合到管芯114-7的底表面处的导电接触124。此外，图7的微电子组件100包括跨越封装基板102和管芯114-6的管芯114-8。特别地，管芯114-8包括在其底表面处的导电接触122和124；管芯114-8的底表面处的导电接触122经由DTPS互连150-3耦合到封装基板102的顶表面处的导电接触146，且管芯114-8的底表面处的导电接触124经由DTD互连130-4耦合到管芯114-6的顶表面处的导电接触124。
在本文中公开的微电子组件100中的各种微电子组件中，单个管芯114可以从“下方”(例如，如上参考图4和5所讨论的)或从“上方”桥接到其他管芯114。例如，图8示出了与图7的微电子组件100类似的微电子组件100，但是包括2个双侧管芯114-9和114-10，以及附加管芯114-11。管芯114-9包括在其底表面处的导电接触122和124；管芯114-9的底表面处的导电接触122经由DTPS互连150-3耦合到封装基板102的顶表面处的导电接触146，且管芯114-9的底表面处的导电接触124经由DTD互连130-4耦合到管芯114-6的顶表面处的导电接触124。管芯114-6包括其顶表面处的导电接触124；这些导电接触124通过DTD互连130-3耦合到管芯114-10的底表面处的导电接触124。此外，管芯114-11包括在其底表面处的导电接触124；这些导电接触124中的一些通过DTD互连130-6耦合到管芯114-9的顶表面处的导电接触124，且这些导电接触124中的一些通过DTD互连130-5耦合到管芯114-10的顶表面处的导电接触124。因此管芯114-11可以桥接管芯114-9和114-10。
如上所述，在一些实施例中，封装基板102可以不包括任何凹部108。例如，图9示出了具有以上文参考图1讨论的方式相互互连的管芯114和封装基板102的实施例，但是其中管芯114-1没有布置在封装基板102中的凹部中。代之以，管芯114被布置在封装基板102的顶表面的平面部分上方。本文中所公开的包括凹部108的实施例中的任何合适的实施例可以具有不包括凹部108的配对(counterpart)实施例。例如，图10示出了具有以上文参考图4所讨论的方式相互互连的管芯114和封装基板102的微电子组件100，但是其中管芯114-1没有布置在封装基板102中的凹部中。
在任何附图中示出的管芯114的任何布置可以是微电子组件100中的重复图案的部分。例如，图11示出了微电子组件100的一部分，其中重复了与图10的布置类似的布置，具有多个管芯114-1和多个管芯114-2。管芯114-1可以桥接相邻管芯114-2。更一般地，本文中公开的微电子组件100可以包括管芯114的任何合适的布置。图12-16是根据各种实施例的各种微电子组件100中的多个管芯114的示例布置的顶视图。从图12-16省略了封装基板102；这些布置中的一些或所有管芯114可以至少部分地布置在封装基板102中的凹部108中，或者可以不布置在封装基板102的凹部中。在图12-16的布置中，不同的管芯114可以包括任何合适的电路。例如，在一些实施例中，管芯114A可以是有源或无源管芯，并且管芯114B可以包括输入/输出电路、高带宽存储器和/或增强型动态随机存取存储器(EDRAM)。图12-16的阵列大体上是矩形的，但是管芯114可以以任何合适的布置(例如，非矩形阵列，诸如三角形阵列、六边形阵列、等等)来定位。此外，尽管本文中说明了具有矩形占地面积(footprint)的管芯114，但管芯114可以具有任何希望的占地面积(例如，三角形、六边形、等等)，且可以以任何希望的阵列(例如，三角形、六边形、等等)布置此类管芯114。
图12示出了其中管芯114A布置在多个不同管芯114B下方的布置。管芯114A可以以本文中参考管芯114-1所公开的任何方式连接到封装基板102(未示出)，而管芯114B可以跨越封装基板102和管芯114A(例如，以本文中参考管芯114-2所公开的任何方式)。图12还示出了布置在管芯114A上的管芯114C(例如，以本文中参考管芯114-3所公开的方式)。在图12中，管芯114B“重叠”管芯114A的边缘和/或拐角，而管芯114C完全在管芯114A上方。将管芯114B至少部分地放置在管芯114A的拐角至上可以减少管芯114A中的布线拥塞且可以改进管芯114A的利用(例如，在管芯114A与管芯114B之间所需的输入/输出的数量没有大到足以需要管芯114A的全边缘的情况下)。在一些实施例中，管芯114A可以布置在封装基板102中的凹部108中。在一些实施例中，管芯114A可以布置在封装基板102中的凹部108中，并且管芯114B可以布置在封装基板102中的一个或多个凹部108中。在一些实施例中，管芯114A或114B中没有管芯可以布置在凹部108中。
图13示出了其中管芯114A布置在多个不同管芯114B下方的布置。管芯114A可以以本文中参考管芯114-1所公开的任何方式连接到封装基板102(未示出)，而管芯114B可以跨越封装基板102和管芯114A(例如，以本文中参考管芯114-2所公开的任何方式)。图13还示出了布置在管芯114A上的管芯114C(例如，以本文中参考管芯114-3所公开的方式)。在图13中，管芯114B“重叠”管芯114A的边缘，而管芯114C完全在管芯114A上方。在一些实施例中，管芯114A可以布置在封装基板102中的凹部108中。在一些实施例中，管芯114A可以布置在封装基板102中的凹部108中，并且管芯114B可以布置在封装基板102中的一个或多个凹部108中。在一些实施例中，管芯114A或114B中没有管芯可以布置在凹部108中。在图13的实施例中，管芯114B和114C可以布置在矩形阵列的一部分中。在一些实施例中，两个管芯114A可以代替图13中所示的单个管芯114A，并且一个或多个管芯114C可以“桥接”两个管芯114A(例如，以下文参考图15讨论的方式)。
图14示出了其中管芯114A布置在多个不同管芯114B下方的布置。管芯114A可以以本文中参考管芯114-1所公开的任何方式连接到封装基板102(未示出)，而管芯114B可以跨越封装基板102和管芯114A(例如，以本文中参考管芯114-2所公开的任何方式)。在图14中，管芯114B“重叠”管芯114A的边缘和/或拐角。在一些实施例中，管芯114A可以布置在封装基板102中的凹部108中。在一些实施例中，管芯114A可以布置在封装基板102中的凹部108中，并且管芯114B可以布置在封装基板102中的一个或多个凹部108中。在一些实施例中，管芯114A或114B中没有管芯可以布置在凹部108中。在图14的实施例中，管芯114B可以布置在矩形阵列的一部分中。
图15示出了如下布置，在该布置中多个管芯114A布置在多个不同的管芯114B下方，使得每个管芯114A桥接两个或更多水平或竖直相邻的管芯114B。管芯114A可以以本文中参考管芯114-1所公开的任何方式连接到封装基板102(未示出)，而管芯114B可以跨越封装基板102和管芯114A(例如，以本文中参考管芯114-2所公开的任何方式)。在图12中，管芯114B“重叠”相邻的管芯114A的边缘。在一些实施例中，管芯114A可以布置在封装基板102中的一个或多个凹部108中。在一些实施例中，管芯114A可以布置在封装基板102中的一个或多个凹部108中，并且管芯114B可以布置在封装基板102中的一个或多个凹部108中。在一些实施例中，管芯114A或114B中没有管芯可以布置在凹部108中。在图15中，管芯114A和管芯114B可以在矩形阵列中。
图16示出了如下布置，在该布置中多个管芯114A布置在多个不同的管芯114B下方，使得每个管芯114A桥接四个对角相邻的管芯114B。管芯114A可以以本文中参考管芯114-1所公开的任何方式连接到封装基板102(未示出)，而管芯114B可以跨越封装基板102和管芯114A(例如，以本文中参考管芯114-2所公开的任何方式)。在图12中，管芯114B“重叠”相邻的管芯114A的拐角。在一些实施例中，管芯114A可以布置在封装基板102中的一个或多个凹部108中。在一些实施例中，管芯114A可以布置在封装基板102中的一个或多个凹部108中，并且管芯114B可以布置在封装基板102中的一个或多个凹部108中。在一些实施例中，管芯114A或114B中没有管芯可以布置在凹部108中。在图16中，管芯114A和管芯114B可以布置在矩形阵列中。
任何合适的技术可以用于制造本文中公开的微电子组件。例如，图17A-17F是根据各种实施例的用于制造图5的微电子组件100的示例过程中的各种阶段的侧截面视图。尽管下文参考图17A-17F(以及表示制造过程的其他附图)讨论的操作是以特定顺序示出的，但是这些操作可以以任何合适的顺序来执行。另外，尽管在图17A-17F(以及表示制造过程的其他附图)中示出了特定组件，但是下文参考图17A-17F讨论的操作可以用于形成任何合适的组件。在一些实施例中，根据图17A-17F的过程制造的微电子组件100(例如，图1-11的微电子组件100中的任何微电子组件)可以具有是焊接互连的DTPS互连150-1，以及是非焊接互连(例如，金属到金属互连或各向异性导电材料互连)的DTD互连130-1和130-2。在图17A-17F的实施例中，管芯114可以首先被组装成“复合管芯(composite die)”，并且然后复合管芯可以被耦合到封装基板102。该方法可以虑及在DTD互连130的形成中的更严格的容差，并且对于相对小的管芯114可能是特别希望的。
图17A示出了包括载体202的组件300，管芯114-2和114-3布置在该载体202上。在管芯114的导电接触122和124背对载体202且管芯114-3的导电接触124背对载体202的意义上，管芯114-2和114-3“倒置(upside down)”在载体202上。可以使用诸如可移除的粘合剂之类的任何合适的技术将管芯114-2和114-3固定到载体。载体202可以包括用于在随后的制造操作期间提供机械稳定性的任何合适的材料。
图17B示出了在将管芯114-1耦合到管芯114-2和114-3之后的组件302。特别地，管芯114-1可以“倒置地”布置于组件302中，使得管芯114-1的导电接触124可以耦合到管芯114-2的导电接触124(经由DTD互连130-1)且耦合到管芯114-3的导电接触124(经由DTD互连130-2)。可以使用任何合适的技术来形成组件302的DTD互连130，诸如金属到金属附着技术、焊接技术或各向异性导电材料技术。
图17C示出了包括封装基板203的组件304。封装基板203可以在结构上类似于图5的封装基板102，但是可以不包括封装基板102的凹部108。在一些实施例中，封装基板203可以使用标准PCB制造过程来制造，并且因此封装基板203可以采用PCB的形式，如上所述。在一些实施例中，封装基板203可以是通过在电介质材料上层压或旋压(spin)并且通过激光钻孔和电镀创建导电通孔和线而形成在面板载体(panel carrier)(未示出)上的再分布层(redistribution layer)的集合。可以使用用于制造封装基板203的本领域中已知的任何方法，且出于简洁的目的，本文中将不进一步详细讨论此类方法。
图17D示出了在封装基板203中形成凹部108(图17C)以形成封装基板102之后的组件306。凹部108可以具有底表面，导电接触146在该底表面处暴露。任何合适的技术可以用于形成凹部108。例如，在一些实施例中，可以将凹部108激光钻孔向下至封装基板203中的平面金属挡块(stop)(未示出)；一旦到达金属挡块，就可以去除该金属挡块以暴露出在凹部108的底部处的导电接触146。在一些实施例中，凹部108可以通过机械钻形成。
图17E示出了在“翻转(flipping)”组件302(图17B)并且使管芯114-1及114-2与封装基板102对准(图17D)使得管芯114-1及114-2上的导电接触122与封装基板102的顶表面上的它们的相应导电接触146对准之后的组件308。
图17F示出了形成组件308(图17E)的管芯114-1/114-2和封装基板102之间的DTPS互连150，然后去除载体之后的组件310。DTPS互连150可以采用本文中公开的任何形式(例如，焊接互连或各向异性导电材料互连)，并且可以使用任何合适的技术来形成DTPS互连150(例如，质量回流(mass reflow)过程或热压缩接合过程)。组件310可以采用图5的微电子组件100的形式。可以视情况而定地执行进一步的操作(例如，提供模制材料127、提供TIM129、提供散热器131、将附加管芯114附着到封装基板102、等等)。
图18A-18B是根据各种实施例的用于制造图5的微电子组件100的另一示例过程中的各种阶段的侧截面视图。在一些实施例中，根据图18A-18B的过程制造的微电子组件100(例如，图1-11的微电子组件100中的任何微电子组件)可以具有是焊接互连的DTPS互连150-1以及也是焊接互连的DTD互连130-1和130-2。在图18A-18B的实施例中，管芯114-1可以耦合到封装基板102，并且然后可以附着剩余的管芯114。此方法可以适应封装基板102的容差和翘曲，且对于相对较大的管芯114而言可能是特别希望的。图17A-17F的过程可以有利地与非焊接DTD互连130更兼容，而图18A-18B的过程可以有利地涉及管芯114的更简单的处理。
图18A示出了将管芯114-1耦合到封装基板102之后的组件312。特别地，管芯114-1可以位于凹部108中，并且管芯114-1的底表面处的导电接触122可以通过DTPS互连150-1耦合到封装基板102的顶表面处的导电接触146。DTPS互连150-1可以采用本文中公开的任何实施例的形式，诸如焊接互连或各向异性导电材料互连。封装基板102可以根据上文参考图17C-17D讨论的任何技术来形成。
图18B示出了在将管芯114-2和114-3耦合到组件312(图18A)之后的组件314。特别地，管芯114-1的导电接触124可以耦合到管芯114-2的导电接触124(经由DTD互连130-1)且耦合到管芯114-3的导电接触124(经由DTD互连130-2)。此外，管芯114-2的导电接触122可以经由DTPS互连150-2耦合到封装基板102的顶表面处的导电接触146。可以使用任何合适的技术来形成组件314的DTD互连130-1和130-2以及DTPS互连150-2，任何合适的技术诸如是焊接技术或各向异性导电材料技术。例如，DTPS互连150-2和DTD互连130-1/130-2可以是焊接互连。组件314可以采用图5的微电子组件100的形式。可以视情况而定地执行进一步的操作(例如，提供模制材料127、提供TIM 129、提供散热器131、将附加管芯114附着到封装基板102、等等)。
图19A-19H是根据各种实施例的用于制造图5的微电子组件100的另一示例过程中的各种阶段的侧截面视图。在一些实施例中，根据图19A-19H的过程制造的微电子组件100(例如，图1-11的微电子组件100中的任何微电子组件)可以具有是非焊接互连(例如，各向异性导电材料互连)的DTPS互连150-1以及是焊接互连的DTD互连130-1和130-2。
图19A示出了包括载体202上的封装基板部分113的组件315。封装基板部分113可以是封装基板102的“顶部”部分，如下文进一步讨论的，且可以包括背对载体202的封装基板部分113的表面处的导电接触146。载体202可以采用本文中公开的任何形式。封装基板部分113可以使用诸如再分布层技术之类的任何合适的技术形成在载体202上。
图19B示出了在组件315(图19A)的封装基板部分113中形成腔111之后的组件316。例如，可以使用上文参考图17D的凹部108讨论的任何技术来形成腔111。如下文进一步详细讨论的，腔111可以对应于凹部108。
图19C示出了在将管芯114-1定位在组件316(图19B)的腔111中之后的组件318。管芯114-1可以定位在腔111中，使得导电接触122面对载体202，并且导电接触124背对载体202。在一些实施例中，可以使用拾取和放置(pick-and-place)机器将管芯114-1定位在载体202上的腔111中。
图19D示出了在将管芯114-2和114-3耦合到组件318(图19C)并且在管芯114周围提供模制材料127之后的组件320。特别地，管芯114-1的导电接触124可以耦合到管芯114-2的导电接触124(经由DTD互连130-1)并且耦合到管芯114-3的导电接触124(经由DTD互连130-2)。此外，管芯114-2的导电接触122可以经由DTPS互连150-2耦合到封装基板102的顶表面处的导电接触146。可以使用任何合适的技术来形成组件314的DTD互连130-1和130-2以及DTPS互连150-2，任何合适的技术诸如是焊接技术或各向异性导电材料技术。例如，DTPS互连150-2和DTD互连130-1/130-2可以是焊接互连。模制材料127可以采用本文中所公开的任何形式，并且可以为进一步的制造操作提供机械支持。
图19E示出了在将另一载体204附着到组件320(图19D)的顶表面之后的组件321。载体204可以采用本文中公开的载体202的任何实施例的形式。
图19F示出了在从组件321(图19E)去除载体202并且翻转结果使得封装基板部分113和管芯114-1的导电接触122暴露之后的组件322。
图19G示出了在组件322(图19F)的封装基板部分113上形成附加封装基板部分115以形成封装基板102之后的组件324。可以使用任何合适的技术来形成封装基板部分113，包括上文参考图19A讨论的任何技术、无凸块(bumpless)累积层技术、基于载体的面板(plane)级无芯封装基板制造技术或嵌入式面板级接合技术。在一些实施例中，形成封装基板部分115可以包括用金属或其他导电材料电镀管芯114-1的导电接触122作为形成封装基板102的接近导电接触146的部分；因此，管芯114-1和封装基板102之间的DTPS互连150-1可以是电镀的互连。
图19H示出了在从组件324(图19G)去除载体204并且翻转结果之后的组件325。组件325可以采用图5的微电子组件100的形式。可以视情况而定地执行进一步的操作(例如，提供TIM 129、提供散热器131、将附加管芯114附着到封装基板102、等等)。
在上文参考图1-11讨论的微电子组件100中，管芯114-1直接耦合到至少一个管芯114-2，而没有封装基板102的任何中介部分。在本文中公开的微电子组件100的其他实施例中，封装基板102的一部分可以布置在嵌入式管芯114-1和管芯114-2之间。图20-22是根据各种实施例的包括这种特征的示例微电子组件100的侧截面视图。特别地，图20-22示出了管芯114-1、114-2、114-3和114-4的布置，所述布置类似于图1中示出的布置，但是还包括在管芯114-1的顶表面和封装基板102的顶表面之间的封装基板部分148。管芯114-2、114-3和114-4可以全部耦合到该封装基板部分148。例如，管芯114-1可以包括在其底表面处的导电接触122，其经由DTPS互连150-1耦合到封装基板102的导电接触146，并且管芯114-1可以包括在其顶表面处的导电接触122，其经由DTPS互连150-4耦合到封装基板102的导电接触146(在封装基板部分148中)。
在一些实施例中，封装基板部分148可以包括具有较高导电路径密度的一个或多个区域149(例如，其中管芯114-2的占地面积与管芯114-1的占地面积重叠并且封装基板部分148包括管芯114-2与管芯114-1之间的导电路径的区域，或者其中管芯114-3的占地面积与管芯114-1的占地面积重叠并且封装基板部分148包括管芯114-3与管芯114-1之间的导电路径的区域)。因此，管芯114-2可以是包括较大间距导电接触122A及较小间距导电接触122B的混合间距管芯；较大间距导电接触122A可以耦合(通过DTPS互连150-2中的一些)到封装基板102的顶表面上的导电接触146(其自身通过封装基板102的块体(bulk)耦合到导电路径)，且较小间距导电接触122B可以耦合(通过DTPS互连150-2中的一些)到封装基板102的顶表面上的导电接触146(其自身通过封装基板部分148耦合到导电路径并且耦合到管芯114-1)。类似地，在管芯114-3的底表面处的导电接触122(其可以经由DTPS互连150-5耦合到通过封装基板部分148到管芯114-1的密集导电路径)的间距可以小于在管芯114-4的底表面处的导电接触122(其可以经由DTPS互连150-3耦合到通过封装基板102的不太密集的导电路径)的间距。封装基板102也可以包括与管芯114-1相邻的部分151及在管芯114-1下方的部分153。
图20示出了如下实施例，在该实施例中，封装基板102中的导电路径由导电线和通孔提供，如本领域中已知的那样。在其他实施例中，封装基板102可以包括导电柱(例如，铜柱)和其他结构。例如，图21示出了与图20的微电子组件100类似的微电子组件100，但是其中封装基板部分151包括布置在管芯114-1周围的多个导电柱134。导电柱134可以基本上被模制材料132围绕，模制材料132可以采用本文中所公开的模制材料127中的任何模制的形式。导电柱134可以是封装基板部分148与封装基板部分153之间的导电路径的部分。在本文中公开的实施例中的任何合适的实施例中，代替导电柱134或除了导电柱134之外，可以使用非导电柱(例如，由永久抗蚀剂或电介质形成的柱)。
导电柱134可以由任何合适的导电材料形成，任何合适的导电材料诸如是金属。在一些实施例中，导电柱134可以包括铜。导电柱134可以具有任何合适的尺寸。例如，在一些实施例中，单独的导电柱134可以具有1∶1和4∶1之间(例如，1∶1和3∶1之间)的纵横比(高度：直径)。在一些实施例中，单独的导电柱134可以具有在10微米和300微米之间的直径。在一些实施例中，单独的导电柱134可以具有在50微米和400微米之间的直径。
在封装基板102包括多个导电柱134的一些实施例中，封装基板部分151还可以包括放置环(placement ring)。例如，图22示出了与图21的微电子组件100类似的微电子组件100的实施例，但是还包括放置环136。放置环136可以由任何合适的材料(例如，具有有机材料、不锈钢或诸如玻璃、蓝宝石、polyimide或具有二氧化硅的环氧树脂之类的非导电材料的涂层的镀铜特征)形成，并且可以被成形，从而紧密地配合在管芯114-1周围。在一些实施例中，放置环136可以具有倾斜或直壁以帮助引导管芯114-1就位。因此，放置环136的形状可以与管芯114-1的占地面积的形状互补，且放置环136可以有助于在制造期间对准管芯114-1，如下文进一步讨论的那样。
包括嵌入式管芯114的微电子组件100可以包括管芯114的任何合适的布置。例如，图12-16和28-36中所示的任何布置可以用嵌入封装基板中的管芯114A、用嵌入封装基板102中的管芯114A和114B或用嵌入封装基板102中的管芯114A、114B和114C来实现。另外，根据图20-22的任何实施例，图1-11中所示的任何布置可以用嵌入封装基板102中的管芯114-1(以及可以选地管芯114中更多的管芯)来实现。
可以使用任何合适的技术来制造具有嵌入式管芯114-1(例如，在管芯114-1和管芯114-2之间具有封装基板部分148)的微电子组件100。例如，图23A-23B是根据各种实施例的用于制造图20的微电子组件100的示例过程中的各种阶段的侧截面视图。在一些实施例中，根据图23A-23B的过程制造的微电子组件100可以具有是焊接互连的DTPS互连150-1和是非焊接互连(例如，电镀的互连)的DTPS互连150-4。
图23A示出了在组件312(图18A)上形成封装基板部分148之后的组件326。封装基板部分148可以使用任何合适的技术来形成，任何合适的技术诸如是上文参考图19G的封装基板部分115的形成所讨论的技术中的任何技术。在一些实施例中，形成封装基板部分148可以包括用金属或其他导电材料电镀管芯114-1的导电接触122作为形成封装基板102的接近导电接触146的部分；因此，管芯114-1和封装基板部分148之间的DTPS互连150-4可以是电镀的互连。
图23B示出了在将管芯114-2、114-3和114-4附着到组件326(图23A)之后的组件328。可以使用任何合适的技术来形成管芯114-2、114-3和114-4与封装基板102之间的DTPS互连150，任何合适的技术诸如是焊接技术或各向异性导电材料技术。
图24A-24E是根据各种实施例的用于制造图21的微电子组件100的示例过程中的各种阶段的侧截面视图。在一些实施例中，根据图24A-24E的过程制造的微电子组件100可以具有是焊接互连的DTPS互连150-1和是非焊接互连(例如，电镀的互连)的DTPS互连150-4。
图24A示出了包括封装基板部分153的组件330。封装基板部分153可以使用任何合适的技术来制造，任何合适的技术诸如是PCB技术或再分布层技术。
图24B示出了在组件330(图24A)的封装基板部分153的顶表面上形成导电柱134之后的组件332。导电柱134可以布置在没有导电柱134存在的灭绝(de-population)区155周围。导电柱134可以采用本文中公开的任何实施例的形式，并且可以使用任何合适的技术(例如，电镀)形成。例如，导电柱134可以包括铜。
图24C示出了在将管芯114-1放置在组件332(图24B)的灭绝区155中并且将管芯114-1耦合到封装基板部分153之后的组件334。特别地，在管芯114-1的底表面处的导电接触122可以经由DTPS互连150-1耦合到在封装基板部分153的顶表面处的导电接触146。DTPS互连150-1可以采用本文中公开的任何形式，诸如焊接互连或各向异性导电材料互连。
图24D示出了在围绕组件334(图24C)的管芯114-1和导电柱134提供模制材料132以完成封装基板部分151之后的组件336。在一些实施例中，可以将模制材料132最初沉积在导电柱134和管芯114-1的顶部上面和之上，然后向后抛光(polish back)以暴露管芯114-1的顶表面处的导电接触122及导电柱134的顶表面。
图24E示出了在组件336(图24D)上形成封装基板部分148之后的组件338。封装基板部分148可以使用任何合适的技术来形成，任何合适的技术诸如是上文参考图19G的封装基板部分115的形成所讨论的技术中的任何技术。在一些实施例中，形成封装基板部分148可以包括用金属或其他导电材料电镀管芯114-1的导电接触122作为形成封装基板102的接近导电接触146的部分；因此，管芯114-1和封装基板部分148之间的DTPS互连150-4可以是电镀的互连。然后，可以根据上文参考图23B讨论的任何技术将管芯114-2、114-3和114-4附着到封装基板部分148的顶表面，以形成图21的微电子组件100。
图25A-25F是根据各种实施例的用于制造图22的微电子组件100的示例过程中的各种阶段的侧截面视图。在一些实施例中，根据图25A-25F的过程制造的微电子组件100可以具有是非焊接互连(例如，电镀的互连)的DTPS互连150-1，以及是非焊接互连(例如，电镀的互连)的DTPS互连150-4。
图25A示出了在载体202上形成多个导电柱134及放置环136之后的组件340。导电柱134可以采用本文中所公开的任何形式，并且可以使用任何合适的技术(例如，上文参考图24B讨论的技术)来形成。放置环136可以采用本文中所公开的任何形式，并且可以使用任何合适的技术(例如，本文中所公开的任何技术)形成。放置环136可以围绕没有导电柱134存在的灭绝区155。
图25B示出了在将管芯114-1定位在组件340(图25A)的放置环136内的灭绝区155中之后的组件342。如上所述，放置环136可以与管芯114-1的占地面积互补，允许管芯114-1被适当地定位。
图25C示出了在围绕组件342(图25B)的导电柱134和放置环136提供模制材料132以完成封装基板部分151之后的组件344。在一些实施例中，可以将模制材料132最初沉积在导电柱134和管芯114-1的顶部上面和之上，然后向后抛光以暴露管芯114-1的表面处的导电接触122和导电柱134的表面。
图25D示出了在组件344(图25C)上形成封装基板部分153之后的组件346。封装基板部分153可以使用任何合适的技术来形成，任何合适的技术诸如是上文参考图19G的封装基板部分115的形成所讨论的技术中的任何技术。在一些实施例中，形成封装基板部分153可以包括用金属或其他导电材料电镀管芯114-1的导电接触122作为形成封装基板102的接近导电接触146的部分；因此，管芯114-1和封装基板部分148之间的DTPS互连150-1可以是电镀的互连。
图25E示出了在将另一载体204附着到组件346(图25D)的顶表面之后的组件347。载体204可以采用本文中公开的载体202的任何实施例的形式。
图25F示出了在从组件347(图25E)去除载体202并且翻转结果使得封装基板部分151和管芯114-1的其他导电接触122被暴露之后的组件348。然后，可以根据上文参考图24E讨论的任何技术在组件348上形成封装基板部分148，并且可以将管芯114-2、114-3和114-4附着到封装基板部分148的顶表面(例如，根据上文参考图23B讨论的任何技术)以形成图21的微电子组件100。
在本文中所公开的任何实施例中，可以通过组装两个单独制造的子部分来形成封装基板102的一部分。例如，图26A-26D是根据各种实施例的用于制造图21的微电子组件100的另一示例过程中的各种阶段的侧截面视图。图26A-26D的过程包括从两个子部分的封装基板部分153的组装，但是可以从多个子部分形成任何封装基板102(或其部分)。
图26A示出了在形成封装基板子部分153A并且在其上形成导电柱134之后的组件350。导电柱134可以采用本文中所公开的实施例中的任何实施例的形式，且封装基板子部分153A可以表示封装基板部分153的上半部分，如下文进一步讨论的。
图26B示出了在将管芯114-1附着到组件350(图26A)，在导电柱134和管芯114-1周围提供模制材料132以完成封装基板部分151，并且在封装基板部分151上形成封装基板部分148之后的组件352。这些操作可以采用上文讨论的任何形式。
图26C示出了在使组件352(图26B)与封装基板子部分153B对准之后的组件354。特别地，封装基板子部分153A可以被带到接近于封装基板子部分153B。
图26D示出了在将组件354(图26C)的封装基板子部分153A和封装基板子部分153B耦合到一起以形成封装基板部分153之后的组件356。管芯114-2、114-3和114-4可以附着到封装基板部分148的顶表面(例如，根据上文参考图23B讨论的任何技术，诸如焊接或各向异性导电材料技术)，以形成图21的微电子组件100。
本文中公开的微电子组件100可以包括甚至在管芯114-1没有嵌入封装基板102中时(例如，甚至在不存在封装基板部分148时)的封装基板102中的导电柱134。例如，图27示出了示例微电子组件100，其中封装基板102包括导电柱134而没有封装基板部分148。在图27的微电子组件100中，在管芯114-2的底表面处的导电接触122经由DTPS互连150-2耦合到导电柱134，并且在管芯114-2的底表面处的导电接触124经由DTD互连130-2耦合到在管芯114-1的顶表面处的导电接触122。在本文中公开的其他微电子组件100中的任何微电子组件可以视情况而定地包括导电柱134。
本文中公开的微电子组件100可以用于任何合适的应用。例如，在一些实施例中，微电子组件100可以用于提供现场可编程门阵列(FPGA)收发器和III-V放大器的超高密度和高带宽互连。例如，管芯114-1可以包括FPGA收发器电路或III-V放大器，且管芯114-2可以包括FPGA逻辑。管芯114-1与管芯114-2之间的通信可以经历比如果此类通信是通过中间设备(例如，单独的硅桥)路由的更少的延迟。在一些实施例中，管芯114-1和管芯114-2之间的DTD互连130-1的间距可以小于100微米(例如，在25微米和55微米之间)，并且管芯114-2和封装基板102之间的DTPS互连150-2的间距可以大于80微米(例如，在100微米和150微米之间)。这样的应用可能特别适合于军事电子设备、5G无线通信、WiGig通信和/或毫米波通信。
更一般地，按照一些常规方法，本文中公开的微电子组件100可以允许不同种类的功能电路的“块”分布到管芯114中的不同管芯中，而不是使所有电路都包括在单个大管芯中。在一些此类常规方法中，单个大管芯将包括所有这些不同电路以实现电路之间的高带宽、低损耗通信，且可以选择性地禁用这些电路中的一些或全部以调整大管芯的能力。然而，由于微电子组件100的DTD互连130可以允许管芯114中的不同管芯之间的高带宽、低损耗通信，所以可以将不同的电路分布到不同的管芯114中，通过允许容易地交换不同的管芯114(例如，使用不同的制造技术形成的管芯114)以实现不同的功能性来减少制造的总成本、提高产量并且增加设计灵活性。另外，堆叠在另一管芯114的顶部上的管芯114可以比如果两个管芯的电路组合成更远离散热器131的单个管芯更靠近散热器131，从而改进热性能。
在另一示例中，在微电子组件100中包括有源电路的管芯114-1可以用于在其他管芯114之间(例如，在各种实施例中，在管芯114-2和114-3之间，或在多个不同的管芯114-2之间)提供“有源”桥。在一些这样的实施例中，电力递送可以通过封装基板102被提供到管芯114-1和其他管芯114的“底部”，而不需要通过其路由电力的在管芯140-1上方的封装基板102的附加层。
在另一示例中，微电子组件100中的管芯114-1可以是处理设备(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器、等等)，并且管芯114-2可以包括高带宽存储器、收发器电路和/或输入/输出电路(例如，双数据速率传输电路、外围部件互连快速电路、等待)。在一些实施例中，管芯114-1可以包括用以与高带宽存储器管芯114-2对接的导电接触124的集合、用以与输入/输出电路管芯114-2对接的导电接触124的不同集合、等等。可以针对即将到来的应用选择特定的高带宽存储器管芯114-2、输入/输出电路管芯114-2、等等。
在另一示例中，微电子组件100中的管芯114-1可以是高速缓存存储器(例如，三级高速缓存存储器)，并且一个或多个管芯114-2可以是共享管芯114-1的高速缓存存储器的处理设备(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器、等等)。
如上所述，在任何附图中示出的管芯114的任何布置可以是微电子组件100中的重复图案的部分。尽管图12-16在上文被描述为各种微电子组件100中的多个管芯114的示例布置的“顶”视图，但是图12-16的布置也可以表示“底”视图(即，如下布置：其中管芯114B至少部分地在管芯114A和封装基板102之间，并且管芯114C在管芯114A和封装基板102之间)。在该“翻转”取向中，图12-16中的管芯114中的一些或全部可以至少部分地布置在封装基板102中的凹部108中，或者可以不布置在封装基板102的凹部中，并且不同的管芯114可以包括任何合适的电路(例如，管芯114A可以是有源或无源管芯，并且管芯114B可以包括输入/输出电路(例如，封装内输入/输出电路或外部输入/输出电路，诸如双数据速率或外围部件互连高速电路)、高带宽存储器和/或增强型动态随机存取存储器(EDRAM))。在一些实施例中，管芯114中的一个或多个可以包括存储器设备(例如，随机存取存储器)、I/O驱动器、高带宽存储器、加速器电路(例如，人工智能加速器电路)、专用集成电路(例如，人工智能专用集成电路)、现场可编程门阵列、处理器核、中央处理单元、图形处理单元或任何合适的电路。
图28-32是根据各种实施例的各种微电子组件100中的多个管芯114的其他示例布置的“顶”视图。从图28-31省略了封装基板102；图28-31的布置中的一些或所有管芯114可以至少部分地布置在封装基板102中的凹部108中，或者可以不布置在封装基板102的凹部中。图28-31的布置的不同管芯114可以包括任何合适的电路(例如，上文参考图12-16讨论的电路中的任何电路)。正如图12-16也可以表示“底”视图那样，图28-31的布置也可以表示“底”视图(即，如下布置：其中管芯114B至少部分地布置在102的封装的管芯114A之间)。
图28-30示出了与图15的布置类似的布置，但是具有“桥接”相邻的管芯114B的更少的管芯114A。更一般地，本文中公开的微电子组件100可以包括任何所示布置的更稀疏版本(例如，包括比所示布置更少的管芯114A和/或114B的布置)。图28的布置从图15的布置省略了中央管芯114A中的一些，而图29的布置从图15的布置省略了外围管芯114A中的一些。在图30的布置中，已经省略了管芯114A中的各种管芯，使得该布置具有蛇形或“S”形状；这仅仅是说明性的，并且在微电子组件100中的管芯114的布置可以具有任何希望的占地面积或其他结构。
图31-32示出了与图16的布置类似的布置，但是具有“桥接”相邻的管芯114A的更少的管芯114B。特别地，图31的布置从图12的布置省略了中央管芯114B，而图32的布置从图12的布置省略了外围管芯114B中的一些。
在一些实施例中，包括在微电子组件100中的一些或所有管芯114可以支持管芯114之间的通信网络170。特别地，包括在微电子组件100中的一些或所有管芯114可以包括到管芯114中的其他管芯的通信路径172，使得数据可以经由这些通信路径172在管芯114中的不同管芯之间路由。在一些这样的实施例中，管芯114中的不同管芯可以是不同的核处理器，在这些核处理器之间，高带宽通信是希望的以实现高性能。在一些实施例中，通信网络170中的通信路径172可以包括一个或多个时钟线(例如，以控制和协调沿着通信路径172的通信的时序)和一个或多个数据线(例如，用于数据的通信)。在一些实施例中，时钟和数据信号可以集成在一个或多个线路中，以在不同的管芯114之间形成通信路径172。例如，可以通过增加附加线路和/或通过增加时钟速率来增加通信路径172的带宽。
在一些实施例中，两个管芯114之间的通信路径172可以穿过两个管芯114之间的DTD互连130。例如，在类似于图11中所示的布置的布置中，管芯114-1与特定管芯114-2之间的通信路径172可以穿过管芯114-1与特定管芯114-2之间的DTD互连130-1。允许两个管芯114通过不通过封装基板102路由的通信路径172通信可以减少损耗、减少错误和/或改进等待时间(latency)。
在一些实施例中，图12-16或28-32的布置中的任何布置中的“拐角”管芯114B可以包括封装上(on-package)存储器设备(例如，随机存取存储器)、I/O电路(例如，I/O驱动器)、高带宽存储器、加速器、专用集成电路(例如，人工智能专用集成电路)、现场可编程门阵列或任何其他合适的电路，并且与这些拐角管芯114B直接通信的管芯114A可以是在通信网络170的协议与可由拐角管芯114B的接口读取的协议之间转换信号的转译器(translator)管芯114(例如，包括转译电路404，如下文所讨论的)。以此方式，具有不同接口的不同管芯114可以被包括在单个微电子组件100中(并且视情况而定通过中介管芯114执行转译)。
在一些实施例中，微电子组件100可以包括在服务器中，并且许多管芯114A可以是处理核。在一些此类实施例中，使存储器设备物理上接近于这些处理核可以是有用的，且因此管芯114B中的一些或全部(例如，围绕布置的外围的管芯114B中的一些)可以是存储器设备。
图33-36示出了可以在本文中讨论的管芯114的一些示例布置中实现的通信网络170(及其组成(constituent)通信路径172)的一些示例。例如，图33通过图15的布置示出了示例通信网络170。在图33的实施例中，管芯114中的每一个可以与其最近的邻居直接通信；特别地，管芯114A可以从/向其占地面积与管芯114A的占地面积重叠的两个管芯114B接收数据/发射数据，且管芯114B可以从/向其占地面积与管芯114B的占地面积重叠的两个、三个或四个管芯114A接收数据/发射数据(例如，利用在重叠区中的DTD互连130)。
图34还通过图15的布置示出了示例通信网络170。在图34的实施例中，通信网络170可以以蛇形或“S”形状路由通过管芯114，使得任何管芯114B可以从/向管芯114A中的最多两个管芯接收数据/发射数据，管芯114A的占地面积与管芯114B的占地面积重叠。
图35通过图16的布置示出了示例通信网络170。在图35的实施例中，在每个管芯114A与其四个最近邻居管芯114B(其拐角与管芯114A的拐角重叠)之间存在通信路径172。
在一些实施例中，微电子组件100可以通过管芯114中的一些或全部来支持多个不同的通信网络170。例如，第一通信网络170可以具有较高的功耗和较低的等待时间，而第二通信网络170可以具有较低的功耗和较高的等待时间。可以使用第一通信网络170在管芯114之间传送较高优先级或时间关键数据，而可以使用第二通信网络在管芯114之间传送较低优先级或时间不敏感数据。包括在微电子组件100中的一个或多个通信网络170可以具有相同的拓扑(例如，管芯114之间的通信路径172的相同图案)或不同的拓扑。例如，图36示出了支持两个示例通信网络170-1和170-2的图32的布置。管芯114中的某些管芯可以耦合到通信网络170-1，管芯114中的某些管芯可以耦合到通信网络170-2，并且管芯114中的某些管芯可以耦合到通信网络170-1和170-2两者。在另一示例中，类似于图15的布置的布置可以包括两个不同的通信网络170，每个具有类似于图33中所示的通信网络170的拓扑(例如，但是具有不同的功耗/性能)。更一般地，在本文中公开的任何微电子组件100中的管芯114的任何布置可以包括具有任何希望的拓扑(例如，星形拓扑、部分网状拓扑、全网状拓扑、簇树拓扑、等等)的一个或多个通信网络170。
包括在微电子组件100中的管芯114可以具有任何合适的结构。例如，图37-40示出了可以包括在微电子组件100中的管芯114的示例管芯。图37-40中所示的管芯114可以包括管芯基板1602、一个或多个器件层1604和/或一个或多个金属化堆叠1619；这些元件将在下文参考图44进一步详细讨论。
图37是根据各种实施例的图11的管芯114-2的示例的侧截面视图。如图37中所示，管芯114-2可以包括管芯基板1602、一或多个器件层1604及金属化堆叠1619。金属化堆叠1619可以在导电接触122/124与器件层1604之间，并且器件层1604可以在管芯基板1602与金属化堆叠1619之间。通过金属化堆叠1619的导电路径(例如，由导线和/或通孔形成)可以导电地耦合器件层1604中的器件(例如，晶体管)和导电接触122/124。尽管图37的管芯114-2在本文中被讨论为属于图11的实施例，但图37中所表示的管芯114-2的结构可以是本文中所公开的单侧管芯114中的任何合适管芯的结构。
图38是根据各种实施例的图11的管芯114-1的示例的侧截面视图。如图37中所示的，管芯114-1可以包括管芯基板1602、一或多个器件层1604及金属化堆叠1619。金属化堆叠1619可以在导电接触122与器件层1604之间，器件层1604可以在管芯基板1602与金属化堆叠1619之间，并且管芯基板1602可以在器件层1604与导电接触124之间。一个或多个贯穿基板通孔(TSV)123可以延伸通过管芯基板1602。通过金属化堆叠1619的导电路径(例如，由导电线和/或通孔形成)可以导电地耦合器件层1604中的器件(例如，晶体管)和导电接触122，而TSV 123可以导电地耦合器件层1604中的器件和导电接触124。
图39是根据各种实施例的图11的管芯114-1的另一示例的侧截面视图。如图39中所示的，管芯114-1可以包括管芯基板1602、一或多个器件层1604及金属化堆叠1619。金属化堆叠1619可以在导电接触124和器件层1604之间，器件层1604可以在管芯基板602和金属化堆叠1619之间，并且管芯基板1602可以在器件层1604和导电接触122之间。一个或TSV123可以延伸通过管芯基板1602。通过金属化堆叠1619的导电路径可以导电地耦合器件层1604中的器件和导电接触124，而TSV 123可以导电地耦合器件层1604中的器件和导电接触122。尽管图39的管芯114-1在本文中被讨论为属于图11的实施例，但图39中所表示的管芯114-1的结构可以是本文中所公开的双侧管芯114中的任何合适管芯的结构。当管芯114-2如图37中所示而被结构化且耦合到如图39中所示而被结构化的管芯114-1(经由DTD互连130)时，两个管芯114的器件层1604之间的距离可以是小的且DTD互连130可以紧密间隔，导致比如果管芯114-1如图38中所示而被结构化(且管芯114-2通过TSV 123与管芯114-1通信)更大的可以实现带宽。然而，在这类实施例中，可以从封装基板102通过TSV 123将电力传递到管芯114-2；由于TSV 123可以间隔得更宽，所以与在其中如图38中所示地结构化管芯114-1的实施例中相比，电力传递的密度可能受到更多限制。
图40是根据各种实施例的图11的管芯114-1的另一示例的侧截面视图。如图40中所示，管芯114-1可以包括第一金属化堆叠1619-1、一个或多个器件层1604和第二金属化堆叠1619-2。金属化堆叠1619-1可以在导电接触122和器件层1604之间，器件层1604可以在第一金属化堆叠1619-1和第二金属化堆叠1619-2之间，并且第二金属化堆叠1619-2可以在器件层1604和导电接触124之间。通过第一金属化堆叠1619-1的导电路径可以导电地耦合器件层1604中的器件和导电接触122，而通过第二金属化堆叠1619-2的导电路径可以导电地耦合器件层1604中的器件和导电接触124。在图40的实施例中，器件层1604可以首先制造在管芯基板1602上(例如，如下文参考图44所讨论的)，一个金属化堆叠1619可以形成在器件层1604上(例如，如下文参考图44所讨论的)，然后管芯基板1602的块体可以被移除，并且第二金属化堆叠1619形成在器件层1604的另一侧上。
管芯114-1可以具有不同于图37-40中所示的结构的结构。例如，在一些实施例中，管芯114-1可以具有与图40中所描绘的结构类似的结构，并且还包括在第一金属化堆叠1619-1与导电接触122之间的管芯基板1602(以及其中的TSV 123)。
包括在微电子组件中的管芯114中的一个或多个可以包括支持通信网络170的操作的电路。图41是根据各种实施例的可以包括在管芯114中的一个或多个中的各种电路的框图。特定管芯114可以包括图41中所示的电路中的一些或全部。例如，在一些实施例中，耦合到通信网络114的所有管芯114可以包括放大电路402(例如，中继器(repeater)电路)。
在一些实施例中，管芯114可以包括接收器电路401。接收器电路401可以被配置为接收从管芯114中的另一个沿着通信路径172发射到管芯114的信号。在一些实施例中，接收器电路401可以包括用于去除或整形噪声的滤波电路、基带转换电路或任何其他适当的电路。
在一些实施例中，管芯114可以包括放大电路402。放大电路402可以包括用于放大由接收器电路401接收的信号(例如，由发射器电路409沿着导电路径172发射的)的幅度的电路。在一些实施例中，放大电路402可以包括中继器电路(例如，双边(bilateral)中继器电路或单边(unilateral)中继器电路)，以抵消信号在沿着导电路径172发射时信号经历的电阻损耗。
在一些实施例中，管芯114可以包括转译电路404。转译电路404可以用于将根据第一协议接收的信号转换成可以根据第二不同的协议发射的信号。例如，在一些实施例中，转译电路404可以将数据转译成双数据速率协议的或外围部件互连快速协议。
在一些实施例中，管芯114可以包括纠错电路406。纠错电路406可以对管芯114所接收的信号执行任何合适的检错技术(例如，重复码技术、奇偶校验位技术、校验和技术、循环冗余校验技术或散列函数技术)和/或可以对管芯114所接收的信号执行任何合适的纠错技术(例如，自动重复请求技术或纠错码技术)。在一些实施例中，管芯114可以在发射(或以其他方式处理)接收的信号之前纠正那些信号中的错误。
在一些实施例中，管芯114可以包括路由电路408。路由电路408可以被配置为在数据由接收器电路401接收且以另一管芯114为目的地时确定数据应在哪个导电路径172上路由和/或路由到哪个其他管芯114。路由电路408可以利用关于其他管芯114或(一个或多个)通信网络170的状态的任何可以用信息来确定在哪个导电路径172上路由传出数据流量。例如，在一些实施例中，路由电路408可以利用表示不同导电路径172的等待时间的数据、表示不同导电路径172的拥塞的数据、表示不同导电路径172的利用的数据、表示在不同管芯114处可用的功率的数据、表示通信网络170中的其他导电路径172的布置的数据(例如，以确定到目的地管芯114的最短路径)、等等。在一些实施例中，路由电路408可以利用关于传出数据的任何可用信息来确定将传出数据路由到何处。例如，路由电路408可以确定传出数据是相对高优先级数据，并且可以选择如下导电路径172，其是较高功率、较低等待时间通信网络170的部分(而不是是较低功率、较高等待时间通信网络170的部分的导电路径172)。通常，路由电路408可以实现任何合适的路由技术。
在一些实施例中，管芯114可以包括发射器电路409。发射器电路409可以被配置成沿着通信路径172向管芯114中的另一个发射信号。在一些实施例中，发射器电路172可以包括基带转换电路或任何其他适当的电路。在一些实施例中，到另一管芯114的通信路径172可以路由通过封装基板102(例如，通过DTPS互连150)。
如上所述，管芯114可以执行用于支持沿着通信网络170的通信的任何合适的操作。图42是根据各种实施例的在微电子组件100中传送数据的示例方法500的流程图。尽管可以参考本文中所公开的管芯114的特定实施例来示出方法500的操作，但方法1000可以由本文中所公开的管芯114中的任何合适的管芯来实现。另外，尽管在图42中操作被示出一次并且被以特定顺序示出，但是操作可以如希望的那样被重新排序和/或重复(例如，当基本上同时接收和发射数据时并行地执行不同的操作)。
在502处，管芯114(例如，接收器电路401)可以从另一管芯114接收数据。例如，管芯114(例如，管芯114-1或管芯114-2)可以经由通信网络170的通信路径172从另一管芯114(例如，管芯114-2或管芯114-1)接收数据。
在504处，管芯114(例如，路由电路408)可以确定所接收数据是否已到达其目的地(即，数据的目的地是否是管芯114本身)。在一些实施例中，例如，管芯114可以通过标识与数据相关联的一个或多个数据分组的报头中的数据的目的地的指示符(例如，目的地地址)(连同数据的源的指示符、检错/纠错位、等等)来做出该确定。如果管芯114在504处确定所接收的数据已到达其目的地，则管芯114可以继续进行到514且消耗该数据(例如，将其提供到管芯114中所包括的其他电路以供处理，而不进一步将该数据发射到另一管芯114)。
如果在504处管芯114确定所接收的数据尚未到达其目的地，则管芯114(例如，路由电路408)可以继续进行到506且确定数据的优先级。在一些实施例中，例如，管芯114可以通过标识与数据相关联的一个或多个数据分组的报头中的数据的类型或优先级的指示符来做出该确定。在一些实施例中，可以不执行506的操作。
在508处，管芯114(例如，路由电路408)可以选择下一跳管芯114和/或通信路径172用于发射数据。在一些实施例中，管芯114可以具有对多个通信网络170(例如，具有不同的性能水平)的访问，并且可以至少部分地基于希望的通信网络170(例如，基于数据的优先级)来选择下一跳管芯114和/或通信路径172。在一些实施例中，管芯114可以仅是单个通信网络170的部分，并且可以根据上述实施例中的任何实施例来选择下一跳管芯114和/或通信路径172(例如，以最小化到目的地管芯114的跳数、最小化到目的地管芯114的等待时间、等等)。在一些实施例中，另一管芯114可能已确定数据被带往通过通信网络170的路径，且可能已将此路径的指示符附着到与数据相关联的分组；在这样的实施例中，管芯114可以基于预定路径的指示符来确定下一跳管芯114和/或通信路径172。在一些实施例中，管芯114可以仅在单个方向上路由数据，或可以仅与两个其他管芯114通信，且因此可以容易地确定数据的发射方向而不必执行更复杂的分析(例如，管芯114可以简单地重复数据且在已知方向上通过通信网络170传送数据)。
在510处，管芯114(例如，放大电路402、转译电路404和/或纠错电路406)可以处理数据和/或调整信号。例如，在一些实施例中，管芯114可以包括中继器电路以在将信号发射到另一管芯114之前放大所述信号。在一些实施例中，管芯114可以在向另一管芯114发射数据之前执行纠错或转译。
在512处，管芯114(例如，发射器电路409)可以通过通信路径172将数据发射到下一跳管芯。
本文中公开的微电子组件100可以包括在任何合适的电子部件中。图43-46示出了可以包括或被包括在本文中公开的任何微电子组件100中的装置的各种示例。
图43是可以被包括在本文中公开的任何微电子组件100(例如，如管芯114中任何合适的管芯)中的晶片1500和管芯1502的顶视图。晶片1500可以由半导体材料组成，并且可以包括具有形成于晶片1500的表面上的IC结构的一个或多个管芯1502。每个管芯1502可以是包括任何合适IC的半导体产品的重复单元。在半导体产品的制造完成之后，晶片1500可以经历单片化过程，其中管芯1502彼此分离以提供半导体产品的分立“芯片”。管芯1502可以是本文中公开的管芯114中的任何管芯。管芯1502可以包括一个或多个晶体管(例如，下文讨论的图44的晶体管1640中的一些)、用于将电信号路由到晶体管的支持电路、无源部件(例如，信号迹线、电阻器、电容器或电感器)和/或任何其他IC部件。在一些实施例中，晶片1500或管芯1502可以包括存储器设备(例如，随机存取存储器(RAM)设备，诸如静态RAM(SRAM)设备、磁性RAM(MRAM)设备、电阻RAM(RRAM)设备、导电桥接RAM(CBRAM)设备、等等)、逻辑器件(例如，AND、OR、NAND或NOR门)或任何其他合适的电路元件。这些设备中的多个设备可以被组合在单个管芯1502上。例如，由多个存储器设备形成的存储器阵列可以形成在与处理设备(例如，图46的处理设备1802)或被配置为将信息存储于存储器设备中或执行存储于存储器阵列中的指令的其他逻辑相同的管芯1502上。可以使用管芯到晶片组装技术来制造本文中公开的微电子组件100中各种微电子组件，在管芯到晶片组装技术中，一些管芯114被附着到包括管芯中114的其他管芯的晶片1500，并且随后将晶片1500单片化。
图44是可以被包括在本文中公开的任何微电子组件100中(例如，在任何管芯114中)的IC器件1600的截面侧视图。IC器件1600中的一个或多个可以被包括在一个或多个管芯1502(图43)中。IC器件1600可以形成在管芯基板1602(例如，图43的晶片1500)上，并且可以被包括在管芯(例如，图43的管芯1502)中。管芯基板1602可以是由半导体材料系统组成的半导体基板，半导体材料系统包括例如n型或p型材料系统(或两者的组合)。管芯基板1602可以包括例如使用体硅(bulk silicon)或绝缘体上硅(SOI)子结构形成的晶体基板(crystalline substrate)。在一些实施例中，可以使用替代材料形成管芯基板1602，替代材料可以与硅组合或可以不与硅组合，替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。也可以使用分类为II-VI族、III-V族或IV族的另外的材料来形成管芯基板1602。虽然这里描述了可以从其形成管芯基板1602的材料的几个示例，但是可以使用可以用作IC器件1600的基础的任何材料。基板1602可以是单片化管芯(例如，图43的管芯1502)或晶片(例如，图43的晶片1500)的部分。
IC器件1600可以包括布置在管芯基板1602上的一个或多个器件层1604。器件层1604可以包括形成在管芯基板1602上的一个或多个晶体管1640(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。器件层1604可以包括例如一个或多个源极和/或漏极(S/D)区1620、控制S/D区1620之间的晶体管1640中的电流的栅极1622以及向/从S/D区1620路由电信号的一个或多个S/D接触1624。晶体管1640可以包括为了清楚起见而未描绘的附加特征，诸如器件隔离区、栅极接触以及诸如此类。晶体管1640不限于图44中所描绘的类型和配置，并且可以包括各种各样的其他类型和配置，诸如例如平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括FinFET晶体管，诸如双栅晶体管或三栅晶体管，以及环绕(wrap-around)或全环绕(all-around)栅晶体管，诸如纳米带和纳米线晶体管。
每个晶体管1640可以包括由至少两层形成的栅极1622、至少两层是栅极电介质和栅极电极。栅极电介质可以包括一层或层的堆叠。一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括元素，诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌。可以用在栅极电介质中的高k材料的示例包括但不限于氧化铪、铪硅氧化物(hafnium silicon oxide)、氧化镧、镧铝氧化物(lanthanum aluminumoxide)、氧化锆、锆硅氧化物(zirconium silicon oxide)、氧化钽、氧化钛、钡锶钛氧化物(barium strontium titanium oxide)、钡钛氧化物(barium titanium oxide)、锶钛氧化物(strontium titanium oxide)、氧化钇、氧化铝、铅钪钽氧化物(1ead scandiumtantalum oxide)和铌锌酸铅(lead zinc niobate)。在一些实施例中，当使用高k材料时，可以对栅极电介质执行退火过程以改进其质量。
栅极电极可以形成在栅极电介质上并且可以包括至少一个p型功函数金属或n型功函数金属，这取决于晶体管1640是p型金属氧化物半导体(PMOS)还是n型金属氧化物半导体(NMOS)晶体管。在一些实现中，栅极电极可以由两个或更多金属层的堆叠组成，其中一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。为了其他目的，可以包括另外的金属层，诸如阻挡层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)以及下文参考NMOS晶体管讨论的任何金属(例如，用于功函数调谐)。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)以及上文参考PMOS晶体管讨论的任何金属(例如，用于功函数调谐)。
在一些实施例中，当作为沿着源极-沟道-漏极方向的晶体管1640的截面查看时，栅极电极可以由U形结构组成，该U形结构包括基本上平行于管芯基板1602的表面的底部部分和基本上垂直于管芯基板1602的顶表面的两个侧壁部分。在其他实施例中，形成栅极电极的金属层中的至少一个可以简单地是平面层，其基本上平行于管芯基板1602的顶表面，并且不包括基本上垂直于管芯基板1602的顶表面的侧壁部分。在其他实施例中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由形成于一个或多个平面非U形层顶部的一个或多个U形金属层组成。
在一些实施例中，侧壁间隔物(spacer)对可以形成在栅极堆叠的相对侧上以将栅极堆叠括起来(bracket)。侧壁间隔物可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氮氧化硅(silicon oxynitride)之类的材料形成。用于形成侧壁间隔物的过程在本领域中是公知的，并且通常包括沉积和蚀刻过程步骤。在一些实施例中，可以使用多个间隔物对；例如，两对、三对或四对侧壁间隔物可以形成于栅极堆叠的相对侧上。
S/D区1620可以与每个晶体管1640的栅极1622相邻地形成在管芯基板1602内。S/D区1620可以使用例如注入/扩散过程或蚀刻/沉积过程形成。在前一过程中，可以将诸如硼、铝、锑、磷或砷之类的掺杂剂离子注入到管芯基板1602中以形成S/D区1620。激活掺杂剂并使它们更远地扩散到管芯基板1602中的退火过程可以在离子注入过程之后。在后一过程中，可以首先蚀刻管芯基板1602以在S/D区1620的位置处形成凹部。然后，可以执行外延沉积过程，以用用于制造S/D区1620的材料填充凹部。在一些实现中，可以使用诸如硅锗(silicon germanium)或碳化硅之类的硅合金来制造S/D区1620。在一些实施例中，外延沉积的硅合金可以原位掺杂有诸如硼、砷或磷之类的掺杂剂。在一些实施例中，S/D区1620可以使用一个或多个替代(alternate)半导体材料来形成，一个或多个替代半导体材料诸如是锗或III-V族材料或合金。在进一步的实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区1620。
诸如电力和/或输入/输出(I/O)信号之类的电信号可以通过布置在器件层1604上的一个或多个互连层(在图44中被示出为互连层1606-1610)向和/或从器件层1604的器件(例如，晶体管1640)路由。例如，器件层1604的导电特征(例如，栅极1622和S/D接触1624)可以与互连层1606-1610的互连结构1628电耦合。一个或多个互连层1606-1610可以形成IC器件1600的金属化堆叠(也称为“ILD堆叠”)1619。
根据多种设计，互连结构1628可以被布置在互连层1606-1610内以路由电信号；特别地，该布置不限于图44中描绘的互连结构1628的特定配置。尽管图44中描绘了特定数量的互连层1606-1610，但是本公开的实施例包括具有比所描绘的更多或更少互连层的IC器件。
在一些实施例中，互连结构1628可以包括填充有诸如金属之类的导电材料的线1628a和/或通孔1628b。线1628a可以被布置成在与管芯基板1602的表面基本上平行的平面的方向上路由电信号，器件层1604在基板1602的表面上形成。例如，从图44的角度，线1628a可以在进出页面的方向上路由电信号。通孔1628b可以被布置成在与管芯基板1602的表面基本上垂直的平面的方向上路由电信号，器件层1604在管芯基板1602的表面上形成。在一些实施例中，通孔1628b可以将不同互连层1606-1610的线1628a电耦合在一起。
互连层1606-1610可以包括布置在互连结构1628之间的电介质材料1626，如图44中所示。在一些实施例中，在互连层1606-1610的不同互连层中在互连结构1628之间布置的电介质材料1626可以具有不同的成分；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的成分可以是相同的。
第一互连层1606(称为金属1或“M1”)可以直接形成在器件层1604上。在一些实施例中，第一互连层1606可以包括线1628a和/或通孔1628b，如图所示。第一互连层1606的线1628a可以与器件层1604的接触(例如，S/D接触1624)耦合。
第二互连层1608(称为金属2或“M2”)可以直接形成在第一互连层1606上。在一些实施例中，第二互连层1608可以包括通孔1628b以将第二互连层1608的线1628a与第一互连层1606的线1628a耦合。尽管为了清楚起见，用每个互连层内(例如，在第二互连层1608内)的线在结构上描绘了线1628a和通孔1628b，但是在一些实施例中，线1628a和通孔1628b可以在结构上和/或在材料上是相连的(contiguous)(例如，在双镶嵌(dual-damascene)过程期间被同时填充)。
根据结合第二互连层1608或第一互连层1606描述的类似技术和配置，第三互连层1610(称为金属3或“M3”)(以及根据需要，附加互连层)可以连续地形成在第二互连层1608上。在一些实施例中，在IC器件1600中的金属化堆叠1619中“更高(higher up)”(即，更远离器件层1604)的互连层可以更厚。
IC器件1600可以包括形成在互连层1606-1610上的一个或多个导电接触1636和阻焊材料1634(例如聚酰亚胺或类似材料)。在图44中，导电接触1636被示出为采用接合焊盘的形式。导电接触1636可以与互连结构1628电耦合并且被配置为将(一个或多个)晶体管1640的电信号路由到其他外部设备。例如，焊接接合(solder bond)可以形成在一个或多个导电接触1636上以将包括IC器件1600的芯片与另一部件(例如，电路板)机械地和/或电耦合。IC器件1600可以包括附加的或替代的结构，以路由来自互连层1606-1610的电信号；例如，导电接触1636可以包括将电信号路由到外部部件的其他类似特征(例如，柱)。导电接触1636可以视情况而定地用作导电接触122或124。
在其中IC器件1600是双侧管芯(例如，类似于管芯114-1)的一些实施例中，IC器件1600可以包括在(一个或多个)器件层1604的相对侧上的另一金属化堆叠(未示出)。此金属化堆叠可以包括如上文参考互连层1606-1610所讨论的多个互连层，以在(一个或多个)器件层1604与IC器件1600的与导电接触1636相对的侧上的附加导电接触(未示出)之间提供导电路径(例如，包括导电线和通孔)。这些附加的导电接触可以视情况而定地用作导电接触122或124。
在其中IC器件1600是双侧管芯(例如，类似于管芯114-1)的其他实施例中，IC器件1600可以包括通过管芯基板1602的一或多个TSV；这些TSV可以与(一个或多个)器件层1604接触，并且可以在(一个或多个)器件层1604与IC器件1600的与导电接触1636相对的侧上的附加导电接触(未示出)之间提供导电路径。这些附加的导电接触可以视情况而定地用作导电接触122或124。
图45是可以包括本文中公开的任何微电子组件100的IC器件组件1700的截面侧视图。在一些实施例中，IC器件组件1700可以是微电子组件100。IC器件组件1700包括布置在电路板1702(其可以是例如母板)上的多个部件。IC器件组件1700包括布置在电路板1702的第一面1740和电路板1702的相对的第二面1742上的部件；一般而言，部件可以布置在一个或两个面1740和1742上。下文参考IC器件组件1700讨论的任何IC封装可以采用本文中公开的微电子组件100的实施例中的任何合适的实施例的形式。
在一些实施例中，电路板1702可以是包括多个金属层的PCB，所述多个金属层通过电介质材料的层彼此分离并且通过导电通孔互连。金属层中的任何一个或多个可以以希望的电路图案来形成，以在耦合到电路板1702的部件之间路由电信号(可选地与其他金属层结合)。在其他实施例中，电路板1702可以是非PCB基板。在一些实施例中，电路板1702可以是例如电路板133。
图45中示出的IC器件组件1700包括通过耦合部件1716耦合到电路板1702的第一面1740的插入体上封装(package-on-interposer)结构1736。耦合部件1716可以将插入体上封装结构1736电和机械地耦合到电路板1702，并且可以包括焊料球(如图45中所示)、插座的公和母部分、粘合剂、底部填充(underfill)材料和/或任何其他合适的电和/或机械耦合结构。
插入体上封装结构1736可以包括通过耦合部件1718耦合到插入体1704的IC封装1720。耦合部件1718可以采用用于应用的任何合适的形式，诸如上文参考耦合部件1716讨论的形式。尽管图45中示出了单个IC封装1720，但是多个IC封装可以耦合到插入体1704；实际上，附加的插入体可以耦合到插入体1704。插入体1704可以提供用于桥接电路板1702和IC封装1720的中介(intervening)基板。IC封装1720可以是或包括例如管芯(图43的管芯1502)、IC器件(例如，图44的IC器件1600)或任何其他合适的部件。通常，插入体1704可以将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，插入体1704可以将IC封装1720(例如，管芯)耦合到耦合部件1716的球栅阵列(BGA)导电接触的集合，以便耦合到电路板1702。在图45中所示的实施例中，IC封装1720和电路板1702附着到插入体1704的相对侧；在其他实施例中，IC封装1720和电路板1702可以附着到插入体1704的相同侧。在一些实施例中，三个或更多部件可以通过插入体1704来互连。
在一些实施例中，插入体1704可以形成为PCB，其包括通过电介质材料的层彼此分离并且通过导电通孔互连的多个金属层。在一些实施例中，插入体1704可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填料(filler)的环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在一些实施例中，插入体1704可以由替代的刚性或柔性材料形成，替代的刚性或柔性材料可以包括用在半导体基板中的上述相同的材料，诸如硅、锗和其他III-V族和IV族材料。插入体1704可以包括金属互连1708和通孔1710，包括但不限于TSV 1706。插入体1704还可以包括嵌入的器件1714，包括无源和有源器件两者。此类器件可以包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件和存储器器件。诸如射频器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件之类的更复杂的器件也可以形成在插入体1704上。插入体上封装结构1736可以采用本领域中已知的任何插入体上封装结构的形式。
IC器件组件1700可以包括通过耦合部件1722耦合到电路板1702的第一面1740的IC封装1724。耦合部件1722可以采用上文参考耦合部件1716讨论的任何实施例的形式，并且IC封装1724可以采用上文参考IC封装1720讨论的任何实施例的形式。
图45中所示的IC器件组件1700包括通过耦合部件1728耦合到电路板1702的第二面1742的封装上封装(package-on-package)结构1734。封装上封装结构1734可以包括通过耦合部件1730耦合在一起的IC封装1726和IC封装1732，使得IC封装1726布置在电路板1702和IC封装1732之间。耦合部件1728和1730可以采用上文讨论的耦合部件1716的实施例中的任何实施例的形式，并且IC封装1726和1732可以采用上文讨论的IC封装1720的实施例中的任何实施例的形式。封装上封装结构1734可以根据本领域中已知的任何封装上封装结构而被配置。
图46是可以包括本文中公开的微电子组件100中的一个或多个的示例电设备1800的框图。例如，电设备1800的部件中的任何合适部件可以包括本文中公开的IC器件组件1700、IC器件1600或管芯1502中的一个或多个，并且可以布置在本文中公开的微电子组件100中的任何微电子组件中。多个部件在图46中被示出为被包括在电设备1800中，但是这些部件中的任何一个或多个都可以被省略或复制，针对应用视情况而定。在一些实施例中，包括在电设备1800中的一些或所有部件可以附着到一个或多个母板。在一些实施例中，这些部件中的一些或所有可以被制造到单个片上系统(SoC)管芯上。
另外，在各种实施例中，电设备1800可以不包括图46中所示的部件中的一个或多个，但是电设备1800可以包括用于耦合到一个或多个部件的接口电路。例如，电设备1800可以不包括显示设备1806，但是可以包括显示设备1806可以耦合到的显示设备接口电路(例如，连接器和驱动电路)。在示例的另一集合中，电设备1800可以不包括音频输入设备1824或音频输出设备1808，但是可以包括音频输入设备1824或音频输出设备1808可以耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路)。
电设备1800可以包括处理设备1802(例如，一个或多个处理设备)。如本文中所使用的，术语“处理设备”或“处理器”可以指代如下的任何设备或设备的部分：处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据。处理设备1802可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(cryptoprocessor)(在硬件内执行密码算法的专用处理器)、服务器处理器或任何其他合适的处理设备。电设备1800可以包括存储器1804，其本身可以包括一个或多个存储器设备，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理设备1802共享管芯的存储器。此存储器可以用作高速缓存存储器且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移力矩磁性随机存取存储器(STT-MRAM)。
在一些实施例中，电设备1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置用于管理用于向和从电设备1800传送数据的无线通信。术语“无线”及其派生物可以用于描述可以通过使用调制的电磁辐射经由非固体介质来传送数据的电路、设备、系统、方法、技术、通信信道、等等。该术语不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。
通信芯片1812可以实现多种无线标准或协议中的任何无线标准或协议，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 802.11家族)、IEEE 802.16标准(例如，IEEE 802.16-2005修订)、长期演进(LTE)计划连同任何修订、更新和/或修改(例如，先进LTE计划、超移动宽带(UMB)计划(也称为“3GPP2”)、等等)。兼容IEEE 802.16的宽带无线接入(BWA)网络通常被称为WiMAX网络，代表微波接入全球互通的首字母缩写词，其是通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(GSM)、通用分组无线电业务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络来操作。通信芯片1812可以根据GSM演进的增强型数据(EDGE)、GSM EDGE无线电接入网(GERAN)、通用陆地无线电接入网(UTRAN)或演进的UTRAN(E-UTRAN)来操作。通信芯片1812可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进数据优化(EV-DO)及其派生物以及被指定为3G、4G、5G及以上的任何其他无线协议来操作。在其他实施例中，通信芯片1812可以根据其他无线协议来操作。电设备1800可以包括天线1822以促进无线通信和/或接收其他无线通信(诸如AM或FM无线电发射)。
在一些实施例中，通信芯片1812可以管理有线通信，诸如电、光或任何其他合适的通信协议(例如，以太网)。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于诸如Wi-Fi或蓝牙之类的较短距离无线通信，并且第二通信芯片1812可以专用于较长距离无线通信，诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他的。在一些实施例中，第一通信芯片1812可以专用于无线通信，并且第二通信芯片1812可以专用于有线通信。
电设备1800可以包括电池/电源电路1814。电池/电源电路1814可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将电设备1800的部件耦合到与电设备1800分离的能量源(例如，AC线电源(AC line power))的电路。
电设备1800可以包括显示设备1806(或如上所述的对应的接口电路)。显示设备1806可以包括任何视觉指示器，诸如抬头显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电设备1800可以包括音频输出设备1808(或如上所述的对应的接口电路)。音频输出设备1808可以包括生成可听指示物(indicator)的任何设备，诸如扬声器、耳机或耳塞。
电设备1800可以包括音频输入设备1824(或如上所述的对应接口电路)。音频输入设备1824可以包括生成表示声音的信号的任何设备，诸如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
电设备1800可以包括GPS设备1818(或如上所述的对应接口电路)。如本领域中所公知的，GPS设备1818可以与基于卫星的系统通信，并且可以接收电设备1800的位置。
电设备1800可以包括另一输出设备1810(或如上所述的对应的接口电路)。其他输出设备1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射器、或附加存储设备。
电设备1800可以包括其他输入设备1820(或如上所述的对应的接口电路)。其他输入设备1820的示例可以包括加速度计、陀螺仪、罗盘、图像捕捉设备、键盘、诸如鼠标之类的光标控制设备、指示笔、触摸板、条形码读取器、快速响应(QR)码读取器、任何传感器、或射频识别(RFID)读取器。
电设备1800可以具有任何希望的形式因子，诸如手持式或移动电设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超移动个人计算机、等等)、台式电设备、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字照相机、数字视频记录器或可穿戴电设备。在一些实施例中，电设备1800可以是处理数据的任何其他电子设备。
以下段落提供了本文中所公开的实施例的各种示例。
示例1是一种微电子组件，包括：封装基板；多个第一管芯，利用第一互连耦合到封装基板；多个第二管芯，利用第二互连耦合到第一管芯中的一个或多个，其中第二管芯中的个体第二管芯还利用第三互连耦合到封装基板；其中通信网络至少部分地被包括在第一管芯中且至少部分地被包括在第二管芯中；并且其中，路由电路被包括在路由管芯中，路由管芯是第一管芯中的至少一个或第二管芯中的至少一个，路由电路耦合到通信网络，并且路由电路选择第一管芯或第二管芯中的至少一个以从路由管芯路由数据。
示例2可以包括示例1的主题，并且还可以指定通信网络包括至少一个时钟线和至少一个数据线。
示例3可以包括示例1-2中的任一项的主题，并且还可以指定第一管芯中的个体管芯包括用于通信网络的放大电路。
示例4可以包括示例1-3中的任一项的主题，并且还可以指定第一管芯中的个体管芯包括用于通信网络的转译电路。
示例5可以包括示例1-4中的任一项的主题，并且还可以指定第一管芯中的个体管芯包括用于通信网络的纠错电路。
示例6可以包括示例1-5中的任一项的主题，并且还可以指定第一管芯中的个体管芯包括存储器设备。
示例7可以包括示例1-6中的任一项的主题，并且还可以指定第一管芯中的个体管芯包括输入/输出电路。
示例8可以包括示例1-7中的任一项的主题，并且还可以指定第一管芯中的个体管芯包括人工智能加速器电路。
示例9可以包括示例1-8中的任一项的主题，并且还可以指定第一管芯中的个体管芯是现场可编程门阵列。
示例10可以包括示例1-8中的任一项的主题，并且还可以指定第一管芯中的个体管芯是中央处理单元或图形处理单元。
示例11可以包括示例1-8中的任一项的主题，并且还可以指定第一管芯中的个体管芯是专用集成电路。
示例12可以包括示例1-11中的任一项的主题，并且还可以指定第二管芯中的个体管芯包括用于通信网络的放大电路。
示例13可以包括示例1-12中的任一项的主题，并且还可以指定第二管芯中的个体管芯包括用于通信网络的转译电路。
示例14可以包括示例1-13中的任一项的主题，并且还可以指定第二管芯中的个体管芯包括用于通信网络的纠错电路。
示例15可以包括示例1-14中的任一项的主题，并且还可以指定第二管芯中的个体管芯包括存储器设备。
示例16可以包括示例1-15中的任一项的主题，并且还可以指定第二管芯中的个体管芯包括输入/输出电路。
示例17可以包括示例1-16中的任一项的主题，并且还可以指定第二管芯中的个体管芯包括人工智能加速器电路。
示例18可以包括示例1-17中的任一项的主题，并且还可以指定第二管芯中的个体管芯是现场可编程门阵列。
示例19可以包括示例1-17中的任一项的主题，并且还可以指定第二管芯中的个体管芯是中央处理单元或图形处理单元。
示例20可以包括示例1-17中的任一项的主题，并且还可以指定第二管芯中的个体管芯是专用集成电路。
示例21可以包括示例1-20中的任一项的主题，并且还可以指定第二管芯中的至少一个的占地面积与第一管芯中的至少一个的边缘的占地面积重叠。
示例22可以包括示例1-21中的任一项的主题，并且还可以指定第二管芯中的至少一个的拐角的占地面积与第一管芯中的至少一个的拐角的占地面积重叠。
示例23可以包括示例1-22中的任一项的主题，并且还可以指定多个第一管芯被布置在矩形阵列中，并且多个第二管芯被布置在矩形阵列中。
示例24可以包括示例1-23中的任一项的主题，并且还可以指定第二管芯的相邻对具有与相关联的第一管芯的占地面积重叠的占地面积。
示例25可以包括示例1-24中的任一项的主题，并且还可以指定第一管芯中的个体管芯具有被至少两个第二管芯的占地面积重叠的占地面积。
示例26可以包括示例1-5中的任一项的主题，并且还可以指定第一管芯中的个体管芯具有被至少四个第二管芯的占地面积重叠的占地面积。
示例27可以包括示例1-26中的任一项的主题，并且还可以指定第一互连包括焊接。
示例28可以包括示例1-27中的任一项的主题，并且还可以指定第一互连包括各向异性导电材料。
示例29可以包括示例1-28中的任一项的主题，并且还可以指定第三互连包括焊接。
示例30可以包括示例1-29中的任一项的主题，并且还可以指定第三互连包括各向异性导电材料。
示例31可以包括示例1-30中的任一项的主题，并且还可以指定第二互连包括焊接。
示例32可以包括示例1-31中的任一项的主题，并且还可以指定第二互连包括各向异性导电材料。
示例33可以包括示例1-31中的任一项的主题，并且还可以指定第二互连是电镀的互连。
示例34可以包括示例1-31中的任一项的主题，并且还可以指定第二互连是金属到金属互连。
示例35可以包括示例1-34中的任一项的主题，并且还可以指定路由电路基于通过通信网络到目的地管芯的最短路径的确定来选择第一管芯或第二管芯中的至少一个。
示例36可以包括示例1-35中的任一项的主题，并且还可以指定路由电路基于通过通信网络到目的地管芯的最少拥塞路径的确定来选择第一管芯或第二管芯中的至少一个。
示例37可以包括示例1-36中的任一项的主题，并且还可以指定路由电路至少部分地基于通信网络的利用来选择第一管芯或第二管芯中的至少一个。
示例38可以包括示例1-37中的任一项的主题，并且还可以指定路由电路至少部分地基于通信网络的等待时间来选择第一管芯或第二管芯中的至少一个。
示例39可以包括示例1-38中的任一项的主题，并且还可以指定第一管芯中的一个或多个是路由管芯。
示例40可以包括示例39的主题，并且还可以指定所有第一管芯是路由管芯。
示例41可以包括示例1-40中的任一项的主题，并且还可以指定第二管芯中的一个或多个是路由管芯。
示例42可以包括示例41的主题，并且还可以指定所有第二管芯是路由管芯。
示例43可以包括示例1-42中的任一项的主题，并且还可以指定通信网络是第一通信网络，第二通信网络至少部分地被包括在第一管芯中并且至少部分地被包括在第二管芯中，路由电路耦合到第二通信网络，并且路由电路确定使用第一通信网络还是第二通信网络来路由来自路由管芯的数据。
示例44可以包括示例43的主题，并且还可以指定使用第一通信网络路由数据比使用第二通信网络路由数据需要更多的功耗。
示例45可以包括示例1-44中的任一项的主题，并且还可以指定来自路由管芯的数据是在路由管芯处从另一管芯接收的数据。
示例46可以包括示例1-44中的任一项的主题，并且还可以指定来自路由管芯的数据源于路由管芯。
示例47是一种计算设备，包括：电路板；以及耦合到电路板的微电子封装，其中微电子封装包括多个第一管芯和多个第二管芯，第二管芯中的至少一个利用第一互连耦合到第一管芯中的至少两个，并且第二管芯中的至少一个利用第二互连耦合到封装基板；其中通信网络至少部分地被包括在第一管芯中且至少部分地被包括在第二管芯中；并且其中，路由电路被包括在路由管芯中，路由管芯是第一管芯中的至少一个或第二管芯中的至少一个，路由电路耦合到通信网络，并且路由电路选择第一管芯或第二管芯中的至少一个以从路由管芯路由数据。
示例48可以包括示例47的主题，并且还可以指定第一管芯中的至少一个或第二管芯中的至少一个包括转译电路。
示例49可以包括示例47-48中的任一项的主题，并且还可以指定计算设备是服务器。
示例50可以包括示例47-48中的任一项的主题，并且还可以指定计算设备是移动计算设备。
示例51可以包括示例47-50中的任一项的主题，并且还可以指定第一管芯中的个体管芯包括管芯基板、金属化堆叠以及在管芯基板与金属化堆叠之间的器件层，并且其中管芯基板在封装基板与器件层之间。
示例52可以包括示例47-50中的任一项的主题，并且还可以指定第一管芯中的个体管芯包括管芯基板、金属化堆叠以及在管芯基板与金属化堆叠之间的器件层，并且其中器件层在封装基板与管芯基板之间。
示例53可以包括示例47-50中的任一示例的主题，并且还可以指定第一管芯中的个体管芯包括第一金属化堆叠、第二金属化堆叠以及第一金属化堆叠与第二金属化堆叠之间的器件层。
示例54可以包括示例47-53中的任一项的主题，并且还可以指定第一互连包括焊接。
示例55可以包括示例47-54中的任一项的主题，并且还可以指定第一互连包括各向异性导电材料。
示例56可以包括示例47-53中的任一项的主题，并且还可以指定第一互连是电镀的互连。
示例57可以包括示例47-53中的任一项的主题，并且还可以指定第一互连是金属到金属互连。
示例58可以包括示例47-57中的任一项的主题，并且还可以指定第二互连包括焊接。
示例59可以包括示例47-58中的任一项的主题，并且还可以指定第二互连包括各向异性导电材料。
示例60可以包括示例47-59中的任一项的主题，并且还可以指定路由电路基于通过通信网络到目的地管芯的最短路径的确定来选择第一管芯或第二管芯中的至少一个。
示例61可以包括示例47-60中的任一项的主题，并且还可以指定路由电路基于通过通信网络到目的地管芯的最少拥塞路径的确定来选择第一管芯或第二管芯中的至少一个。
示例62可以包括示例47-61中的任一项的主题，并且还可以指定路由电路用于至少部分地基于通信网络的利用来选择第一管芯或第二管芯中的至少一个。
示例63可以包括示例47-62中的任一项的主题，并且还可以指定路由电路至少部分地基于通信网络的等待时间来选择第一管芯或第二管芯中的至少一个管芯。
示例64可以包括示例47-63中的任一示例的主题，并且还可以指定第一管芯中的一个或多个是路由管芯。
示例65可以包括示例64的主题，并且还可以指定所有第一管芯是路由管芯。
示例66可以包括示例47-65中的任一项的主题，并且还可以指定第二管芯中的一个或多个是路由管芯。
示例67可以包括示例66的主题，并且还可以指定所有第二管芯是路由管芯。
示例68可以包括示例47-67中的任一项的主题，并且还可以指定通信网络是第一通信网络，第二通信网络至少部分地被包括在第一管芯中并且至少部分地被包括在第二管芯中，路由电路耦合到第二通信网络，并且路由电路确定使用第一通信网络还是第二通信网络来路由来自路由管芯的数据。
示例69可以包括示例68的主题，并且还可以指定使用第一通信网络路由数据比使用第二通信网络路由数据需要更多的功耗。
示例70可以包括示例47-69中的任一项的主题，并且还可以指定来自路由管芯的数据是在路由管芯处从另一管芯接收的数据。
示例71可以包括示例47-69中的任一项的主题，并且还可以指定来自路由管芯的数据源于路由管芯。
示例72是一种在微电子组件中传送数据的方法，包括：经由第一通信路径在第一管芯处接收来自第二管芯的数据，其中第一管芯利用第一互连耦合到封装基板，第二管芯利用第二互连耦合到第一管芯，第二管芯利用第三互连耦合到封装基板，并且第一通信路径通过第二互连中的至少一些；由第一管芯从多个管芯选择要将数据路由到的第三管芯；以及在选择第三管芯之后，经由第二通信路径将数据从第一管芯发射到第三管芯，其中第三管芯利用第四互连耦合到第一管芯，第三管芯利用第五互连耦合到封装基板，并且第二通信路径通过第四互连中的至少一些。
示例73可以包括示例72的主题，并且还可以指定第一通信路径和第二通信路径中的每个包括至少一个时钟线和至少一个数据线。
示例74可以包括示例72-73中的任一项的主题，并且还可以指定第一管芯至少部分地在封装基板中的凹部中。
示例75可以包括示例72-74中的任一项的主题，并且还可以指定第二管芯至少部分地在封装基板中的凹部中。
示例76可以包括示例72-75中的任一项的主题，并且还可以指定在第一管芯处接收的数据是从第一管芯发射的相同数据，并且该方法还包括：在从第一管芯发射数据之前，将数据从第一协议转译成第二协议。
示例77可以包括示例76的主题，并且还可以指定第二协议是双数据速率协议。
示例78可以包括示例72-77中的任一项的主题，并且还可以指定在第一管芯处接收的数据是从第一管芯发射的相同数据，并且方法还包括：在从第一管芯发射数据之前，放大在第一管芯处接收的数据。
示例79可以包括示例72-78中的任一项的主题，并且还可以指定选择第三管芯包括确定通过通信网络到目的地管芯的最短路径。
示例80可以包括示例72-79中的任一项的主题，并且还可以指定选择第三管芯包括确定通过通信网络到目的地管芯的最少拥塞路径。
示例81可以包括示例72-80中的任一项的主题，并且还可以指定第一管芯至少部分地基于通信网络的利用来选择第三管芯。
示例82可以包括示例72-81中的任一项的主题，并且还可以指定第一管芯至少部分地基于通信网络的等待时间来选择第三管芯。
示例83可以包括示例72-82中的任一项的主题，并且还可以包括：在经由第二通信路径将数据从第一管芯发射到第三管芯之前，由第一管芯从第一管芯和第三管芯之间的多个通信路径选择第二通信路径；其中第一管芯和第三管芯之间的通信路径中的不同通信路径具有不同的功耗。
示例84可以包括示例83的主题，并且还可以指定选择第二通信路径包括确定数据的优先级。
示例85是一种在微电子组件中传送数据的方法，包括：经由第一通信路径在第二管芯处接收来自第一管芯的数据，其中第一管芯利用第一互连耦合到封装基板，第二管芯利用第二互连耦合到第一管芯，第二管芯利用第三互连耦合到封装基板，并且第一通信路径通过第二互连中的至少一些；由第二管芯从多个管芯选择将数据路由到的第三管芯；以及在选择第三管芯之后，经由第二通信路径将数据从第二管芯发射到第三管芯，其中第三管芯利用第四互连耦合到第二管芯，第三管芯利用第五互连耦合到封装基板，并且第二通信路径通过第四互连中的至少一些。
示例86可以包括示例85的主题，并且还可以指定第一通信路径和第二通信路径中的每个包括至少一个时钟线和至少一个数据线。
示例87可以包括示例85-86中的任一项的主题，并且还可以指定第一管芯至少部分地在封装基板中的凹部中。
示例88可以包括示例85-87中的任一项的主题，并且还可以指定第二管芯至少部分地在封装基板中的凹部中。
示例89可以包括示例85-88中的任一项的主题，并且还可以指定在第二管芯处接收的数据是从第二管芯发射的相同数据，并且方法还包括：在从第二管芯发射数据之前，由第二管芯将数据从第一协议转译为第二协议。
示例90可以包括示例89的主题，并且还可以指定第二协议是双数据速率协议。
示例91可以包括示例85-90中的任一项的主题，并且还可以指定在第二管芯处接收的数据是从第二管芯发射的相同数据，并且方法还包括：在从第一管芯发射数据之前，由第二管芯放大数据。
示例92可以包括示例85-91中的任一项的主题，并且还可以指定选择第三管芯包括确定通过通信网络到目的地管芯的最短路径。
示例93可以包括示例85-92中的任一项的主题，并且还可以指定选择第三管芯包括确定通过通信网络到目的地管芯的最少拥塞路径。
示例94可以包括示例85-93中的任一项的主题，并且还可以指定第二管芯至少部分地基于通信网络的利用来选择第三管芯。
示例95可以包括示例85-94中的任一项的主题，并且还可以指定第二管芯至少部分地基于通信网络的等待时间来选择第三管芯。
示例96可以包括示例85-95中的任一项的主题，并且还可以包括：在经由第二通信路径将数据从第二管芯发射到第三管芯之前，由第二管芯从第二管芯和第三管芯之间的多个通信路径选择第二通信路径；其中第二管芯和第三管芯之间的通信路径中的不同通信路径具有不同的功耗。
示例97可以包括示例96的主题，并且还可以指定选择第二通信路径包括确定数据的优先级。

Claims (20)

1.一种微电子组件，包括：
封装基板；
封装基板之上的第一平面中的第一管芯、第二管芯、第三管芯和第四管芯；
第一平面之上的第二平面中的第五管芯，第五管芯具有第一侧和与第一侧侧向相对的第二侧，第五管芯在第一侧处与第一管芯和第二管芯竖直重叠，并且第五管芯在第二侧处与第三管芯和第四管芯竖直重叠；
第二平面中的第六管芯，第六管芯与第一管芯竖直重叠，第六管芯在在第五管芯的第一侧处；
第二平面中的第七管芯，第七管芯与第二管芯竖直重叠，第七管芯在在第五管芯的第一侧处；
第二平面中的第八管芯，第八管芯与第三管芯竖直重叠，第八管芯在在第五管芯的第二侧处；
第二平面中的第九管芯，第九管芯与第四管芯竖直重叠，第九管芯在在第五管芯的第二侧处；
竖直地在第五管芯与封装基板之间的第一互连，第一互连侧向地在第一管芯与第三管芯之间；以及
竖直地在第八管芯与封装基板之间的第二互连，第二互连侧向地与第三管芯间隔开。
2.根据权利要求1所述的微电子组件，还包括：
竖直地在第五管芯与封装基板之间的第三互连，第三互连侧向地在第一管芯与第四管芯之间。
3.根据权利要求1所述的微电子组件，还包括：
竖直地在第九管芯与封装基板之间的第三互连，第三互连侧向地与第四管芯间隔开。
4.根据权利要求1所述的微电子组件，还包括：
竖直地在第五管芯与封装基板之间的第三互连，第三互连侧向地在在第一管芯与第四管芯之间；以及。
竖直地在第九管芯与封装基板之间的第四互连，第四互连侧向地与第四管芯间隔开。
5.根据权利要求1所述的微电子组件，其中第一管芯、第二管芯、第三管芯和第四管芯与第五管芯的对应拐角竖直重叠。
6.根据权利要求1所述的微电子组件，其中第一互连和第二互连在第一平面中。
7.根据权利要求1所述的微电子组件，其中第一互连和第二互连具有大于第一管芯、第二管芯、第三管芯和第四管芯中的每个的竖直高度的竖直高度。
8.根据权利要求1所述的微电子组件，其中第一互连从第五管芯延伸到封装基板。
9.根据权利要求1所述的微电子组件，其中第二互连从第八管芯延伸到封装基板。
10.一种微电子组件，包括：
封装基板；
封装基板之上的第一管芯、第二管芯、第三管芯和第四管芯；
封装基板之上的第二高度处的第五管芯，第二高度高于第一高度，第五管芯具有第一侧和与第一侧侧向相对的第二侧，第五管芯在第一侧处与第一管芯和第二管芯竖直重叠，并且第五管芯在第二侧处与第三管芯和第四管芯竖直重叠；
封装基板之上的第二高度处的第六管芯，第六管芯与第一管芯竖直重叠，第六管芯与第五管芯的第一侧侧向间隔开；
封装基板之上的第二高度处的第七管芯，第七管芯与第二管芯竖直重叠，第七管芯在第五管芯的第一侧处；
封装基板之上的第二高度处的第八管芯，第八管芯与第三管芯竖直重叠，第八管芯与第五管芯的第二侧侧向间隔开；
封装基板之上的第二高度处的第九管芯，第九管芯与第四管芯竖直重叠，第九管芯在第五管芯的第二侧处；
竖直地在第五管芯与封装基板之间的第一互连，第一互连侧向地在第一管芯与第三管芯之间；以及
竖直地在第八管芯与封装基板之间的第二互连，第二互连侧向地与第三管芯间隔开。
11.根据权利要求10所述的微电子组件，还包括：
竖直地在第五管芯与封装基板之间的第三互连，第三互连侧向地在第一管芯与第四管芯之间。
12.根据权利要求10所述的微电子组件，还包括：
竖直地在第九管芯与封装基板之间的第三互连，第三互连侧向地与第四管芯间隔开。
13.根据权利要求10所述的微电子组件，还包括：
竖直地在第五管芯与封装基板之间的第三互连，第三互连侧向地在第一管芯和第四管芯之间；以及。
竖直地在第九管芯与封装基板之间的第四互连，第四互连侧向地与第四管芯间隔开。
14.根据权利要求10所述的微电子组件，其中第一管芯、第二管芯、第三管芯和第四管芯与第五管芯的对应拐角竖直重叠。
15.根据权利要求10所述的微电子组件，其中第一互连和第二互连在第一高度处。
16.根据权利要求10所述的微电子组件，其中第一互连和第二互连具有大于第一管芯、第二管芯、第三管芯和第四管芯中的每个的竖直高度的竖直高度。
17.根据权利要求10所述的微电子组件，其中第一互连从第五管芯延伸到封装基板，并且其中第二互连从第八管芯延伸到封装基板。
18.一种微电子组件，包括：
封装基板；
封装基板之上的第一平面中的第一管芯和第二管芯；
第一平面之上的第二平面中的第三管芯，第三管芯具有第一侧和与第一侧侧向相对的第二侧，第三管芯在第一侧处与第一管芯竖直重叠，并且第三管芯在第二侧处与第二管芯竖直重叠；
第二平面中的第四管芯，第四管芯与第一管芯竖直重叠，第四管芯在在第三管芯的第一侧处；
第二平面中的第五管芯，第五管芯与第二管芯竖直重叠，第七管芯在在第三管芯的第二侧处；
竖直地在第三管芯与封装基板之间的第一互连，第一互连侧向地在第一管芯与第三管芯之间；以及
竖直地在第五管芯与封装基板之间的第二互连，第二互连侧向地与第二管芯间隔开。
19.根据权利要求18所述的微电子组件，其中第一互连和第二互连具有大于第一管芯和第二管芯中的每个的竖直高度的竖直高度。
20.根据权利要求18所述的微电子组件，其中第一互连从第三管芯延伸到封装基板，并且其中第二互连从第五管芯延伸到封装基板。
CN202310879638.6A 2017-12-29 2017-12-29 具有通信网络的微电子组件 Pending CN116798983A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310879638.6A CN116798983A (zh) 2017-12-29 2017-12-29 具有通信网络的微电子组件

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201780095294.2A CN111133575A (zh) 2017-12-29 2017-12-29 具有通信网络的微电子组件
PCT/US2017/068914 WO2019132966A1 (en) 2017-12-29 2017-12-29 Microelectronic assemblies with communication networks
CN202310879638.6A CN116798983A (zh) 2017-12-29 2017-12-29 具有通信网络的微电子组件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201780095294.2A Division CN111133575A (zh) 2017-12-29 2017-12-29 具有通信网络的微电子组件

Publications (1)

Publication Number Publication Date
CN116798983A true CN116798983A (zh) 2023-09-22

Family

ID=67064051

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202310879638.6A Pending CN116798983A (zh) 2017-12-29 2017-12-29 具有通信网络的微电子组件
CN201780095294.2A Pending CN111133575A (zh) 2017-12-29 2017-12-29 具有通信网络的微电子组件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201780095294.2A Pending CN111133575A (zh) 2017-12-29 2017-12-29 具有通信网络的微电子组件

Country Status (4)

Country Link
US (4) US11217535B2 (zh)
EP (3) EP4254498A3 (zh)
CN (2) CN116798983A (zh)
WO (1) WO2019132966A1 (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116798983A (zh) 2017-12-29 2023-09-22 英特尔公司 具有通信网络的微电子组件
EP4181196A3 (en) 2017-12-29 2023-09-13 INTEL Corporation Microelectronic assemblies with communication networks
US11335665B2 (en) 2017-12-29 2022-05-17 Intel Corporation Microelectronic assemblies
WO2019132970A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
WO2019132963A1 (en) 2017-12-29 2019-07-04 Intel Corporation Quantum computing assemblies
US11342320B2 (en) 2017-12-29 2022-05-24 Intel Corporation Microelectronic assemblies
CN116169110A (zh) * 2018-02-24 2023-05-26 华为技术有限公司 一种芯片及封装方法
EP3547360A1 (de) * 2018-03-29 2019-10-02 Siemens Aktiengesellschaft Halbleiterbaugruppe und verfahren zur herstellung der halbleiterbaugruppe
US11469206B2 (en) 2018-06-14 2022-10-11 Intel Corporation Microelectronic assemblies
KR102477355B1 (ko) * 2018-10-23 2022-12-15 삼성전자주식회사 캐리어 기판 및 이를 이용한 기판 처리 장치
US11217563B2 (en) 2019-10-24 2022-01-04 Apple Inc. Fully interconnected heterogeneous multi-layer reconstructed silicon device
US11216397B2 (en) 2019-12-23 2022-01-04 Intel Corporation Translation circuitry for an interconnection in an active interposer of a semiconductor package
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11309246B2 (en) * 2020-02-05 2022-04-19 Apple Inc. High density 3D interconnect configuration
US11545404B2 (en) * 2020-05-06 2023-01-03 Qualcomm Incorporated III-V compound semiconductor dies with stress-treated inactive surfaces to avoid packaging-induced fractures, and related methods
US11380669B2 (en) * 2020-06-18 2022-07-05 Micron Technology, Inc. Methods of forming microelectronic devices
US11563018B2 (en) 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11335602B2 (en) 2020-06-18 2022-05-17 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
FR3115395A1 (fr) * 2020-10-16 2022-04-22 Upmem Dispositif semi-conducteur comprenant un empilement de puces et puces d’un tel empilement
US11616019B2 (en) * 2020-12-21 2023-03-28 Nvidia Corp. Semiconductor assembly
US20220230991A1 (en) * 2021-01-21 2022-07-21 Monolithic Power Systems, Inc. Multi-die package structure and multi-die co-packing method
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US20220256722A1 (en) * 2021-02-05 2022-08-11 Advanced Semiconductor Engineering, Inc. Electronic device package and method of manufacturing the same
US11848246B2 (en) * 2021-03-24 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11791326B2 (en) 2021-05-10 2023-10-17 International Business Machines Corporation Memory and logic chip stack with a translator chip
US20230187407A1 (en) * 2021-12-10 2023-06-15 Intel Corporation Fine-grained disaggregated server architecture

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815427A (en) * 1997-04-02 1998-09-29 Micron Technology, Inc. Modular memory circuit and method for forming same
US6150724A (en) 1998-03-02 2000-11-21 Motorola, Inc. Multi-chip semiconductor device and method for making the device by using multiple flip chip interfaces
US6084308A (en) 1998-06-30 2000-07-04 National Semiconductor Corporation Chip-on-chip integrated circuit package and method for making the same
JP4581768B2 (ja) 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
JP3942190B1 (ja) 2006-04-25 2007-07-11 国立大学法人九州工業大学 両面電極構造の半導体装置及びその製造方法
JP4820466B2 (ja) * 2010-01-25 2011-11-24 パナソニック株式会社 半導体システム、中継器およびチップ回路
US9978656B2 (en) 2011-11-22 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming fine-pitch copper bump structures
US8626994B2 (en) * 2011-11-30 2014-01-07 Apple Inc. Systems and methods for improved communications in a nonvolatile memory system
JP6122290B2 (ja) * 2011-12-22 2017-04-26 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 再配線層を有する半導体パッケージ
US8686570B2 (en) 2012-01-20 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-dimensional integrated circuit structures and methods of forming the same
CN102593087B (zh) 2012-03-01 2014-09-03 华进半导体封装先导技术研发中心有限公司 一种用于三维集成混合键合结构及其键合方法
US9136236B2 (en) * 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
KR102021077B1 (ko) 2013-01-24 2019-09-11 삼성전자주식회사 적층된 다이 패키지, 이를 포함하는 시스템 및 이의 제조 방법
US8901748B2 (en) * 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
KR102167599B1 (ko) * 2014-03-04 2020-10-19 에스케이하이닉스 주식회사 칩 스택 임베디드 패키지
US9859265B2 (en) 2014-06-06 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming the same
KR102245003B1 (ko) 2014-06-27 2021-04-28 삼성전자주식회사 오버행을 극복할 수 있는 반도체 패키지 및 그 제조방법
US9704735B2 (en) 2014-08-19 2017-07-11 Intel Corporation Dual side solder resist layers for coreless packages and packages with an embedded interconnect bridge and their methods of fabrication
US9296490B2 (en) 2014-08-25 2016-03-29 Honeywell International Inc. Aircraft operating and position information display system and method
WO2016118210A2 (en) 2014-11-05 2016-07-28 Massachusetts Institute Of Technology Interconnect structures for assembly of multi-layer semiconductor devices
KR102203669B1 (ko) * 2014-11-24 2021-01-14 에스케이하이닉스 주식회사 NoC 구조의 반도체 장치 및 그의 라우팅 방법
US20160155723A1 (en) 2014-11-27 2016-06-02 Chengwei Wu Semiconductor package
US9626311B2 (en) * 2015-01-22 2017-04-18 Qualcomm Incorporated Memory controller placement in a three-dimensional (3D) integrated circuit (IC) (3DIC) employing distributed through-silicon-via (TSV) farms
US9601471B2 (en) 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure
US10134972B2 (en) 2015-07-23 2018-11-20 Massachusetts Institute Of Technology Qubit and coupler circuit structures and coupling techniques
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
US9917072B2 (en) 2015-09-21 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process
US10325840B2 (en) 2015-09-25 2019-06-18 Intel Corporation Metal on both sides with power distributed through the silicon
US9761533B2 (en) 2015-10-16 2017-09-12 Xilinx, Inc. Interposer-less stack die interconnect
WO2017078709A1 (en) * 2015-11-04 2017-05-11 Intel Corporation Three-dimensional small form factor system in package architecture
US9852994B2 (en) * 2015-12-14 2017-12-26 Invensas Corporation Embedded vialess bridges
JP6449798B2 (ja) 2016-01-26 2019-01-09 太陽誘電株式会社 積層セラミック電子部品及びその製造方法、並びにセラミック素体
TWI701782B (zh) * 2016-01-27 2020-08-11 美商艾馬克科技公司 半導體封裝以及其製造方法
CN109076192B (zh) * 2016-02-29 2022-04-05 优鲁格斯股份有限公司 行星尺度分析系统
US20170287838A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
WO2017213649A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with double quantum well structures
US10748872B2 (en) 2017-08-22 2020-08-18 Micron Technology, Inc. Integrated semiconductor assemblies and methods of manufacturing the same
US11342320B2 (en) 2017-12-29 2022-05-24 Intel Corporation Microelectronic assemblies
WO2019132970A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
CN116798983A (zh) 2017-12-29 2023-09-22 英特尔公司 具有通信网络的微电子组件
US11335665B2 (en) 2017-12-29 2022-05-17 Intel Corporation Microelectronic assemblies
WO2019132965A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
US10380496B2 (en) * 2018-03-19 2019-08-13 Intel Corporation Quantum computing assemblies
US11469206B2 (en) 2018-06-14 2022-10-11 Intel Corporation Microelectronic assemblies
US10535608B1 (en) * 2018-07-24 2020-01-14 International Business Machines Corporation Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate
US10826492B2 (en) * 2018-08-31 2020-11-03 Xilinx, Inc. Power gating in stacked die structures
US11056453B2 (en) 2019-06-18 2021-07-06 Deca Technologies Usa, Inc. Stackable fully molded semiconductor structure with vertical interconnects
US11133256B2 (en) * 2019-06-20 2021-09-28 Intel Corporation Embedded bridge substrate having an integral device

Also Published As

Publication number Publication date
US20200219815A1 (en) 2020-07-09
US20230343716A1 (en) 2023-10-26
EP4254498A3 (en) 2023-11-29
US20210111124A1 (en) 2021-04-15
EP3732717A4 (en) 2021-09-01
US11916020B2 (en) 2024-02-27
US20220051987A1 (en) 2022-02-17
US11217535B2 (en) 2022-01-04
EP4235784A2 (en) 2023-08-30
EP4235784A3 (en) 2023-10-04
US11367689B2 (en) 2022-06-21
WO2019132966A1 (en) 2019-07-04
CN111133575A (zh) 2020-05-08
EP3732717A1 (en) 2020-11-04
EP4254498A2 (en) 2023-10-04

Similar Documents

Publication Publication Date Title
US11367689B2 (en) Microelectronic assemblies with communication networks
US11967580B2 (en) Microelectronic assemblies with communication networks
US11600594B2 (en) Microelectronic assemblies
US20220254754A1 (en) Microelectronic assemblies
US11348912B2 (en) Microelectronic assemblies
US20220384389A1 (en) Microelectronic assemblies
CN115954352A (zh) 微电子组件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination