CN115911007A - 一种封装结构以及封装方法 - Google Patents

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metal
semiconductor
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Changxin Memory Technologies Inc
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Abstract

本申请实施例涉及半导体封装领域，提供一种封装结构以及封装方法，一种封装结构包括：第一金属层以及第二金属层，第一金属层位于电路区的第一面，第二金属层位于支撑区的第一面；第三金属层以及第四金属层，第三金属层位于电路区的第二面且与导电结构电连接，第四金属层位于支撑区的第二面；其中，至少两个堆叠设置的半导体结构中的一个半导体结构的第一面与其相邻的另一半导体结构的第二面正对，且半导体结构的第一金属层与处于相邻层的半导体结构的第三金属层接触键合，半导体结构的第二金属层与处于相邻层的半导体结构的第四金属层接触键合，可以解决集成电路中热问题。

Description

一种封装结构以及封装方法
技术领域
本申请实施例涉及集成电路封装领域，特别涉及一种封装结构以及封装方法。
背景技术
集成电路封装是集成电路技术领域的重要生产环节，近年来计算机、通信相关技术的发展，对集成电路封装技术提出了更高的要求，即更小、更薄、更轻、更可靠、多功能、低功耗和低成本。在二维组装密度已经达到理论最大值的情况下，更高密度的三维立体堆叠封装技术(3D封装)开始发展起来。
3D封装是在二维立体堆叠封装(2D-MCM)技术基础上发展起来的高级多芯片组件技术，采用三维(x、y、z方向)结构形式对IC芯片进行三维集成的技术。常规的3D封装是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术。
发明内容
本申请实施例提供一种封装结构以及封装方法，至少有利于解决集成电路的热问题。
根据本申请一些实施例，本申请实施例一方面提供一种封装结构，包括：至少两个堆叠设置的半导体结构，每一所述半导体结构包括相对的第一面和第二面，且所述半导体结构包括电路区以及支撑区，所述电路区的所述半导体结构内具有导电结构；所述半导体结构还包括：第一金属层以及第二金属层，所述第一金属层位于所述电路区的第一面，所述第二金属层位于所述支撑区的第一面；第三金属层以及第四金属层，所述第三金属层位于所述电路区的第二面且与所述导电结构电连接，所述第四金属层位于所述支撑区的第二面；其中，所述至少两个堆叠设置的半导体结构中的一个所述半导体结构的所述第一面与其相邻的另一所述半导体结构的所述第二面正对，且所述半导体结构的第一金属层与处于相邻层的所述半导体结构的第三金属层接触键合，所述半导体结构的第二金属层与处于相邻层的所述半导体结构的第四金属层接触键合。
在一些实施例中，位于所述支撑区的所述第二金属层为整面连续膜层；位于所述支撑区的所述第四金属层为整面连续膜层。
在一些实施例中，所述半导体结构包括多个间隔排布的所述第一金属层，且在沿所述支撑区以及所述电路区的排布方向上，相邻的所述第一金属层之间间距与所述第一金属层的宽度的比例范围为1/12～3/4。
在一些实施例中，在沿所述支撑区以及所述电路区的排列方向上，所述第一金属层的宽度范围为40um～60um。
在一些实施例中，在沿所述支撑区以及所述电路区的排列方向上，相邻的所述第一金属层之间的间距范围为5um～30um。
在一些实施例中，所述第三金属层在所述第一面的正投影位于与所述第三金属层接触键合的第一金属层在所述第一面的正投影内部。
在一些实施例中，所述第一金属层的材料与所述第二金属层的材料相同。
在一些实施例中，所述第一金属层的材料包括铜、铝或者钨。
在一些实施例中，在沿所述第一面指向所述第二面的方向上，所述第一金属层的厚度与所述第三金属层的厚度相同。
在一些实施例中，在沿所述第一面指向所述第二面的方向上，所述第一金属层的厚度为1μm～100μm。
在一些实施例中，所述导电结构凸出于所述电路区的所述第二面；所述半导体结构还包括：绝缘层，所述绝缘层位于所述电路区的所述第二面，且所述绝缘层还位于凸出的所述导电结构的侧面，所述第三金属层位于所述绝缘层表面。
在一些实施例中，所述绝缘层包括：第一介质层，所述第一介质层位于所述电路区的所述第二面上，且所述介质层还位于所述凸出的所述导电结构的侧面；第二介质层，所述第二介质层位于所述第一介质层与所述第三金属层之间。
根据本申请一些实施例，本申请实施例另一方面还提供一种封装方法，包括：提供至少两个半导体结构，每一所述半导体结构包括相对的第一面和第二面，且所述半导体结构包括电路区以及支撑区，所述电路区的所述半导体结构内具有导电结构；所述半导体结构还包括：第一金属层以及第二金属层，所述第一金属层位于所述电路区的第一面，所述第二金属层位于所述支撑区的第一面；第三金属层以及第四金属层，所述第三金属层位于所述电路区的第二面且与所述导电结构电连接，第四金属层位于所述支撑区的第二面；对至少两个所述半导体结构进行键合处理，以使所述至少两个所述半导体结构中的一个所述半导体结构的所述第一面与其相邻的另一所述半导体结构的所述第二面正对，且所述半导体结构的第一金属层与处于相邻层的所述半导体结构的第三金属层接触键合，所述半导体结构的第二金属层与处于相邻层的所述半导体结构的第四金属层接触键合。
在一些实施例中，形成所述半导体结构的工艺步骤包括：提供初始半导体结构，所述初始半导体结构包括相对的第一面和第二面，且所述初始半导体结构包括电路区以及支撑区，所述电路区的所述初始半导体结构内具有导电结构；在所述初始半导体结构的第一面形成第一金属膜，图形化位于所述电路区的所述第一金属膜，剩余的所述电路区的所述第一金属膜作为所述第一金属层，位于所述支撑区的所述第一金属膜作为所述第二金属层；在所述初始半导体结构的第二面形成第二金属膜，图形化位于所述电路区的所述第二金属膜，剩余的所述电路区的所述第二金属膜作为所述第三金属层，位于所述支撑区的所述第二金属膜作为所述第四金属层。
在一些实施例中，所述图形化位于所述电路区的所述第一金属膜的工艺步骤包括：在所述第一金属膜上形成第一掩膜层，以第一掩膜层为掩膜，刻蚀位于所述电路区的所述第一金属膜，形成多个间隔排布的所述第一金属层。
在一些实施例中，所述图形化位于所述电路区的所述第二金属膜的工艺步骤包括：在所述第一金属膜上形成第二掩膜层，以第二掩膜层为掩膜，刻蚀位于所述电路区的所述第二金属膜，形成多个间隔排布的所述第三金属层。
在一些实施例中，形成所述第二金属膜之前，还包括：对所述初始半导体结构的第二面进行减薄处理，暴露出部分厚度的所述导电结构；在所述初始半导体结构的第二面上依次形成第一介质层以及第二介质层，所述第一介质层还位于所述部分厚度的所述导电结构的侧面。
在一些实施例中，所述键合处理的工艺参数包括：所述键合处理的工艺温度范围为300℃～400℃，所述键合处理的工艺压力范围为2.5MPa～150Mpa。
本申请实施例提供的技术方案至少具有以下优点：
本申请实施例提供一种结构性能优越的封装结构，封装结构中包括至少两个堆叠设置的半导体结构，半导体结构的第一金属层与处于相邻层的半导体结构的第三金属层接触键合，半导体结构的第二金属层与处于相邻层的半导体结构的第四金属层接触键合，相当于至少两个堆叠设置的半导体结构通过第一金属层与第三金属层接触键合以及第二金属层与第四金属层接触键合实现高密度垂直互连。第一金属层与第三金属层直接接触键合以及第二金属层与第四金属层直接接触键合，相当于有效缩短至少两个堆叠设置的半导体结构的距离，减少信号传输延迟和损失，提高信号速度和传输带宽，降低功耗、封装体积以及封装重量。同时，在不改变封装体尺寸的前提下，第一金属层与第三金属层直接接触键合以及第二金属层与第四金属层直接接触键合可以在有限的封装区域内堆叠更多的半导体结构，有利于提高集成电路的集成度。
此外，位于支撑区的第二金属层为整面连续膜层；位于支撑区的第四金属层为整面连续膜层，扩大了第二金属层以及第四金属层在半导体结构的含量占比。由于第二金属层以及第四金属层具有优良导电性和优良的导热性，扩大了第二金属层以及第四金属层在半导体结构的含量占比可以改善集成电路的热问题。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1为一种封装结构的结构示意图；
图2为本申请一实施例提供的封装结构的一种结构示意图；
图3为本申请一实施例提供的封装结构的一种沿A-A面的剖面结构示意图；
图4～图13为本申请一实施例提供的封装方法中各步骤对应的剖面结构示意图。
具体实施方式
目前，现有集成电路具有热问题。
分析发现，导致上述问题的主要原因包括：在3D封装中，堆叠设置的各种微型元器件(裸芯片及片式元器件)数量增大，因此，集成电路中具有热问题。此外，目前的3D封装大多采用微焊接、封装工艺将构成集成电路的微型元器件组装起来。图1为一种封装结构的结构示意图，现结合图1进行分析，封装结构包括：至少两个堆叠设置的半导体结构，每一半导体结构包括相对的第一面103和第二面，且半导体结构包括电路区101以及支撑区102，半导体结构还包括：第一金属层111以及第二金属层112，第一金属层111位于电路区101的第一面103，第二金属层112位于支撑区102的第一面103；第三金属层以及第四金属层，第三金属层位于电路区101的第二面，第四金属层位于支撑区102的第二面。3D封装技术使用了金属丝焊接，焊接的金属丝位于堆叠的微型元器件之间，即焊接的金属丝位于第一金属层111与相邻层的半导体结构的第三金属层之间，以及位于第二金属层112与相邻层的半导体结构的第四金属层之间，一方面，焊接的金属丝位于堆叠的微型元器件之间增大了集成电路在垂直方向上的尺寸，进一步增大了集成电路的功耗；另一方面，焊接的金属丝位于堆叠的微型元器件之间增大了堆叠的微型元器件的距离，从而产生信号传输延迟和损失。此外，焊接的金属丝的导热性低于第一金属层111、第二金属层、第三金属层112以及第四金属层的导热性，焊接的金属丝位于堆叠的微型元器件之间导致集成电路的热问题更严重且热量无法及时导出，进一步影响器件性能。
本申请实施提供一种结构性能优越的封装结构，封装结构中包括至少两个堆叠设置的半导体结构，半导体结构的第一金属层与处于相邻层的半导体结构的第三金属层接触键合，半导体结构的第二金属层与处于相邻层的半导体结构的第四金属层接触键合，第一金属层与第三金属层直接接触键合以及第二金属层与第四金属层直接接触键合，相当于有效缩短至少两个堆叠设置的半导体结构的距离，减少信号传输延迟和损失，提高信号速度和传输带宽，降低功耗、封装体积以及封装重量。此外，第一金属层与第三金属层直接接触键合以及第二金属层与第四金属层直接接触键合，可以扩大第一金属层、第二金属层、第三金属层以及第四金属层的面积，可以改善集成电路的热问题。
下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图2为本申请一实施例提供的封装结构的一种结构示意图，图3为本申请一实施例提供的封装结构的一种沿A-A面的剖面结构示意图。
参考图2至图3，封装结构包括：至少两个堆叠设置的半导体结构，每一半导体结构包括相对的第一面203和第二面204，且半导体结构包括电路区201以及支撑区202，电路区201的半导体结构内具有导电结构208；半导体结构还包括：第一金属层211以及第二金属层212，第一金属层211位于电路区201的第一面203，第二金属层212位于支撑区202的第一面203；第三金属层231以及第四金属层232，第三金属层231位于电路区201的第二面204且与导电结构208电连接，第四金属层232位于支撑区202的第二面204；其中，至少两个堆叠设置的半导体结构中的一个半导体结构的第一面203与其相邻的另一半导体结构的第二面204正对，且半导体结构的第一金属层211与处于相邻层的半导体结构的第三金属层231接触键合，半导体结构的第二金属层212与处于相邻层的半导体结构的第四金属层232接触键合。
封装结构中包括至少两个堆叠设置的半导体结构，半导体结构的第一金属层211与处于相邻层的半导体结构的第三金属层231接触键合，半导体结构的第二金属层212与处于相邻层的半导体结构的第四金属层232接触键合，相当于至少两个堆叠设置的半导体结构通过第一金属层211与第三金属层231接触键合以及第二金属层212与第四金属层232接触键合实现高密度垂直互连。第一金属层211与第三金属层231直接接触键合以及第二金属层212与第四金属层232直接接触键合，相当于至少两个堆叠设置的半导体结构中间无焊接的金属丝，一方面，有效缩短至少两个堆叠设置的半导体结构的距离，减少信号传输延迟和损失，提高信号速度和传输带宽，降低功耗、封装体积以及封装重量；另一方面，有利于改善集成电路中热问题。同时，至少两个堆叠设置的半导体结构中间无焊接的金属丝，可以增大第一金属层211、第二金属层212、第三金属层231以及第四金属层232的面积，从而增大第一金属层211、第二金属层212、第三金属层231以及第四金属层232在半导体结构中的含量占比，进一步有利于改善集成电路中热问题。
在一些实施例中，半导体结构还包括：电路结构205、隔离结构206以及衬底207，电路结构205位于电路区201的半导体结构内且与导电结构208电连接，隔离结构206以及衬底207位于电路区201和支撑区202的半导体结构内。
半导体结构是构成集成电路的各种微型元器件的一种。在一些实施例中，半导体结构为晶圆。在另一些实施例中，半导体结构可以为芯片。
在一些实施例中，半导体结构的第一面203为半导体结构的顶面，半导体结构的第二面204为半导体结构的底面。
在一些实施例中，电路区201内具有电路结构，电路结构通过导电结构208与第三金属层231电连接，且半导体结构的第一金属层211与处于相邻层的半导体结构的第三金属层231接触键合保证至少两个堆叠设置的半导体结构垂直互连并建立信号传输；支撑区202内无电路结构，在至少两个堆叠设置的半导体结构之间起支撑作用。
在一些实施例中，半导体结构包括多个间隔排布的第一金属层211，且在支撑区202以及电路区201的排布方向上，相邻的第一金属层211之间间距与第一金属层211的宽度的比例范围为1/12～3/4，具体可以为1/6、1/2、3/5。一方面，可以保证相邻的第一金属层211之间不连续，从而在第一金属层211与处于相邻层的半导体结构的第三金属层231接触键合过程中保证电路区201的每一导电结构208之间不电连接，避免半导体结构产生短路的情况；另一面，第一金属层211的面积尽可能大，相当于半导体结构的第一金属层211的含量占比尽可能大，有利于促进集成电路的散热，进一步有利于提高集成电路的稳定性。
具体地，在沿支撑区202以及电路区201的排列方向上，第一金属层211的宽度范围为40um～60um，具体可以为45um、50um、55um；相邻的第一金属层211之间的间距范围为5um～30um，具体可以为10um、15um、20um或者25um。
在一些实施例中，在沿第一面203指向第二面204的方向上，第一金属层211的厚度为1μm～100μm，具体可以为10μm、30μm、50μm、70μm或者90μm。一方面，保证半导体结构的第一金属层211的含量占比尽可能大，有利于促进集成电路的散热，进一步有利于提高集成电路的稳定性；另一方面，满足单颗集成电路的内存容量尽可能大，即单颗集成电路有限的空间内尽可能堆叠多个半导体结构。
在一些实施例中，第一金属层211在第一面203的正投影为长方形，其中，长方形的长度范围为55um～200um，具体可以为60um、80um、100um或者150um，长方形的宽度范围为40um～60um，具体可以为45um、50um、55um。
在一些实施例中，第一金属层211的材料为铜，其中，铜的导热系数为401W/(m·K)。在另一些实施例中，第一金属层的材料还可以为锌、银、铝或者钨，其中，锌的导热系数为112W/(m·K)、银的导热系数为429W/(m·K)、铝的导热系数为237W/(m·K)、钨的导热系数为173W/(m·K)。
在一些实施例中，位于支撑区202的第二金属层212为整面连续膜层，一方面，保证了为两个堆叠设置的半导体结构之间起支撑作用；另一方面，半导体结构的第二金属层212的含量占比较大，有利于促进集成电路的散热，进一步有利于提高集成电路的稳定性。
在一些实施例中，在沿第一面203指向第二面204的方向上，第二金属层212的厚度与第一金属层211的厚度可以相同。在另一些实施例中，第二金属层的厚度与第一金属层的厚度可以不同。
在一些实施例中，第二金属层212的材料与第一金属层211的材料可以相同。在另一些实施例中，第二金属层的材料与第一金属层的材料可以不同。
在一些实施例中，第三金属层231在第一面203的正投影位于与第三金属层231接触键合的第一金属层211在第一面203的正投影内部，且第三金属层231在第一面203的正投影和与第三金属层231接触键合的第一金属层211在第一面203的正投影的大小相同，相当于每一第一金属层211与每一第三金属层231正对，保证第一金属层211以及第三金属层231的面积最大化，有利于改善集成电路热问题。
在另一些实施例中，第三金属层在第一面的正投影位于与第三金属层接触键合的第一金属层在第一面的正投影内部，且第三金属层在第一面的正投影小于与第三金属层接触键合的第一金属层在第一面的正投影。
在一些实施例中，在沿第一面203指向第二面204的方向上，第三金属层231的厚度与第一金属层211的厚度可以相同。在另一些实施例中，第三金属层的厚度与第一金属层的厚度可以不相同。
在一些实施例中，第三金属层232的材料与第一金属层211的材料可以相同。在另一些实施例中，第三金属层的材料与第一金属层的材料可以不相同。
在一些实施例中，位于支撑区202的第四金属层232为整面连续膜层，一方面，保证了为两个堆叠设置的半导体结构之间起支撑作用；另一方面，半导体结构的第四金属层212的含量占比较大，有利于促进集成电路的散热，进一步有利于提高集成电路的稳定性。
在一些实施例中，第四金属层232在第一面203的正投影位于与第四金属层232接触键合的第二金属层212在第一面203的正投影内部，且第四金属层232在第一面203的正投影和与第四金属层232接触键合的第二金属层212在第一面的正投影的大小相同，相当于每一第二金属层212与每一第四金属层232正对，保证第二金属层212以及第四金属层232的面积最大化，有利于改善集成电路热问题。
在另一些实施例中，第四金属层在第一面的正投影位于与第四金属层接触键合的第二金属层在第一面的正投影内部，且第四金属层在第一面的正投影小于与第四金属层接触键合的第二金属层在第一面的正投影。
在沿第一面203指向第二面204的方向上，第四金属层232的上表面与第三金属层231的上表面齐平。具体地，在一些实施例中，在沿第一面203指向第二面204的方向上，第四金属层232的厚度小于第三金属层231的厚度。在另一些实施例中，在沿第一面指向第二面的方向上，第四金属层的厚度等于或者大于第三金属层的厚度。
在一些实施例中，第四金属层232的材料与第二金属层231的材料可以相同。在另一些实施例中，第四金属层的材料与第二金属层的材料可以不同。
在一些实施例中，导电结构208凸出于电路区201的第二面204，保证导电结构208与第三金属层231的电连接。
在一些实施例中，隔离结构206的材料为氧化硅；衬底207的材料为硅。在另一些实施例中，隔离结构的材料可以为碳化硅或氮化硅；衬底的材料也可以为锗、锗硅或碳化硅。
在一些实施例中，半导体结构还包括：绝缘层220，绝缘层220位于电路区201的第二面204，且绝缘层220还位于凸出的导电结构208的侧面，第三金属层231位于绝缘层220表面。
在一些实施例中，绝缘层220包括：第一介质层221，第一介质层221位于电路区201的第二面204上，且第一介质层221还位于凸出的导电结构208的侧面；第二介质层222，第二介质层222位于第一介质层221与第三金属层231之间。
在一些实施例中，第一介质层221的材料为绝缘材料，具体为氧化硅；第二介质层222的材料为氮化硅。在另一些实施例中，第一介质层的材料可以为碳化硅或氮化硅；第二介质层的材料可以为氧化硅、碳化硅等绝缘材料或其他高介电常数材料。
本申请一些实施例，封装结构中包括至少两个堆叠设置的半导体结构，半导体结构的第一金属层与处于相邻层的半导体结构的第三金属层接触键合，半导体结构的第二金属层与处于相邻层的半导体结构的第四金属层接触键合，第一金属层与第三金属层直接接触键合以及第二金属层与第四金属层直接接触键合，相当于有效缩短至少两个堆叠设置的半导体结构的距离，减少信号传输延迟和损失，提高信号速度和传输带宽，降低功耗、封装体积以及封装重量。此外，第一金属层与第三金属层直接接触键合以及第二金属层与第四金属层直接接触键合，可以扩大第一金属层、第二金属层、第三金属层以及第四金属层的面积，可以改善集成电路的热问题。而且，第一金属层、第二金属层、第三金属层以及第四金属层的材料均为铜，铜与铜之间直接接触可以改善半导体结构的散热性，进一步改善集成电路的热问题。
相应地，本申请一些实施例提供一种封装方法，可用于形成上述封装结构。
图4至图13为本申请一实施例提供的封装方法中各步骤对应的结构示意图，以下将结合附图对本实施例提供的封装方法进行详细说明。
参考图4至图12，提供至少两个半导体结构，每一半导体结构包括相对的第一面203和第二面204，且半导体结构包括电路区201以及支撑区202，电路区201的半导体结构内具有导电结构208；半导体结构还包括：第一金属层211以及第二金属层222，第一金属层211位于电路区201的第一面203，第二金属层212位于支撑区202的第一面203；第三金属层231以及第四金属层232，第三金属层231位于电路区201的第二面204且与导电结构208电连接，第四金属层232位于支撑区202的第二面204。
参考图4，提供初始半导体结构，初始半导体结构包括相对的第一面203和第二面204，且初始半导体结构包括电路区201以及支撑区202，电路区201以及支撑区202的初始半导体结构内具有层叠的隔离结构206以及衬底207，电路区201的初始半导体结构内具有导电结构208以及电路结构205，电路结构205还位于隔离结构206内且与导电结构208电连接，隔离结构206以及衬底207还位于导电结构208的侧面。
初始半导体结构是构成集成电路的各种微型元器件的一种。在一些实施例中，初始半导体结构为晶圆。在另一些实施例中，初始半导体结构可以为芯片。
在一些实施例中，初始半导体结构的第一面203为初始半导体结构的顶面，初始半导体结构的第二面204为初始半导体结构的底面；初始半导体结构位于第一载体209上，初始半导体结构的第一面203远离第一载体209表面。
在一些实施例中，电路区201内具有电路结构，电路结构通过导电结构208与第三金属层231电连接，且半导体结构的第一金属层211与处于相邻层的半导体结构的第三金属层231接触键合保证至少两个堆叠设置的半导体结构垂直互连并建立信号传输；支撑区202内无电路结构，在至少两个堆叠设置的半导体结构之间起支撑作用。
在一些实施例中，隔离结构206的材料为氧化硅；衬底207的材料为硅。在另一些实施例中，隔离结构的材料可以为碳化硅或氮化硅；衬底的材料也可以为锗、锗硅或碳化硅。
参考图5以及图6，在初始半导体结构的第一面203形成第一金属膜210，图形化位于电路区201的第一金属膜210，剩余的电路区201的第一金属膜210作为第一金属层211，位于支撑区202的第一金属膜210作为第二金属层212。
具体地，参考图5，在初始半导体结构的第一面203形成第一金属膜210。
在一些实施例中，在沿第一面203指向第二面204的方向上，第一金属膜210的厚度为1μm～100μm，具体可以为10μm、30μm、50μm、70μm或者90μm。一方面，保证半导体结构的第一金属层211的含量占比尽可能大，有利于促进集成电路的散热，进一步有利于提高集成电路的稳定性；另一方面，满足单颗集成电路的内存容量尽可能大，即单颗集成电路有限的空间内尽可能堆叠多个半导体结构。
在一些实施例中，第一金属膜210的材料为铜，其中，铜的导热系数为401W/(m·K)。在另一些实施例中，第一金属膜的材料还可以为锌、银、铝或者钨，其中，锌的导热系数为112W/(m·K)、银的导热系数为429W/(m·K)、铝的导热系数为237W/(m·K)、钨的导热系数为173W/(m·K)。
参考图6，在第一金属膜210上形成第一掩膜层，以第一掩膜层为掩膜，刻蚀位于电路区201的第一金属膜210，形成多个间隔排布的第一金属层211，位于支撑区202的第一金属膜210作为第二金属层212，去除第一掩膜层。
在一些实施例中，半导体结构包括多个间隔排布的第一金属层211，且在支撑区202以及电路区201的排布方向上，相邻的第一金属层211之间间距与第一金属层211的宽度的比例范围为1/12～3/4，具体可以为1/6、1/2、3/5。一方面，可以保证相邻的第一金属层211之间不连续，从而在第一金属层211与处于相邻层的半导体结构的第三金属层231接触键合过程中保证电路区201的每一导电结构208之间不电连接，避免半导体结构产生短路的情况；另一面，第一金属层211的面积尽可能大，相当于半导体结构的第一金属层211的含量占比尽可能大，有利于促进集成电路的散热，进一步有利于提高集成电路的稳定性。
具体地，在沿支撑区202以及电路区201的排列方向上，第一金属层211的宽度范围为40um～60um，具体可以为45um、50um、55um；相邻的第一金属层211之间的间距范围为5um～30um，具体可以为10um、15um、20um或者25um。
在一些实施例中，第一金属层211在第一面203的正投影为长方形，其中，长方形的长度范围为55um～200um，具体可以为60um、80um、100um或者150um，长方形的宽度范围为40um～60um，具体可以为45um、50um、55um。
在一些实施例中，位于支撑区202的第二金属层212为整面连续膜层。一方面，保证了为两个堆叠设置的半导体结构之间起支撑作用；另一方面，半导体结构的第二金属层212的含量占比较大，有利于促进集成电路的散热，进一步有利于提高集成电路的稳定性。
参考图7，去除第一载体209，第二载体219与初始半导体结构进行键合处理。
在一些实施例中，初始半导体结构位于第二载体219上，初始半导体结构的第二面204远离第二载体219表面。
参考图8至图10，对初始半导体结构的第二面204进行减薄处理，暴露出部分厚度的导电结构208；在初始半导体结构的第二面204上依次形成第一介质层221以及第二介质层222，第一介质层221还位于部分厚度的导电结构208的侧面。
参考图8，对初始半导体结构的电路区201以及支撑区202的衬底207同时进行减薄处理，以使支撑区202的衬底207上表面与电路区201的衬底207上表面齐平，且暴露出部分厚度的导电结构208，扩大了后续形成的第四金属层在半导体结构的含量占比，有利于改善集成电路中热问题。
参考图9，在衬底207上依次形成初始第一介质层223以及初始第二介质层224，初始第一介质层223以及初始第二介质层224还位于导电结构208上。
具体地，在一些实施例中，初始第一介质层223的材料为绝缘材料，具体为氧化硅；初始第二介质层224的材料为氮化硅。在另一些实施例中，初始第一介质层的材料可以为碳化硅或氮化硅；初始第二介质层的材料可以为氧化硅、碳化硅等绝缘材料或其他高介电常数材料。
在一些实施例中，在沿第一面203指向第二面204的方向上，位于衬底207上初始第一介质层223的厚度与位于导电结构208上初始第一介质层223的厚度相同；位于衬底207上初始第二介质层224的厚度与位于导电结构208上初始第二介质层224的厚度相同。
在另一些实施例中，仅在电路区的衬底上依次形成初始第一介质层以及初始第二介质层，扩大了后续形成的第四金属层在半导体结构的含量占比，有利于改善集成电路中热问题。
参考图10，刻蚀位于导电结构208表面的初始第一介质层223以及初始第二介质层224，暴露出导电结构208，以使后续形成的第三金属层与导电结构208电连接，剩余的初始第一介质层223作为第一介质层221，剩余的初始第二介质层224作为第二介质层222。
参考图11以及图12，在初始半导体结构的第二面204形成第二金属膜230，图形化位于电路区201的第二金属膜230，剩余的电路区201的第二金属膜230作为第三金属层231，位于支撑区202的第二金属膜230作为第四金属层232。
具体地，参考图11，在初始半导体结构的第二面204形成第二金属膜230。
在一些实施例中，第二金属膜230的材料与第一金属膜210的材料可以相同。在另一些实施例中，第二金属膜的材料与第一金属膜的材料可以不同。
参考图12，在第二金属膜230上形成第二掩膜层，以第二掩膜层为掩膜，刻蚀位于电路区201的第二金属膜230，形成多个间隔排布的第三金属层231，位于支撑区202的第二金属膜230作为第四金属层232，去除第二掩膜层。
在一些实施例中，半导体结构包括多个间隔排布的第三金属层231，支撑区202以及电路区201的排布方向上，相邻的第三金属层231之间间距与第三金属层231的宽度的比例与相邻的第一金属层211之间间距与第一金属层211的宽度的比例相同，具体可以为1/6、1/2、3/5。
具体地，在沿支撑区202以及电路区201的排列方向上，第三金属层231的宽度与第一金属层211的宽度相同，具体可以为45um、50um、55um；相邻的第三金属层231之间的间距与相邻的第一金属层211之间的间距相同，具体可以为10um、15um、20um或者25um。
在一些实施例中，位于支撑区202的第四金属层232为整面连续膜层，一方面，保证了为两个堆叠设置的半导体结构之间起支撑作用；另一方面，半导体结构的第四金属层212的含量占比较大，有利于促进集成电路的散热，进一步有利于提高集成电路的稳定性。
参考图13，对至少两个半导体结构进行键合处理，以使至少两个半导体结构中的一个半导体结构的第一面203与其相邻的另一半导体结构的第二面204正对，且半导体结构的第一金属层211与处于相邻层的半导体结构的第三金属层231接触键合，半导体结构的第二金属层212与处于相邻层的半导体结构的第四金属层232接触键合。
在一些实施例中，第三金属层231在第一面203的正投影位于与第三金属层231接触键合的第一金属层211在第一面203的正投影内部，且第三金属层231在第一面203的正投影和与第三金属层231接触键合的第一金属层211在第一面203的正投影的大小相同，相当于每一第一金属层211与每一第三金属层231正对，保证第一金属层211以及第三金属层231的面积最大化，有利于改善集成电路热问题。
在另一些实施例中，第三金属层在第一面的正投影位于与第三金属层接触键合的第一金属层在第一面的正投影内部，且第三金属层在第一面的正投影小于与第三金属层接触键合的第一金属层在第一面的正投影。
在一些实施例中，在一些实施例中，第四金属层232在第一面203的正投影位于与第四金属层232接触键合的第二金属层212在第一面203的正投影内部，且第四金属层232在第一面203的正投影和与第四金属层232接触键合的第二金属层212在第一面的正投影的大小相同，相当于每一第二金属层212与每一第四金属层232正对，保证第二金属层212以及第四金属层232的面积最大化，有利于改善集成电路热问题。
在另一些实施例中，第四金属层在第一面的正投影位于与第四金属层接触键合的第二金属层在第一面的正投影内部，且第四金属层在第一面的正投影小于与第四金属层接触键合的第二金属层在第一面的正投影。
在一些实施例中，键合处理的工艺参数包括：键合处理的工艺温度范围为300℃～400℃，具体可以为300℃、350℃或者400℃；键合处理的工艺压力范围为2.5MPa～150Mpa，具体可以为10MPa、80MPa或者130MPa。
本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。

Claims (18)

1.一种封装结构，其特征在于，包括：
至少两个堆叠设置的半导体结构，每一所述半导体结构包括相对的第一面和第二面，且所述半导体结构包括电路区以及支撑区，所述电路区的所述半导体结构内具有导电结构；所述半导体结构还包括：
第一金属层以及第二金属层，所述第一金属层位于所述电路区的第一面，所述第二金属层位于所述支撑区的第一面；
第三金属层以及第四金属层，所述第三金属层位于所述电路区的第二面且与所述导电结构电连接，所述第四金属层位于所述支撑区的第二面；
其中，所述至少两个堆叠设置的半导体结构中的一个所述半导体结构的所述第一面与其相邻的另一所述半导体结构的所述第二面正对，且所述半导体结构的第一金属层与处于相邻层的所述半导体结构的第三金属层接触键合，所述半导体结构的第二金属层与处于相邻层的所述半导体结构的第四金属层接触键合。
2.如权利要求1所述的封装结构，其特征在于，位于所述支撑区的所述第二金属层为整面连续膜层；位于所述支撑区的所述第四金属层为整面连续膜层。
3.如权利要求1所述的封装结构，其特征在于，所述半导体结构包括多个间隔排布的所述第一金属层，且在沿所述支撑区以及所述电路区的排布方向上，相邻的所述第一金属层之间间距与所述第一金属层的宽度的比例范围为1/12～3/4。
4.如权利要求3所述的封装结构，其特征在于，在沿所述支撑区以及所述电路区的排列方向上，所述第一金属层的宽度范围为40um～60um。
5.如权利要求3所述的封装结构，其特征在于，在沿所述支撑区以及所述电路区的排列方向上，相邻的所述第一金属层之间的间距范围为5um～30um。
6.如权利要求1所述的封装结构，其特征在于，所述第三金属层在所述第一面的正投影位于与所述第三金属层接触键合的第一金属层在所述第一面的正投影内部。
7.如权利要求1所述的封装结构，其特征在于，所述第一金属层的材料与所述第二金属层的材料相同。
8.如权利要求1或7所述的封装结构，其特征在于，所述第一金属层的材料包括铜、铝或者钨。
9.如权利要求1所述的封装结构，其特征在于，在沿所述第一面指向所述第二面的方向上，所述第一金属层的厚度与所述第三金属层的厚度相同。
10.如权利要求1或9所述的封装结构，其特征在于，在沿所述第一面指向所述第二面的方向上，所述第一金属层的厚度为1μm～100μm。
11.如权利要求1所述的封装结构，其特征在于，所述导电结构凸出于所述电路区的所述第二面；所述半导体结构还包括：绝缘层，所述绝缘层位于所述电路区的所述第二面，且所述绝缘层还位于凸出的所述导电结构的侧面，所述第三金属层位于所述绝缘层表面。
12.如权利要求10所述的封装结构，其特征在于，所述绝缘层包括：
第一介质层，所述第一介质层位于所述电路区的所述第二面上，且所述第一介质层还位于所述凸出的所述导电结构的侧面；
第二介质层，所述第二介质层位于所述第一介质层与所述第三金属层之间。
13.一种封装方法，其特征在于，包括：
提供至少两个半导体结构，每一所述半导体结构包括相对的第一面和第二面，且所述半导体结构包括电路区以及支撑区，所述电路区的所述半导体结构内具有导电结构；所述半导体结构还包括：
第一金属层以及第二金属层，所述第一金属层位于所述电路区的第一面，所述第二金属层位于所述支撑区的第一面；
第三金属层以及第四金属层，所述第三金属层位于所述电路区的第二面且与所述导电结构电连接，第四金属层位于所述支撑区的第二面；
对至少两个所述半导体结构进行键合处理，以使所述至少两个所述半导体结构中的一个所述半导体结构的所述第一面与其相邻的另一所述半导体结构的所述第二面正对，且所述半导体结构的第一金属层与处于相邻层的所述半导体结构的第三金属层接触键合，所述半导体结构的第二金属层与处于相邻层的所述半导体结构的第四金属层接触键合。
14.如权利要求13所述的封装方法，其特征在于，形成所述半导体结构的工艺步骤包括：
提供初始半导体结构，所述初始半导体结构包括相对的第一面和第二面，且所述初始半导体结构包括电路区以及支撑区，所述电路区的所述初始半导体结构内具有导电结构；
在所述初始半导体结构的第一面形成第一金属膜，图形化位于所述电路区的所述第一金属膜，剩余的所述电路区的所述第一金属膜作为所述第一金属层，位于所述支撑区的所述第一金属膜作为所述第二金属层；
在所述初始半导体结构的第二面形成第二金属膜，图形化位于所述电路区的所述第二金属膜，剩余的所述电路区的所述第二金属膜作为所述第三金属层，位于所述支撑区的所述第二金属膜作为所述第四金属层。
15.如权利要求14所述的封装方法，其特征在于，所述图形化位于所述电路区的所述第一金属膜的工艺步骤包括：在所述第一金属膜上形成第一掩膜层，以第一掩膜层为掩膜，刻蚀位于所述电路区的所述第一金属膜，形成多个间隔排布的所述第一金属层。
16.如权利要求14所述的封装方法，其特征在于，所述图形化位于所述电路区的所述第二金属膜的工艺步骤包括：在所述第二金属膜上形成第二掩膜层，以第二掩膜层为掩膜，刻蚀位于所述电路区的所述第二金属膜，形成多个间隔排布的所述第三金属层。
17.如权利要求14所述的封装方法，其特征在于，形成所述第二金属膜之前，还包括：
对所述初始半导体结构的第二面进行减薄处理，暴露出部分厚度的所述导电结构；
在所述初始半导体结构的第二面上依次形成第一介质层以及第二介质层，所述第一介质层还位于所述部分厚度的所述导电结构的侧面。
18.如权利要求13所述的封装方法，其特征在于，所述键合处理的工艺参数包括：所述键合处理的工艺温度范围为300℃～400℃，所述键合处理的工艺压力范围为2.5MPa～150Mpa。
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