CN109841588A - 半导体装置封装 - Google Patents

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Abstract

本发明提供一种半导体衬底，其包含介电层、第一图案化导电层和第一连接元件。所述介电层具有第一表面。所述第一图案化导电层具有第一表面并且安置为邻近于所述介电层的所述第一表面。所述第一连接元件安置于所述第一图案化导电层的所述第一表面上。所述第一连接元件包含第一部分、第二部分以及安置于所述第一部分和所述第二部分之间的晶种层。所述第一连接元件的所述第一部分和所述第一图案化导电层形成为整体结构。

Description

半导体装置封装
技术领域
本发明涉及一种半导体装置封装和其制造方法，且涉及一种包含改进的半导体衬底的半导体装置封装。
背景技术
半导体装置封装可包含衬底，其包含用于外部连接的连接元件(例如，导电柱、凸块、支柱或类似者)。可能需要连接元件具有相同高度以确保可靠的外部连接。然而，可在制造期间归因于电镀条件(例如，电镀液、电镀时间、电镀电流或其它电镀条件)和/或导电元件的图案或布局造成连接元件之间的高度差，这可不利地影响半导体装置封装的可靠性。
发明内容
在一或多个实施例中，一种半导体衬底包含介电层、第一图案化导电层和第一连接元件。所述介电层具有第一表面。所述第一图案化导电层具有第一表面并且安置为邻近于所述介电层的所述第一表面。所述第一连接元件安置于所述第一图案化导电层的所述第一表面上。所述第一连接元件包含第一部分、第二部分以及安置于所述第一部分和所述第二部分之间的晶种层。所述第一连接元件的所述第一部分和所述第一图案化导电层形成为整体结构。
在一或多个实施例中，一种半导体封装结构包含衬底和第一芯片。所述衬底包含介电层、第一图案化导电层和第一连接元件。所述介电层具有第一表面。所述第一图案化导电层具有第一表面并且安置为邻近于所述介电层的所述第一表面。所述第一连接元件安置于所述第一图案化导电层的所述第一表面上。所述第一连接元件包含第一部分、第二部分以及安置于所述第一部分和所述第二部分之间的晶种层。所述第一连接元件的所述第一部分和所述第一图案化导电层形成为整体结构。所述第一芯片具有作用表面并且安置于所述衬底上。所述作用表面面向所述衬底并且电连接到所述第一连接元件。
在一或多个实施例中，一种用于制造半导体衬底的方法包含：提供载体；在所述载体上形成第一图案化光致抗蚀剂层，所述第一图案化光致抗蚀剂层界定第一开口；在所述载体上形成第二图案化光致抗蚀剂层，所述第二图案化光致抗蚀剂层界定第二开口；分别在所述第一开口和第二开口中执行第一电镀操作和第二电镀操作以形成图案化导电层和连接元件，其中所述连接元件包括第一部分、第二部分以及安置于所述第一部分和所述第二部分之间的晶种层；以及移除所述载体和所述第二图案化光致抗蚀剂层以暴露所述连接元件的顶部表面和所述连接元件的侧壁的一部分。
附图说明
图1是根据本发明的一或多个实施例的半导体衬底的横截面图。
图2是根据本发明的一或多个实施例的半导体衬底的横截面图。
图3是根据本发明的一或多个实施例的半导体衬底的横截面图。
图4是根据本发明的一或多个实施例的半导体衬底的横截面图。
图5是根据本发明的一或多个实施例的半导体封装结构的横截面图。
图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H、图6I和图6J说明制造图1中展示的半导体衬底的方法的一或多个实施例。
图7A说明根据本发明的一或多个实施例的半导体衬底。
图7B说明根据本发明的一或多个实施例的半导体衬底。
图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H、图8I和图8J说明制造图2中展示的半导体衬底的方法的一或多个实施例。
图9A、图9B、图9C、图9D、图9E、图9F、图9G、图9H、图9I和图9J说明制造图3中展示的半导体衬底的方法的一或多个实施例。
贯穿图式和具体实施方式使用共同参考数字指示相同或类似元件。根据以下结合附图作出的详细描述将容易地理解本发明的实施例。
具体实施方式
除非另外规定，否则例如“上面”、“下面”、“向上”、“左侧”、“右侧”、“向下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“上方”、“下方”等空间描述是相对于图中展示的取向指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点是不因此布置而有偏差。
图1是根据本发明的一或多个实施例的半导体衬底1的横截面图。半导体衬底1包含介电层40、图案化导电层80和85、连接元件82和84以及保护层70和72。在一些实施例中，介电层40包含适合的绝缘材料。在一些实施例中，图案化导电层80和85以及连接元件84和82可包含(例如)铜(Cu)、另一金属、金属合金或其它导电材料。在一些实施例中，保护层70和72可为焊料掩模层。
介电层40具有表面401和表面402。图案化导电层80具有表面801和表面811。图案化导电层80安置于介电层40的表面401上。连接元件82安置于图案化导电层80的表面801上(例如，沿着图1中展示的虚线)。连接元件84安置于图案化导电层80的表面811上(例如，沿着图1中展示的虚线)。连接元件82包含第一部分821、第二部分822以及安置于第一部分821和第二部分822之间的晶种层823。连接元件82的第一部分821和图案化导电层80形成为整体结构(例如，可整体地形成，在其之间无界面或边界)。在一些实施例中，连接元件82的高度大于约100微米(μm)(例如，可为约110μm或更大、约120μm或更大、或约130μm或更大)。在一些实施例中，连接元件84的高度大于约100μm(例如，可为约110μm或更大、约120μm或更大、或约130μm或更大)。在一些实施例中，连接元件82和连接元件84之间的间距的长度在约150μm到约200μm的范围内。
连接元件84安置于图案化导电层80的表面811上。连接元件84包含第一部分841、第二部分842以及安置于第一部分841和第二部分842之间的晶种层843。连接元件84的第一部分841和图案化导电层80形成为整体结构。连接元件82具有顶部表面822u，且连接元件84具有顶部表面842u。连接元件82的第二部分822和连接元件84的第二部分842从介电层40的表面402突起。连接元件82的顶部表面822u与连接元件84的顶部表面842u大体上共平面。
连接元件82的第一部分821具有第一顶部表面821u，且连接元件84的第一部分841具有第一顶部表面841u。连接元件82的晶种层823具有顶部表面823u，且连接元件84的晶种层843具有顶部表面843u。连接元件82的第一部分821和连接元件84的第一部分841从介电层40的表面402突起连接元件82的第一部分821的第一顶部表面821u不与连接元件84的第一部分841的第一顶部表面841u共平面。连接元件82的第二部分822的高度不同于连接元件84的第二部分842的高度(例如，大于第二部分842的高度的约1.1倍，大于第二部分842的高度的约1.2倍，或大于第二部分842的高度的约1.3倍，或小于第二部分842的高度的约0.9倍，小于第二部分842的高度的约0.8倍，或小于第二部分842的高度的约0.7倍)。
连接元件82的第一部分821包含突起部821t。突起部821t的宽度与连接元件82的第二部分822的宽度基本上相同。连接元件82的第一部分821的突起部821t的高度小于连接元件82的第一部分821的突起部821t的宽度(例如，小于突起部821t的宽度的约0.9倍，小于突起部821t的宽度的约0.8倍，或小于突起部821t的宽度的约0.7倍)。保护层70安置于图案化导电层80的表面801上。保护层70界定对应于连接元件82的开口711。保护层70的开口711的侧壁711s围绕连接元件82的一部分。保护层70界定对应于连接元件84的开口712。保护层70的开口712的侧壁712s围绕连接元件84的一部分。连接元件82的第一部分821的突起部821t的高度可小于连接元件82的第一部分821的最大宽度(例如，小于第一部分821的最大宽度的约0.9倍，小于第一部分821的最大宽度的约0.8倍，或小于第一部分821的最大宽度的约0.7倍)。这可有助于防止在制造期间在连接元件82中出现空隙。连接元件84的第一部分841的突起部841t的高度可小于连接元件84的第一部分841的最大宽度(例如，小于第一部分841的最大宽度的约0.9倍，小于第一部分841的最大宽度的约0.8倍，或小于第一部分841的最大宽度的约0.7倍)。这可有助于防止在制造期间在连接元件84中出现空隙。
晶种层823在第二电镀操作(例如，用于形成连接元件82的第二部分822)期间提供相对大的电镀区。晶种层823可补偿连接元件82和84的部分之间的高度差，因此实现连接元件82和84的大体上相同的高度。另外，第二电镀操作可实施包含匀涂剂和/或增亮剂的电镀液，其可补偿连接元件82和84的部分之间的高度差。
连接元件82包含保护层70的开口711的侧壁711s和第一连接元件82的第一部分821之间的晶种层821s。连接元件84包含保护层70的开口712的侧壁712s和第一连接元件84的第一部分841之间的晶种层841s。晶种层821s和841s低于保护层70的顶部表面701或从其凹入。
连接元件82的第一部分821具有第二顶部表面821a。连接元件82的第一部分821的第二顶部表面821a低于连接元件82的第一部分821的第一顶部表面821u或从其凹入(所述第一顶部表面可对应于突起部821t)。连接元件82的第一部分821的第二顶部表面821a不与保护层70的顶部表面701共平面。在一些实施例中，第一部分821、第二部分822和晶种层821s、823以及晶种层851(下文更详细地描述)可包含(例如)Cu、另一金属、金属合金或其它导电材料。在一些实施例中，第一部分841、第二部分842以及晶种层841s和843可包含(例如)Cu、另一金属、金属合金或其它导电材料。在一些实施例中，连接元件82的第一部分821的第二顶部表面821a与连接元件82的第一部分821的第一顶部表面821u之间的距离在0μm到约50μm的范围内。
图2是根据本发明的一或多个实施例的半导体衬底2的横截面图。半导体衬底2类似于图1中展示的半导体衬底1，且关于图2不再描述一些相同编号的组件。半导体衬底2包含介电层40、图案化导电层80和85、连接元件82和84以及保护层70和72。在一些实施例中，图案化导电层80和85以及连接元件84和82可包含(例如)Cu、另一金属、金属合金或其它导电材料。在一些实施例中，保护层70和72可为焊料掩模层。
连接元件82包含第一部分821、第二部分822以及安置于第一部分821和第二部分822之间的晶种层823。连接元件84包含第一部分841、第二部分842以及安置于第一部分841和第二部分842之间的晶种层843。连接元件82的第一部分821和图案化导电层80形成为整体结构。
保护层70的顶部表面701低于连接元件82的第一部分821的第二顶部表面821a。晶种层823和晶种层821s可连续地形成，并且形成连续层。在一些实施例中，晶种层823和晶种层821s可包含(例如)Cu、另一金属、金属合金或其它导电材料。连接元件82安置于图案化导电层80的表面801上(沿着图2中展示的虚线)。连接元件84安置于图案化导电层80的表面811上(沿着图2中展示的虚线)。连接元件82的第一部分821的第一顶部表面821u不与连接元件84的第一部分841的第一顶部表面841u共平面。连接元件82的第二部分822的高度不同于连接元件84的第二部分842的高度(例如，大于第二部分842的高度的约1.1倍，大于第二部分842的高度的约1.2倍，或大于第二部分842的高度的约1.3倍，或小于第二部分842的高度的约0.9倍，小于第二部分842的高度的约0.8倍，或小于第二部分842的高度的约0.7倍)。连接元件82的第一部分821包含突起部821t。突起部821t的宽度与连接元件82的第二部分822的宽度基本上相同。连接元件82的第一部分821的突起部821t的高度小于连接元件82的第一部分821的突起部821t的宽度(例如，小于突起部821t的宽度的约0.9倍，小于突起部821t的宽度的约0.8倍，或小于突起部821t的宽度的约0.7倍)。
连接元件82的顶部表面822u和连接元件84的顶部表面842u彼此是大体上共平面的。在一些实施例中，连接元件82的高度大于约100μm(例如，可为约110μm或更大、约120μm或更大、或约130μm或更大)。在一些实施例中，连接元件84的高度大于约100μm(例如，可为约110μm或更大、约120μm或更大、或约130μm或更大)。在一些实施例中，连接元件82和连接元件84之间的间距的长度在约150μm到约200μm的范围内。
图3是根据本发明的一或多个实施例的半导体衬底3的横截面图。半导体衬底3类似于图1中展示的半导体衬底1，且关于图3不再描述一些相同编号的组件。半导体衬底3包含介电层40、图案化导电层80和85、连接元件82和84以及保护层72。在一些实施例中，图案化导电层80和85以及连接元件84和82可包含(例如)Cu、另一金属、金属合金或其它导电材料。在一些实施例中，保护层72可为焊料掩模层。
连接元件82包含第一部分821、第二部分822以及安置于第一部分821和第二部分822之间的晶种层823。连接元件84包含第一部分841、第二部分842以及安置于第一部分841和第二部分842之间的晶种层843。连接元件82的第一部分821和图案化导电层80形成为整体结构。连接元件84的第一部分841和图案化导电层80形成为整体结构。半导体衬底3不包含保护层70。连接元件82的第一部分821的第二顶部表面821a低于介电层40的表面402。连接元件82的顶部表面822u与连接元件84的顶部表面842u大体上共平面。
图4是根据本发明的一或多个实施例的半导体衬底4的横截面图。半导体衬底4类似于图1中展示的半导体衬底1，且关于图4不再描述一些相同编号的组件。半导体衬底4包含介电层40、图案化导电层80和85、连接元件82和84以及保护层70和72。在一些实施例中，图案化导电层80和85以及连接元件84和82可包含(例如)Cu、另一金属、金属合金或其它导电材料。在一些实施例中，保护层70和72可为焊料掩模层。
介电层40具有表面401、表面402和表面403。图案化导电层80具有表面801和表面811。图案化导电层80安置于介电层40的表面401上。连接元件82安置于图案化导电层80的表面801上(沿着图4中展示的虚线)。连接元件84安置于图案化导电层80的表面811上(沿着图4中展示的虚线)。
连接元件82包含第一部分821、第二部分822以及安置于第一部分821和第二部分822之间的晶种层823。连接元件82的第一部分821和图案化导电层80形成为整体结构。在一些实施例中，连接元件82的高度大于约100μm(例如，可为约110μm或更大、约120μm或更大、或约130μm或更大)。在一些实施例中，连接元件84的高度大于约100μm(例如，可为约110μm或更大、约120μm或更大、或约130μm或更大)。在一些实施例中，连接元件82和连接元件84之间的间距的长度在约150μm到约200μm的范围内。
连接元件84安置于图案化导电层80的表面811上。连接元件84包含第一部分841、第二部分842以及安置于第一部分841和第二部分842之间的晶种层843。连接元件84的第一部分841和图案化导电层80形成为整体结构。连接元件82具有顶部表面822u，且连接元件84具有顶部表面842u。顶部表面822u和顶部表面842u彼此是大体上共平面的。图案化导电层80包含与图案化导电层80的表面801相对的表面802。凹部811r凹入来图案化导电层80的表面802中。介电层40的一部分安置于凹部811r中。介电层40的表面403可安置于凹部811r中，且可为弯曲的。连接元件82的第一部分821具有第一顶部表面821u，且连接元件84的第一部分841具有第一顶部表面841u。连接元件82的第一部分821的第一顶部表面821u不与连接元件84的第一部分841的第一顶部表面841u共平面。连接元件82的第二部分822的高度不同于连接元件84的第二部分842的高度(例如，大于第二部分842的高度的约1.1倍，大于第二部分842的高度的约1.2倍，或大于第二部分842的高度的约1.3倍，或小于第二部分842的高度的约0.9倍，小于第二部分842的高度的约0.8倍，或小于第二部分842的高度的约0.7倍)。
保护层70安置于图案化导电层80的表面801上。保护层70界定对应于连接元件82的开口711。保护层70界定对应于连接元件84的开口712。保护层70的开口711的侧壁711s围绕连接元件82的一部分。连接元件82的第一部分821的第一顶部表面821u低于保护层70的顶部表面701。
图5是根据本发明的一或多个实施例的半导体封装结构5的横截面图。半导体封装结构5包含半导体衬底10、模制材料60、芯片20和22以及焊料90(例如，焊料元件、焊料凸块或焊料球)。
半导体衬底10类似于图1中展示的半导体衬底1，且关于图5不再描述一些相同编号的组件。半导体衬底10包含介电层40、图案化导电层80和85、连接元件82和84以及保护层70和72。在一些实施例中，图案化导电层80和85以及连接元件84和82可包含(例如)Cu、另一金属、金属合金或其它导电材料。在一些实施例中，保护层70和72可为焊料掩模层。
连接元件82包含第一部分821、第二部分822以及安置于第一部分821和第二部分822之间的晶种层823。连接元件84包含第一部分841、第二部分842以及安置于第一部分841和第二部分842之间的晶种层843。连接元件82的第一部分821和图案化导电层80形成为整体结构。连接元件84的第一部分841和图案化导电层80形成为整体结构。芯片20具有作用表面201。芯片20安置于半导体衬底10上。作用表面201面向半导体衬底10且电连接到连接元件82。芯片22安置于连接元件82和连接元件84之间且电连接到图案化导电层80。模制材料60包封芯片20、芯片22和衬底10。在一些实施例中，模制材料60包含适合的绝缘材料。连接元件82和84的顶部表面彼此是大体上共平面的，这可实现半导体封装结构5的小型化(例如，通过省略用于可靠电连接的额外焊料球结构)。共平面连接元件82和84可有助于避免芯片20和22的不佳电连接。
图6A到图6J说明制造图1中展示的半导体衬底1的方法的一或多个实施例。参考图6A，提供载体12。在载体12上安置释放层30。在一些实施例中，释放层30可包含Cu箔和/或粘附层。在释放层30上安置层32。在一些实施例中，层32可为金属层(例如，Cu层)或晶种层，具有在从约3μm到约5μm的范围内的厚度。
参考图6B，在层32上安置或形成图案化光致抗蚀剂层62。图案化光致抗蚀剂层62具有形成于其中的开口621。
参考图6C，在层32上执行第一电镀操作。开口621中的每一个中的层32的电镀速率可为不同的(例如，开口621中的一个的电镀速率可为开口621中的另一个的电镀速率的约1.1倍或更大，可为开口621中的另一个的电镀速率的约1.2倍或更大，或可为开口621中的另一个的电镀速率的约1.3倍或更大)。安置较高密度材料的开口621处的电镀速率可低于安置较低密度材料的开口621处的电镀速率。第一电镀操作可使用相对便宜的电镀液(例如，省略匀涂剂和/或增亮剂)。因此，可将相对高成本电镀液(例如，包含匀涂剂和/或增亮剂)的使用减到最少。
参考图6D，在层32和图案化光致抗蚀剂层62的暴露部分上安置晶种层52。在一些实施例中，开口621中的层32的电镀高度中的每一个大于约100μm(例如，可为约110μm或更大、约120μm或更大、或约130μm或更大)。在一些实施例中，晶种层52可包含(例如)Cu、另一金属、金属合金或其它导电材料。晶种层52上安置图案化保护层70。在一些实施例中，保护层70可为焊料遮罩层。在图案化保护层70的暴露部分上安置晶种层54。
参考图6E，在晶种层54上安置图案化光致抗蚀剂层64。图案化光致抗蚀剂层64具有形成于其中的开口641。
参考图6F，在晶种层54上执行第二电镀操作。形成图案化导电层80的第二电镀操作可使用具有匀涂剂和/或增亮剂的电镀液，这是相对昂贵的。使用两个不同的电镀操作(第一和第二操作)可有助于避免在连接元件82和84中形成空隙(未示出)。开口621中的每一个中的层32的电镀速率是不同的(例如，开口621中的一个的电镀速率可为开口621中的另一个的电镀速率的约1.1倍或更大，可为开口621中的另一个的电镀速率的约1.2倍或更大，或可为开口621中的另一个的电镀速率的约1.3倍或更大)。安置较高密度材料的开口621处的电镀速率可低于安置较低密度材料的开口621处的电镀速率。当图案化导电层80的表面802(例如，顶部表面)彼此大体上共平面时，结束第二电镀操作。接着，移除图案化光致抗蚀剂层64。第二电镀操作另外包括使用填充化学品，其中所述填充化学品包含匀涂剂和/或增亮剂，使得开口641中的一个中的深位置(安置于开口641中的所述一个中的材料的一部分具有相对低的顶部表面)与开口641中的所述一个中的浅位置(安置于开口641中的所述一个中的材料的一部分具有相对高的顶部表面)相比具有较高电镀速率。
使用电镀液(例如，省略匀涂剂和/或增亮剂)执行第一电镀操作以形成第二部分822(对应于层32)可有助于避免空隙，这是因为此电镀液(例如，省略匀涂剂和/或增亮剂)可导致相对缓慢地形成第二部分822(对应于层32)。在第一电镀操作期间使用电镀液(例如，省略匀涂剂和/或增亮剂)可导致相对缓慢地形成连接元件，使得可减小沿着层32的高度差。晶种层52和54提供相对大的电镀区并且可补偿层32的不同突起部(安置于不同开口621中)之间的高度差(例如，可产生相对平整的最终表面)。另外，使用包含匀涂剂和/或增亮剂的电镀液的第二电镀操作可另外有助于补偿所述高度差。
参考图6G，在图案化导电层80上安置介电层40。介电层40具有形成于其中的开口。
参考图6H，在图案化导电层80上形成晶种层851和图案化导电层85。在介电层40上形成保护层72并且覆盖图案化导电层85的一部分。在一些实施例中，保护层72可为焊料遮罩层。
参考图6I，移除载体12和释放层30。移除层32的一部分直到暴露图案化光致抗蚀剂层62的表面为止。获得包含第一部分821、第二部分822和晶种层823的连接元件82。获得包含第一部分841、第二部分842和晶种层843的连接元件84。
参考图6J，移除图案化光致抗蚀剂层62。接着，移除晶种层52。由于通过过蚀刻执行晶种层52的移除操作，所以连接元件82的第一部分821的第二上表面821a低于保护层70的顶部表面701。在蚀刻之后，获得图1中展示的半导体衬底1。
图7A说明半导体衬底6的一或多个实施例。半导体衬底6包含介电层40、图案化导电层80和85、连接元件871和872以及保护层72。连接元件872的电镀速率高于连接元件871的电镀速率。连接元件871的密度高于连接元件872的密度(例如，高约1.1倍或更大、约1.2倍或更大、或约1.3倍或更大)。用于连接元件871和872的电镀操作可使用相对便宜的电镀液(例如，省略匀涂剂和/或增亮剂)。
图7B说明半导体衬底7的一或多个实施例。半导体衬底7包含介电层40、图案化导电层80和85、连接元件82和84以及保护层70和72。如下是与参数S1'、S2'和ΔS'相关和/或规定这些参数的一些方程式。
S2'＝S1'+ΔS' (1)
V1>V2 (2)
S1'＝S1+V1×Δt (3)
S2'＝S2+V2×Δt (4)
ΔS'＝S2'-S1'＝S2+V2×Δt-(S1+V1×Δt)＝ΔS+(V2-V1) (5)
参数S1是形成于开口P1中的连接元件891的原始高度。参数S2是形成于开口P2中的连接元件892的原始高度。参数S1'是形成于开口P1中的连接元件891的最终高度。参数S2'是形成于开口P2中的连接元件892的最终高度。参数ΔS'是参数S2'和参数S1'之间的差。参数V1是在开口P1中形成连接元件891的电镀速率。参数V2是在开口P2中形成连接元件892的电镀速率。参数Δt是执行开口P1和P2中的电镀操作的时间。
电镀速率V1大于电镀速率V2(例如，大约1.1倍或更大，大约1.2倍或更大，或大约1.3倍或更大)，这是由于晶种层88的用于开口P1中的电镀的区大于晶种层88的用于开口P2中的电镀的区(例如，大约1.1倍或更大，大约1.2倍或更大，或大约1.3倍或更大)。由于电镀速率V1大于电镀速率V2，参数ΔS'将在经过时间Δt之后低于参数ΔS。晶种层88的在开口P1和P1中的不同区可补偿连接元件891和892之间的高度差。
图8A到图8J说明制造图2中展示的半导体衬底2的方法的一或多个实施例。参考图8A，提供载体12。在上载体12安置释放层30。在一些实施例中，释放层30可包含Cu箔和/或粘附层。在释放层30上安置层32。在一些实施例中，层32可为金属层(例如，Cu层)或晶种层，具有在从约3μm到约5μm的范围内的厚度。
参考图8B，在层32上安置图案化光致抗蚀剂层62。图案化光致抗蚀剂层62具有形成于其中的开口621。
参考图8C，在层32上执行第一电镀操作。开口621中的每一个中的层32的电镀速率可为不同的(例如，开口621中的一个的电镀速率可为开口621中的另一个的电镀速率的约1.1倍或更大，可为开口621中的另一个的电镀速率的约1.2倍或更大，或可为开口621中的另一个的电镀速率的约1.3倍或更大)。安置较高密度材料的开口621处的电镀速率可低于安置较低密度材料的开口621处的电镀速率。第一电镀操作可使用相对便宜的电镀液(例如，省略匀涂剂和/或增亮剂)。因此，可将相对高成本电镀液(例如，包含匀涂剂和/或增亮剂)的使用减到最少。
参考图8D，在图案化光致抗蚀剂层62上安置图案化保护层70。在一些实施例中，保护层70可为焊料遮罩层。在保护层70的暴露部分、图案化光致抗蚀剂层62的侧壁和层32上安置晶种层52。在一些实施例中，层32的电镀高度中的每一个大于约100μm(例如，可为约110μm或更大、约120μm或更大、或约130μm或更大)。在一些实施例中，晶种层52可包含(例如)Cu、另一金属、金属合金或其它导电材料。
参考图8E，在晶种层54上安置图案化光致抗蚀剂层64。图案化光致抗蚀剂层64具有形成于其中的开口641。
参考图8F，在晶种层52上执行第二电镀操作。形成图案化导电层80的第二电镀操作可使用具有匀涂剂和/或增亮剂的电镀液，这是相对昂贵的。使用两个不同的电镀操作(第一和第二操作)可有助于避免在连接元件82和84中形成空隙(未示出)。开口621中的每一个中的层32的电镀速率可为不同的(例如，开口621中的一个的电镀速率可为开口621中的另一个的电镀速率的约1.1倍或更大，可为开口621中的另一个的电镀速率的约1.2倍或更大，或可为开口621中的另一个的电镀速率的约1.3倍或更大)。安置较高密度材料的开口621处的电镀速率可低于安置较低密度材料的开口621处的电镀速率。当图案化导电层80的表面802(例如，顶部表面)彼此大体上共平面时，结束第二电镀操作。接着，移除图案化光致抗蚀剂层64。第二电镀操作另外包括使用填充化学品，其中所述填充化学品包含匀涂剂和/或增亮剂，使得开口641中的一个中的深位置(安置于开口641中的所述一个中的材料的一部分具有相对低的顶部表面)与开口641中的所述一个中的浅位置(安置于开口641中的所述一个中的材料的一部分具有相对高的顶部表面)相比具有较高电镀速率。
参考图8G，在图案化导电层80和保护层70上安置介电层40。介电层40具有形成于其中的开口。
参考图8H，在图案化导电层80上形成晶种层851和图案化导电层85。在介电层40上形成保护层72并且覆盖图案化导电层85的一部分。在一些实施例中，保护层72可为焊料遮罩层。
参考图8I，移除载体12和释放层30。移除层32的一部分直到暴露图案化光致抗蚀剂层62的表面为止。获得包含第一部分821、第二部分822和晶种层823的连接元件82。获得包含第一部分841、第二部分842和晶种层843的连接元件84。
参考图8J，移除图案化光致抗蚀剂层62。由于通过过蚀刻执行图案化光致抗蚀剂层62的移除操作，所以连接元件82的第一部分821的第二上表面821a高于保护层70的顶部表面701。在蚀刻之后，获得图2中展示的半导体衬底2。
图9A到图9J说明制造图3中展示的半导体衬底3的方法的一或多个实施例。参考图9A，提供载体12。在上载体12安置释放层30。在一些实施例中，释放层30可包含Cu箔和粘附层。在释放层30上安置层32。在一些实施例中，层32可为金属层(例如，Cu层)或晶种层，具有在从约3μm到约5μm的范围内的厚度。
参考图9B，在层32上安置图案化光致抗蚀剂层62。图案化光致抗蚀剂层62具有形成于其中的开口621。
参考图9C，在层32上执行第一电镀操作。开口621中的每一个中的层32的电镀速率是不同的(例如，开口621中的一个的电镀速率可为开口621中的另一个的电镀速率的约1.1倍或更大，可为开口621中的另一个的电镀速率的约1.2倍或更大，或可为开口621中的另一个的电镀速率的约1.3倍或更大)。安置较高密度材料的开口621处的电镀速率可低于安置较低密度材料的开口621处的电镀速率。第一电镀操作可使用相对便宜的电镀液(例如，省略匀涂剂和/或增亮剂)。因此，可将相对高成本电镀液(包含匀涂剂和/或增亮剂)的使用减到最少。
参考图9D，在层32和图案化光致抗蚀剂层62的暴露部分上安置晶种层52。在一些实施例中，层32的电镀高度中的每一个大于约100μm(例如，可为约110μm或更大、约120μm或更大、或约130μm或更大)。在一些实施例中，晶种层52可包含(例如)Cu、另一金属、金属合金或其它导电材料。
参考图9E，在晶种层52上安置图案化光致抗蚀剂层64。图案化光致抗蚀剂层64具有形成于其中的开口621。
参考图9F，在晶种层52上执行第二电镀操作。形成图案化导电层80的第二电镀操作可使用具有匀涂剂和/或增亮剂的电镀液，这是相对昂贵的。使用两个不同的电镀操作(第一和第二操作)可有助于避免在连接元件82和84中形成空隙(未示出)。开口621中的每一个中的层32的电镀速率可为不同的(例如，开口621中的一个的电镀速率可为开口621中的另一个的电镀速率的约1.1倍或更大，可为开口621中的另一个的电镀速率的约1.2倍或更大，或可为开口621中的另一个的电镀速率的约1.3倍或更大)。当图案化导电层80的表面802彼此大体上共平面时，结束第二电镀操作。接着，移除图案化光致抗蚀剂层64。第二电镀操作另外包括使用填充化学品，其中所述填充化学品包含匀涂剂和/或增亮剂，使得开口641中的一个中的深位置(安置于开口641中的所述一个中的材料的一部分具有相对低的顶部表面)与开口641中的所述一个中的浅位置(安置于开口641中的所述一个中的材料的一部分具有相对高的顶部表面)相比具有较高电镀速率。
参考图9G，在图案化导电层80和图案化光致抗蚀剂层62上安置介电层40。介电层40具有形成于其中的开口。
参考图9H，在图案化导电层80上形成晶种层851和图案化导电层85。在介电层40上形成保护层72并且覆盖图案化导电层85的一部分。在一些实施例中，保护层72可为焊料遮罩层。
参考图9I，移除载体12和释放层30。移除层32的一部分直到暴露图案化光致抗蚀剂层62的表面为止。获得包含第一部分821、第二部分822和晶种层823的连接元件82。获得包含第一部分841、第二部分842和晶种层843的连接元件84。
参考图9J，移除图案化光致抗蚀剂层62。接着，移除晶种层52。通过过蚀刻执行晶种层52的移除操作。在蚀刻操作期间移除第一部分821的一部分。在蚀刻之后，获得图3中展示的半导体衬底3。
除了图6D中展示的操作以外，制造图4中展示的半导体衬底4的方法可类似于制造图1中展示的半导体衬底1的方法。参考图6D，在一些实施例中，在层32高于图案化光致抗蚀剂层62的顶部表面的情况下，层32上方的晶种层52可从图案化光致抗蚀剂层62突起。在此操作中形成图4中展示的连接元件82的第一部分821(例如，由弯曲表面界定)的弧形。在一些实施例中，层32上方的晶种层52的位置在开口621中可为浅的(例如，可不从图案化光致抗蚀剂层62突出)。可因此形成图4中展示的凹部811r，且凹部811r将凹入于图案化导电层80的表面802中。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述(the)”包括多个参考物。在一些实施例的描述中，提供于另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
如本文中所使用，术语“大致”、“基本上”、“大体上”以及“约”用以描述和考量小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指小于或等于所述数值的小于或等于±10％的变化，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。因此，术语关于两个值“大致相等”可指两个值的比率处于0.9与1.1之间的范围内并且包含0.9和1.1。举例来说，当第一数值处于小于或等于第二数值的±10％的变化范围(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)内时，第一数值可被认为是大体上、大致或大约与第二数值相同。
另外，有时在本文中按范围格式呈现量、比率以及其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
如果两个表面或侧面之间的位移不大于0.5μm、不大于1μm、不大于5μm、不大于10μm或不大于15μm，那么可认为这两个表面基本上对齐或共平面。
虽然已参考本发明的特定实施例描述和说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，作出各种改变且取代等效物。所述说明可能未必按比例绘制。归因于制造工艺和容差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可做出修改，以使具体情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有所述修改都既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非对本发明的限制。

Claims (22)

1.一种半导体衬底，其包括：
介电层，其具有第一表面；
第一图案化导电层，其具有第一表面并且安置为邻近于所述介电层的所述第一表面；以及
第一连接元件，其安置于所述第一图案化导电层的所述第一表面上，所述第一连接元件包括第一部分、第二部分以及安置于所述第一部分和所述第二部分之间的晶种层，
其中所述第一连接元件的所述第一部分和所述第一图案化导电层形成为整体结构。
2.根据权利要求1所述的半导体衬底，其另外包括：
第二连接元件，其安置于所述第一图案化导电层的所述第一表面上，所述第二连接元件包括第一部分、第二部分以及安置于所述第一部分和所述第二部分之间的晶种层，
其中所述第一连接元件具有顶部表面，且所述第二连接元件具有顶部表面，且其中所述第一连接元件的所述第二部分和所述第二连接元件的所述第二部分从所述介电层的所述第一表面突起，且所述第一连接元件的所述顶部表面与所述第二连接元件的所述顶部表面大体上共平面。
3.根据权利要求2所述的半导体衬底，其中所述第一连接元件的所述第一部分具有第一顶部表面，且所述第二连接元件的所述第一部分具有第一顶部表面，且其中所述第一连接元件的所述第一部分和所述第二连接元件的所述第一部分从所述介电层的所述第一表面突起，且所述第一连接元件的所述第一部分的所述第一顶部表面不与所述第二连接元件的所述第一部分的所述第一顶部表面共平面。
4.根据权利要求3所述的半导体衬底，其中所述第一连接元件的所述第二部分的高度不同于所述第二连接元件的所述第二部分的高度。
5.根据权利要求4所述的半导体衬底，其中所述第一连接元件的所述第一部分包括突起部，其中所述突起部的宽度与所述第一连接元件的所述第二部分的宽度基本上相同，且其中所述第一连接元件的所述第一部分的所述突起部的高度小于所述第一连接元件的所述第一部分的所述突起部的所述宽度。
6.根据权利要求3所述的半导体衬底，其另外包括安置于所述第一图案化导电层的所述第一表面上的保护层，其中所述保护层包括对应于所述第一连接元件的开口，且所述保护层的所述开口的侧壁围绕的所述第一连接元件的一部分。
7.根据权利要求6所述的半导体衬底，其中所述第一连接元件另外包括安置于所述保护层的所述开口所述侧壁和所述第一连接元件的所述第一部分之间的晶种层。
8.根据权利要求7所述的半导体衬底，其中所述第一连接元件的所述第一部分具有第二顶部表面，其中所述第一连接元件的所述第一部分的所述第二顶部表面低于所述第一连接元件的所述第一部分的所述第一顶部表面并且不与所述保护层的顶部表面共平面。
9.根据权利要求8所述的半导体衬底，其中所述保护层的所述顶部表面低于所述第一连接元件的所述第一部分的所述第二顶部表面。
10.根据权利要求8所述的半导体衬底，其中所述介电层另外具有高于所述介电层的所述第一表面的第二表面，其中所述第一连接元件的所述第一部分的所述第二顶部表面低于所述介电层的所述第二表面。
11.根据权利要求7所述的半导体衬底，其中所述第一连接元件的所述第一部分的所述第一顶部表面低于所述保护层的顶部表面。
12.根据权利要求2所述的半导体衬底，其中所述第一图案化导电层另外具有与所述第一图案化导电层的所述第一表面相对的第二表面，且凹部凹入于所述第一图案化导电层的所述第二表面中，且所述介电层的一部分安置于所述凹部中。
13.根据权利要求2所述的半导体衬底，其中所述第一连接元件和所述第二连接元件之间的间距的长度在从150μm到200μm的范围内。
14.根据权利要求1所述的半导体衬底，其中所述第一连接元件的高度大于100μm。
15.一种半导体封装结构，其包括：
衬底，其包括：
介电层，其具有第一表面；
第一图案化导电层，其具有第一表面并且安置为邻近于所述介电层的所述第一表面；以及
第一连接元件，其安置于所述第一图案化导电层的所述第一表面上，所述第一连接元件包括第一部分、第二部分以及安置于所述第一部分和所述第二部分之间的晶种层，
其中所述第一连接元件的所述第一部分和所述第一图案化导电层形成为整体结构；以及
第一芯片，其具有作用表面并且安置于所述衬底上，其中所述作用表面面向所述衬底并且电连接到所述第一连接元件。
16.根据权利要求15所述的半导体封装结构，其另外包括：
第二连接元件，其安置于所述第一图案化导电层的所述第一表面上，所述第二连接元件包括第一部分、第二部分以及安置于所述第一部分和所述第二部分之间的晶种层；以及
第二芯片，其中所述第二芯片安置于所述第一连接元件和所述第二连接元件之间并且电连接到所述第一图案化导电层。
17.根据权利要求16所述的半导体封装结构，其另外包括包封所述第一芯片、所述第二芯片和所述衬底的模制材料。
18.一种用于制造半导体衬底的方法，其包括：
提供载体；
在所述载体上形成第一图案化光致抗蚀剂层，所述第一图案化光致抗蚀剂层界定第一开口；
在所述载体上形成第二图案化光致抗蚀剂层，所述第二图案化光致抗蚀剂层界定第二开口；
分别在所述第一开口和第二开口中执行第一电镀操作和第二电镀操作以形成图案化导电层和连接元件，其中所述连接元件包括第一部分、第二部分以及安置于所述第一部分和所述第二部分之间的晶种层；以及
移除所述载体和所述第二图案化光致抗蚀剂层以暴露所述连接元件的顶部表面和所述连接元件的侧壁的一部分。
19.根据权利要求18所述的方法，
其中执行所述第一电镀操作和所述第二电镀操作包括在所述第一电镀操作期间形成所述第二部分以及在所述第二电镀操作期间形成包含所述第一部分和所述图案化导电层的整体结构。
20.根据权利要求19所述的方法，
其中，在完成所述第一电镀操作之后，在所述第一开口中形成所述晶种层，并且在所述形成所述晶种层之后执行所述第二电镀操作。
21.根据权利要求20所述的方法，其另外包括在所述第二部分和所述第一图案化光致抗蚀剂层的侧壁上形成所述晶种层。
22.根据权利要求21所述的方法，其中所述第二电镀操作另外包括使用填充化学品，其中所述填充化学品包含调平剂和增亮剂，使得所述第一开口中的深位置与所述第一开口中的浅位置相比具有较高电镀速率。
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