CN106158814B - 具有包埋无源组件的电路板和其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置衬底和其制造方法。所述半导体装置衬底包括第一介电层、第二介电层和电子组件。所述第一介电层包括主体部分和从所述主体部分的第一表面突出的壁部分。所述壁部分具有末端。所述第二介电层具有第一表面和相对的第二表面。所述第二介电层的所述第一表面邻接于所述主体部分的所述第一表面。所述第二介电层围绕所述壁部分。所述壁部分的所述末端延伸超出所述第二介电层的所述第二表面。所述电子组件包括第一电触点和第二电触点。所述电子组件的至少一部分被所述壁部分围绕。

Description

具有包埋无源组件的电路板和其制造方法
技术领域
本发明涉及一种电路板和其制造方法，且更确切地说涉及一种具有包埋无源组件的电路板和其制造方法。
背景技术
在至少部分地由针对较小尺寸和增强的加工速度的需求的驱动下，半导体装置变得越来越复杂。同时，存在使含有这些半导体装置的许多电子产品进一步小型化的需求。半导体装置通常被封装，并且接着可安装在包括电路的衬底(如电路板)上。这使得空间被半导体装置封装和衬底两者所占据，且衬底上的表面积被半导体装置封装所占据。可能会通过执行作为独立工艺的封装、板制造和装配而发生额外费用。所希望的是减少衬底上由半导体装置占据的空间，且简化并组合应用于半导体装置和衬底的封装、板制造和装配工艺。
发明内容
根据本发明的一个实施例，一种半导体装置衬底包括第一介电层、第二介电层和电子组件。第一介电层包括主体部分和从主体部分的第一表面突出的壁部分。壁部分具有末端。第二介电层具有第一表面和相对的第二表面。第二介电层的第一表面邻接于主体部分的第一表面。第二介电层围绕壁部分。壁部分的末端延伸超出第二介电层的第二表面。电子组件包括第一电触点和第二电触点。电子组件的至少一部分被壁部分围绕。
根据本发明的一个实施例，一种制造半导体装置衬底的方法包括：(a)提供第一介电层、第一图案化导电层和金属层，第一介电层具有第一表面和相对的第二表面，第一图案化导电层安置在第一表面上，并且金属层安置在第二表面上；(b)去除第一介电层的一部分和金属层的一部分以形成容纳空间；(c)将支撑部件连接到金属层；(d)在容纳空间中和在支撑部件上置放电子组件；(e)将第二介电层层压到第一介电层的第一表面以包封电子组件；以及(f)在(e)的层压之后从金属层去除支撑部件以暴露电子组件。
根据本发明的一个实施例，一种电路板包括基层、组件、绝缘层、第一图案化导电层和导体。基层具有第一表面和相对的第二表面。基层界定从第一表面到第二表面的开口。组件安置在由基层界定的开口内。组件填充开口的一部分，使得间隙界定于组件与基层之间。组件包括电触点。绝缘层安置在基层的第一表面上，并且包括填充在组件与基层之间界定的间隙的壁部分。第一图案化导电层安置在基层内，并且从基层的第二表面暴露。在电触点上和在第一图案化导电层上安置导体。导体在电触点与第一图案化导电层之间形成电连接。
附图说明
图1A是根据本发明的一个实施例的电路板的截面视图；
图1B是根据本发明的另一实施例的电路板的截面视图；
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2N和图2O示出根据本发明的一个实施例的制造方法；
图2P和图2Q示出根据本发明的另一实施例的制造方法；
图3A是根据本发明的另一实施例的电路板的截面视图；
图3B是根据本发明的另一实施例的电路板的截面视图；
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H和图4I示出根据本发明的另一实施例的制造方法；以及
图4J和图4K示出根据本发明的另一实施例的制造方法。
具体实施方式
已提出各种包埋半导体装置的衬底，所谓的包埋芯片衬底，其中电子装置被首先内埋在衬底中，且接着在后续工艺中制造再选路结构。再选路结构可包括再分布层(RDL)和从RDL延伸并作为触点结构在下一层面的封装结构的厚支撑层的表面处终止的互连件(例如导电柱)。RDL可由在包埋的半导体装置上方形成的钝化层支撑。聚合层可沉积在RDL上方，且经蚀刻或钻孔以提供通孔以用于以金属包覆填充从而形成在所述通孔的开口上方延伸且超出所述开口的互连件(即，导电柱)。附接到所述柱的突出末端的焊料凸块可通过无电电镀、丝网或模板印刷形成。
钝化层的顶表面可能由于延伸超出电子装置表面的包埋的电子装置的电触点而不光滑；在这种情况下，高分辨率光刻无法有效形成通孔和RDL。因此，RDL的间距受限。此外，未能形成RDL可引起封装衬底的损失，包括内埋在封装衬底中的相对高成本的电子装置的损失。本发明中描述的是一种装置衬底，其提供用于更好地形成通孔和RDL，并且因此减少制造损失。
图1A是根据本发明的一个实施例的电路板的截面视图。电路板1可包括绝缘层(例如第一介电层11)、电子组件12、基层(例如第二介电层13)、许多图案化导电层14、15、16、17(由识别符17a和17b指示)和18以及阻焊层19a和19b。除非另外指出，否则术语‘厚度’用于描述在个别图式情况下在垂直方向上的尺寸。
第一介电层11包括主体部分111和壁部分112。主体部分111具有上表面111a和与上表面111a相对的下表面111b。壁部分112从主体部分111的下表面111b突出。壁部分112具有与主体部分111的下表面111b相对的末端112a。第一介电层11可包括(但不限于)预浸复合纤维(预浸体/P.P.)。预浸体的实例可包括(但不限于)通过堆叠或层压许多预浸材料/片材而形成的多层结构。主体部分111的厚度(即，从上表面111a到下表面111b)可为约20微米(μm)到约100μm。壁部分112的厚度(即，从主体部分111的下表面111b到末端112a)可为约50μm到约115μm。壁部分112的宽度(即，横向或水平尺寸)可为约20μm到约200μm。
第二介电层13具有上表面13a和相对的下表面13b。第二介电层13的上表面13a邻接于且可粘合于主体部分111的下表面111b。第二介电层13可围绕壁部分112。壁部分112的末端112a可延伸超出第二介电层13的下表面13b。第二介电层13可包括与第一介电层11相同或不同的材料。第二介电层13的厚度(即，从上表面13a到下表面13b)可为约50μm到约110μm。
电子组件12可具有第一电触点121和第二电触点122。第一电触点121和第二电触点122中的一或两者的长度为约90μm到约110μm，其中如与第一电触点121和第二电触点122相关的术语长度指示在图1A情况下的垂直尺寸。举例来说，电子组件12的一部分被壁部分112围绕。电子组件12的一部分被壁部分112围绕，且电子组件12的另一部分被主体部分111围绕。电子元件12可为(但不限于)无源组件(passive component)，如电容器、电阻器等。电子组件12的厚度可为约90μm到约110μm，所述厚度可与第一电触点121或第二电触点122的长度实质上相同。
图案化导电层14可包括安置在主体部分111的上表面111a上的图案化导电层14a和安置在图案化导电层14a上的图案化导电层14b。图案化导电层14可包括(但不限于)铜(Cu)或另一适合的金属或合金。图案化导电层14a可包括与图案化导电层14b的材料相同或不同的材料。图案化导电层14a的厚度可为约1μm到约5μm。图案化导电层14b的厚度可为约10μm到约30μm。
图案化导电层15可包括安置在第二介电层13的上表面13a上的图案化导电层15a和安置在图案化导电层15a上的图案化导电层15b。图案化导电层15可内埋在主体部分111中。图案化导电层15的部分15a1、15b1围绕壁部分112。图案化导电层15的部分15a1、15b1可具有围绕壁部分112的环形或环轮廓。图案化导电层15的部分15a1、15b1可具有与壁部分112的外表面实质上共面或与其接触的内表面。图案化导电层15的部分15a1、15b1可与电路板1中形成的电路电绝缘。图案化导电层15可包括与图案化导电层14的材料相同或不同的材料。图案化导电层15a的厚度可为约1μm到约5μm。图案化导电层15b的厚度可为约10μm到约30μm。
图案化导电层16内埋在第二介电层13中且从第二介电层13的下表面13b暴露。图案化导电层16可具有与第二介电层13的下表面13b实质上共面或略微按压在其中(未图示)的表面。图案化导电层16可包括与图案化导电层14和/或图案化导电层15、17或18的材料相同或不同的材料。图案化导电层16的厚度可为约10μm到约30μm。
图案化导电层17安置在第二介电层13的下表面13b上。图案化导电层17的部分17a安置在内埋于第二介电层13中的图案化导电层16的部分16a上。图案化导电层17的部分17b安置在内埋于第二介电层13中的图案化导电层16的部分16b上。图案化导电层17的部分17a和17b可包括与图案化导电层14和/或图案化导电层15、16或18的材料相同或不同的材料。图案化导电层17的部分17a可包括与图案化导电层17的部分17b的材料相同或不同的材料。图案化导电层17的厚度可为约1μm到约5μm。图案化导电层17的部分17a和17b可具有相同或不同的厚度。
在图案化导电层17上和在壁部分112的末端112a上安置图案化导电层18。在图案化导电层17的部分17a上和在壁部分112的末端112a上安置图案化导电层18的部分18a。图案化导电层18的部分18a与电子组件12的第一电触点121接触。在图案化导电层17的部分17b上和在壁部分112的末端112a上安置图案化导电层18的部分18b。图案化导电层18的部分18b与电子组件12的第二电触点122接触。图案化导电层18的部分18a和18b可包括与图案化导电层14和/或图案化导电层15、16或17的材料相同或不同的材料。图案化导电层18的部分18a可包括与图案化导电层18的部分18b的材料相同或不同的材料。图案化导电层18的厚度可为约10μm到约30μm。图案化导电层18的部分18a和18b可具有相同或不同的厚度。
预期多层结构可包括例如图案化导电层17的部分17a和图案化导电层18的部分18a，其可安置在第二介电层13的下表面13b上和壁部分112的末端112a上，从而提供图案化导电层16的部分16a与第一电触点121之间的电连接。进一步预期另一多层结构可包括例如图案化导电层17的部分17b和图案化导电层18的部分18b，其可安置在第二介电层13的下表面13b上和壁部分112的末端112a上，从而提供图案化导电层16的部分16b与第二电触点122之间的电连接。
阻焊层19a安置在第二介电层13的下表面13b上。阻焊层19a可覆盖电子组件12和图案化导电层17和18。阻焊层19a可界定开口以暴露图案化导电层16的一部分以便接触另一装置，例如安装倒装芯片的半导体芯片块。阻焊层19b安置在第一介电层11的主体部分111的上表面111a上。阻焊层19b可覆盖图案化导电层14a和14b。阻焊层19b可界定一或多个开口以暴露图案化导电层14的一部分以便接触另一装置，例如印刷电路板。
半导体封装结构1可进一步包括许多通孔，如所示出的通孔113、133、114a和114b。
至少一个通孔113安置在第一介电层11中以将图案化导电层14电连接到图案化导电层15。
至少一个通孔133安置在第二介电层13中以将图案化导电层15电连接到图案化导电层16。
至少一个通孔114(如通孔114a和通孔114b)安置在第一介电层11中以将图案化导电层14电连接到电子组件12。举例来说，通孔114a可将图案化导电层14电连接到电子组件12的第一电触点121。另外，通孔114b可将图案化导电层14电连接到电子组件12的第二电触点122。
图1B是根据本发明的另一实施例的半导体封装结构2的截面视图。参看图1B，半导体封装结构2可与如参照图1描述和示出的半导体封装结构1类似，除了消除图案化导电层17和18。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2N和图2O示出根据本发明的一个实施例的制造方法。
参看图2A，提供载体20。导电层17在载体20的两侧上形成以用于后续双侧工艺。根据本发明的另一实施例，导电层17可在载体20的一侧上形成以用于后续单侧工艺。导电层17可层压到载体20上。导电层17可包括(但不限于)铜或另一适合的金属或合金。导电层17的厚度可为约2μm到约5μm。
参看图2B，图案化导电层16在导电层17上形成。图案化导电层16可例如通过光刻和电镀技术形成。图案化导电层16可包括(但不限于)铜或另一适合的金属或合金。图案化导电层16的厚度可为约10μm到约30μm。
参看图2C，具有上表面13a和相对的下表面13b的介电层13层压到导电层17上。导电层15a可在层压介电层13之前或之后在介电层13的上表面13a上形成。在层压之后，介电层13可内埋或包封图案化导电层16。介电层13可包括(但不限于)P.P.。P.P.的实例可包括(但不限于)通过堆叠或层压许多预浸材料/片材而形成的多层结构。介电层13的厚度可为约50μm到约110μm。导电层15a可包括(但不限于)铜或另一适合的金属或合金。导电层15a的厚度可为约1μm到约5μm。
参看图2D，通路孔133h形成在导电层15a和介电层13中以暴露图案化导电层16的一部分。通路孔133h可例如通过蚀刻、激光钻孔或另一适合的技术形成。通路孔133h的宽度可为约30μm到约100μm。通路孔133h的深度可为约20μm到约105μm。如图2D中所示，通路孔133h的一端可比另一端宽。或者，通路孔133h可具有实质上一致的直径。
参看图2E，通孔133在通路孔133h中和在导电层15a上形成。图案化导电层15b也在导电层15a上形成。通孔133和图案化导电层15b可在一个共同步骤中形成。根据本发明的另一实施例，通孔133和图案化导电层15b可在不同步骤中形成。通孔133和图案化导电层15b可例如通过光刻和电镀技术形成。通孔133和图案化导电层15b可包括(但不限于)铜或另一适合的金属或合金。图案化导电层15b的厚度可为约10μm到约30μm。在导电层15a上的通孔133的部分的厚度可为约10μm到约30μm。图案化导电层15b的厚度和导电层15a上的通孔133的部分的厚度可相同或不同。
参看图2F，载体20从导电层17剥离。
参看图2G，图案化掩模17m在导电层17上形成。图案化掩模17m可例如通过光刻技术形成。
参看图2H，可如通过蚀刻将由图案化导电层15b暴露的导电层15a的部分去除，以形成图案化导电层15b。另外，如通过蚀刻将由图案化掩模17m暴露的导电层17的一部分去除，以形成图案化导电层17。随后，可如通过剥除技术将掩模17m去除。由于大部分的图案化导电层17保留，故图案化导电层17可提供用于在后续工艺步骤中处理的足够硬度。
参看图2I，去除介电层13的一部分以形成穿透孔12h。穿透孔12h可例如通过激光钻孔技术形成。图案化导电层15的部分15a1和部分15b1可用于辅助确定穿透孔12h的相对精确形成。举例来说，图案化导电层15的部分15a1和15b1可形成为具有环形轮廓且可用作促进激光钻孔的导引件。
参看图2J，支撑部件12t可连接或粘合于图案化导电层17。支撑部件12t可例如为胶带。接下来，在孔12h中和在支撑部件12t上置放电子组件12。在图2J中示出的实例中，电子组件12具有第一电触点121和第二电触点122。其它电子组件可具有额外的触点。电触点121和122从电子组件12的上表面经由电子组件12的侧表面延伸到电子组件12的下表面，其中在此情形下的上表面、侧表面和下表面是相对于图2J中示出的方向。
参看图2K，介电层11层压到介电层13的上表面13a上，并且填充孔12h的侧壁与组件12之间的间隙。导电层14a可在层压介电层11之前或之后在介电层11的上表面111a上形成。在层压之后，介电层11可内埋或包封图案化导电层15和电子组件12。介电层11可包括在介电层13的上表面13a上的主体部分111和在介于孔12h的侧壁与组件12之间的间隙内的壁部分112。壁部分112具有延伸超出介电层13的下表面13b的末端112a。壁部分112的末端112a延伸到支撑部件12t。介电层11可包括(但不限于)P.P.。P.P.的实例可包括(但不限于)通过堆叠或层压许多预浸材料/片材而形成的多层结构。导电层14a可包括(但不限于)铜或另一适合的金属或合金。导电层14a的厚度可为约1μm到约5μm。
参看图2L，从图案化导电层17去除支撑部件12t。如图2L中所示，图案化导电层17的下表面、壁部分112的末端112a、第一电触点121的表面和第二电触点122的表面是实质上共面的。
参看图2M，许多通路孔(如示出的通路孔113h、114ah和114bh)在导电层14a和介电层11中形成。所示出的通路孔113h、114ah和114bh分别暴露图案化导电层15、第一电触点121和第二电触点122。通路孔113h、114ah和114bh可例如通过蚀刻、激光钻孔或另一适合的技术形成。通路孔113h的宽度可为约30μm到约100μm。通路孔113h的深度可为约10μm到约80μm。通路孔114ah的宽度可为约30μm到约100μm。通路孔114ah的深度可为约10μm到约80μm。通路孔114bh的宽度可为约30μm到约100μm。通路孔114bh的深度可为约10μm到约80μm。尽管图2M中示出的一端比另一端宽，但通路孔113h、114ah和114bh各自可具有实质上一致的直径。
参看图2N，在通路孔113h、114ah和114bh中和在导电层14a上形成许多通孔113、114a和114b。使用图案化掩模14m在导电层14a上形成图案化导电层14b。图案化导电层18在图案化导电层17的下表面和壁部分112的末端112a上形成。图案化导电层18的部分18a延伸超过电子组件12的第一电触点121，并且图案化导电层的部分18b延伸超过电子组件12的第二电触点122。图案化导电层18使用图案化掩模18m形成。通孔113、114a和114b和图案化导电层14b和18可在一个共同步骤中形成。根据本发明的另一实施例，通孔113、114a和114b和图案化导电层14b和18可在不同步骤中形成。通孔113、114a和114b和图案化导电层14b和18可例如通过光刻和电镀技术形成。通孔113、114a和114b和图案化导电层14b和18可包括(但不限于)铜或另一适合的金属或合金。图案化导电层14b的厚度可为约10μm到约30μm。图案化导电层18的厚度可为约10μm到约30μm。图案化导电层18的部分18a和18b可具有相同或不同的厚度。
参看图2O，去除图案化掩模14m和18m。去除导电层14a的部分以形成图案化导电层14a。去除图案化导电层17不被图案化导电层18覆盖的部分，以形成图案化导电层17的部分17a和17b。阻焊层(例如图1A中的阻焊层19a，未在图2O中示出)可在介电层13的下表面13b上形成，并且阻焊层(例如图1A中的阻焊层19b，未在图2O中示出)可在介电层11的主体部分111的上表面111a上形成，以形成如图1A中示出的电路板1。在形成时，阻焊层19a覆盖电子组件12和图案化导电层17和18。在形成时，阻焊层19b覆盖通孔114a和114b、图案化导电层14a和14b的部分和介电层11的上表面111a。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2P和图2Q示出根据本发明的另一实施例的半导体方法。
如参照图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L和图2M所示的方法可参考上文段落且在不这里重复。
参看图2P，如图2P中示出的步骤与如参照图2N描述和示出的步骤类似，除了掩模18m覆盖整个图案化导电层17、壁部分112的末端112a和电子组件12；且省略图案化导电层18的形成。
参看图2Q，如图2Q中示出的步骤与如参照图2O描述和示出的步骤类似，除了省略图案化导电层18(如相对于图2P所述)，且完全去除图案化导电层17。阻焊层(例如图1B中示出的阻焊层19a，未在图2Q中示出)可在介电层13的下表面13b上形成，并且阻焊层(例如图1B中示出的阻焊层19b，未在图2Q中示出)可在介电层11的主体部分111的上表面111a上形成，以形成如图1B中示出的半导体封装结构2。在形成时，阻焊层19a覆盖电子组件12和图案化导电层16。在形成时，阻焊层19b覆盖通孔114a和114b、图案化导电层14a和14b的部分和介电层11的上表面111a。
图3A是根据本发明的另一实施例的半导体封装结构的截面视图。参看图3A，半导体封装结构3可与如参照图1A描述和示出的半导体封装结构1类似，除了消除图案化导电层16，且阻焊层19a可包含开口以暴露图案化导电层18的一部分以便接触另一装置，例如安装倒装芯片的半导体芯片块。
图3B是根据本发明的另一实施例的半导体封装结构的截面视图。参看图3B，半导体封装结构4可与如参照图3A描述和示出的半导体封装结构3类似，除了省略图案化导电层17的部分17a、17b(即，接触介电层11的壁部分112的部分)，并且省略图案化导电层18的部分18a和18b(即，应接触图案化导电层17的相应省略部分17a和17b、壁部分112和第一和第二电触点121和122的部分)。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H和图4I示出根据本发明的另一实施例的半导体方法。
参看图4A，提供介电层13。导电层15a在介电层13的上表面13a上形成。导电层17在介电层13的下表面13b上形成。导电层15a和17可层压到载体20上。导电层15a可包括(但不限于)铜或另一适合的金属或合金。导电层15a的厚度可为约1μm到约5μm。导电层17可包括(但不限于)铜或另一适合的金属或合金。导电层17的厚度可为约1μm到约5μm。
参看图4B，图案化导电层15在介电层13的上表面13a上形成。将导电层17图案化以暴露介电层13的一部分。图案化导电层15可包括单层或数层。图案化导电层15可包括图案化导电层15a和15b。图案化导电层15a和15b可例如通过光刻、电镀和蚀刻技术形成。图案化导电层17可例如通过光刻和蚀刻技术形成。由于在图案化之后大部分的导电层17保留，故其可提供用于在后续工艺步骤中处理的足够硬度。图案化导电层15b可包括与图案化导电层15a的材料相同或不同的材料。图案化导电层15b的厚度可为约10μm到约30μm。
参看图4C，去除由图案化导电层17暴露的介电层13的一部分，以形成穿透孔12h。穿透孔12h可例如通过激光钻孔技术形成。图案化导电层15的部分15a1和部分15b1可用于帮助穿透孔12h的相对精确形成。举例来说，图案化导电层15的部分15a1和15b1可形成为具有环形轮廓且可用作促进激光钻孔的导引件。
参看图4D，支撑部件12t可连接或粘合于图案化导电层17。支撑部件12t可例如为胶带。接下来，在孔12h中和在支撑部件12t上置放电子组件12。电子组件12具有第一电触点121和第二电触点122。电触点121和122从电子组件12的上表面经由电子组件12的侧表面延伸到电子组件12的下表面，其中在此情形下的上表面、侧表面和下表面是相对于图4D中示出的方向。
参看图4E，介电层11层压到介电层13的上表面13a上，并且填充孔12h的侧壁与组件12之间的间隙。导电层14a可在层压介电层11之前或之后在介电层11的上表面111a上形成。在层压之后，介电层11可内埋或包封图案化导电层15和电子组件12。介电层11可包括在介电层13的上表面13a上的主体部分111和在介于孔12h的侧壁与组件12之间的间隙内的壁部分112。壁部分112具有延伸超出介电层13的下表面13b的末端112a。壁部分112的末端112a延伸到支撑部件12t。介电层11可包括(但不限于)P.P.。P.P.的实例可包括(但不限于)通过堆叠或层压许多预浸材料/片材而形成的多层结构。导电层14a可包括(但不限于)铜或另一适合的金属或合金。导电层14a的厚度可为约1μm到约5μm。
参看图4F，从图案化导电层17去除支撑部件12t。如图4F中所示，图案化导电层17的下表面、壁部分112的末端112a、第一电触点121的表面和第二电触点122的表面是实质上共面的。
参看图4G，许多通路孔(如示出的通路孔113h、114ah和114bh)在导电层14a和介电层11中形成。示出的通路孔113h、114ah和114bh分别暴露图案化导电层15、电子组件12的第一电触点121和第二电触点122。一或多个通路孔133h在图案化导电层17和介电层13中形成以暴露图案化导电层15。通路孔113h、133h、114ah和114bh可例如通过蚀刻、激光钻孔或另一适合的技术形成。通路孔113的宽度可为约30μm到约100μm。通路孔113的深度可为约10μm到约90μm。通路孔133的宽度可为约30μm到约100μm。通路孔133的深度可为约50μm到约100μm。通路孔114ah的宽度可为约30μm到约100μm。通路孔114ah的深度可为约10μm到约80μm。通路孔114bh的宽度可为约30μm到约100μm。通路孔114bh的深度可为约10μm到约80μm。
参看图4H，许多通孔113、133、114a和114b在通路孔113h、133h、114ah和114bh中形成。将导电层14a图案化。使用图案化掩模14m在导电层14a上形成图案化导电层14b。图案化导电层18在图案化导电层17的下表面上形成。图案化导电层的部分18a在壁部分112的末端112a上和电子组件12的第一电触点121上形成。图案化导电层18的部分18b在壁部分112的末端112a上和电子组件12的第二电触点122上形成。图案化导电层18使用图案化掩模18m形成。通孔113、133、114a和114b和图案化导电层14b和18可在一个共同步骤中形成。根据本发明的另一实施例，通孔113、133、114a和114b和图案化导电层14b和18可在不同步骤中形成。通孔113、133、114a和114b和图案化导电层14b和18可例如通过光刻和电镀技术形成。通孔113、133、114a和114b和图案化导电层14b和18可包括(但不限于)铜或另一适合的金属或合金。图案化导电层14b的厚度可为约10μm到约30μm。图案化导电层18的厚度可为约10μm到约30μm。图案化导电层18的部分18a和18b可具有相同或不同的厚度。
参看图4I，去除图案化掩模14m和18m。阻焊层(例如图3A中示出的阻焊层19a，未在图4I中示出)可在介电层13的下表面13b上形成，并且阻焊层(例如图3A中示出的阻焊层19b，未在图4I中示出)可在介电层11的主体部分111的上表面111a上形成，以形成如图3A中示出的半导体封装结构3。在形成时，阻焊层19a覆盖电子组件12和图案化导电层17和18。在形成时，阻焊层19b覆盖图案化导电层14a和14b和介电层11的上表面111a。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4J和图4K示出根据本发明的另一实施例的半导体方法。
如参照图4A、图4B、图4C、图4D、图4E、图4F和图4G所示的方法可参考上文段落且在不这里重复。
参看图4J，如4J中示出的步骤与如参照图4H描述和示出的步骤类似，除了壁部分112的末端112a和电子组件12进一步被掩模18m覆盖。
参看图4K，如4K中示出的步骤与如参照图4I描述和示出的步骤类似。阻焊层(例如图3B中示出的阻焊层19a，未在图4K中示出)可在介电层13的下表面13b上形成，并且阻焊层(例如图3B中示出的阻焊层19b，未在图4K中示出)可在介电层11的主体部分111的上表面111a上形成，以形成如图3B中示出的半导体封装结构4。在形成时，阻焊层19a覆盖电子组件12、图案化导电层17和18和介电层13的下表面13b。在形成时，阻焊层19b覆盖图案化导电层14a和14b和介电层11的上表面111a。
如本文中所使用，术语“实质上”、“实质的”、“大约”和“约”用以描述和考虑小变化。当与事件或情形结合使用时，所述术语可以是指其中事件或情形明确发生的情况以及其中事件或情形极近似于发生的情况。举例来说，所述术语可以是指小于或等于±10％，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包括明确地指定为范围限值的数值，且还包括涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
在一些实施例中，如果两个表面之间的移位较小，如不大于1μm、不大于5μm或不大于10μm，那么所述两个表面可视为共面或实质上共面的。
虽然已参考本发明的特定实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，在不脱离如通过所附权利要求书界定的本发明的真实精神和范围的情况下，可作出各种改变且可取代等效物。所述图示可能未必按比例绘制。归因于制造工艺和公差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有所述修改都打算属于在此所附权利要求书的范围内。虽然本文揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (19)

1.一种半导体装置衬底，其包含：
第一介电层，其包含主体部分和从所述主体部分的第一表面突出的壁部分，所述壁部分具有末端；
第二介电层，其具有第一表面和相对的第二表面，所述第二介电层的所述第一表面邻近所述主体部分的所述第一表面，所述第二介电层围绕所述壁部分，所述壁部分的所述末端延伸超出所述第二介电层的所述第二表面；
电子组件，其包含第一电触点和第二电触点，所述电子组件的至少一部分被所述壁部分围绕；
第一图案化导电层，其包埋在所述第二介电层的所述第二表面中；以及
第二图案化导电层，其安置在所述第二介电层的所述第二表面上和所述第一图案化导电层从所述第二表面暴露的表面上，其中所述第二图案化导电层与所述第一电触点、所述第二电触点以及所述壁部分的所述末端对准。
2.根据权利要求1所述的半导体装置衬底，其中所述第二图案化导电层将所述第一图案化导电层电连接到所述电子组件。
3.根据权利要求2所述的半导体装置衬底，其进一步包含：
第三图案化导电层，其安置在所述主体部分的第二表面上，所述主体部分的所述第二表面与所述主体部分的所述第一表面相对；
第四图案化导电层，其安置在所述第二介电层的所述第一表面上并包埋在所述主体部分中。
4.根据权利要求3所述的半导体装置衬底，其进一步包含：
至少一个第一通孔，其安置在所述第一介电层中，所述至少一个第一通孔将所述第三图案化导电层电连接到所述第四图案化导电层；
至少一个第二通孔，其安置在所述第二介电层中，所述至少一个第二通孔将所述第四图案化导电层电连接到所述第一图案化导电层；以及
至少一个第三通孔，其安置在所述第一介电层中，所述至少一个第三通孔将所述第三图案化导电层电连接到所述电子组件。
5.根据权利要求1所述的半导体装置衬底，其进一步包含第三图案化导电层，所述第三图案化导电层安置在所述第二电介质层的所述第一表面，且包埋于所述主体部分中，其中所述第三图案化导电层的一部分围绕所述壁部分。
6.根据权利要求5所述的半导体装置衬底，其中围绕所述壁部分的所述第三图案化导电层的所述部分具有与所述壁部分的外部表面接触的内部表面。
7.一种制造半导体装置衬底的方法，其包含：
(a)提供第一介电层、第一图案化导电层、第二图案化导电层和金属层，所述第一介电层具有第一表面和相对的第二表面，所述第一图案化导电层安置在所述第一表面上，所述第二图案化导电层邻近所述第一介电层的所述第二表面，所述金属层安置在所述第二表面上，并且所述第一介电层包埋所述第二图案化导电层；
(b)去除所述第一介电层的一部分和所述金属层的一部分以形成容纳空间；
(c)将支撑部件附接到所述金属层；
(d)在所述容纳空间中和在所述支撑部件上置放包括一电触点的电子组件，所述电子组件填充所述容纳空间的一部分，使得间隙界定于所述电子组件与所述第一介电层之间；
(e)将第二介电层层压到所述第一介电层的所述第一表面以包封所述电子组件，
所述第二介电层填充至所述间隙并形成具有末端的壁部分，其中所述第二图案化导电层与所述电触点以及所述壁部分的所述末端对准；以及
(f)在(e)的所述层压之后从所述金属层去除所述支撑部件以暴露所述电子组件。
8.根据权利要求7所述的方法，其进一步包含：在所述金属层上和在所述第二介电层上形成导体，所述导体被配置成提供所述第二图案化导电层与所述电子组件之间的电连接。
9.根据权利要求7所述的方法，其中所述形成所述第二图案化导电层包含：
提供载体；
在所述载体上形成所述金属层；
在所述金属层上形成所述第二图案化导电层；以及
在所述第二图案化导电层上形成所述第一介电层，使得所述第一介电层包埋所述第二图案化导电层。
10.根据权利要求7所述的方法，其进一步包含：在所述第二电介质层上形成第三图案化导电层。
11.根据权利要求10所述的方法，其进一步包括：电连接所述第一图案化导电层、所述第二图案化导电层以及所述第三图案化导电层。
12.一种电路板，其包含：
基层，其具有第一表面和相对的第二表面，所述基层界定从所述第一表面到所述第二表面的开口；
组件，其安置在由所述基层界定的所述开口内，其中所述组件填充所述开口的一部分，使得间隙界定于所述组件与所述基层之间，所述组件包含电触点；
绝缘层，其安置在所述基层的所述第一表面上，所述绝缘层包括填充在所述组件与所述基层之间界定的所述间隙的壁部分，所述壁部分具有末端；
第一图案化导电层，其安置在所述基层的所述第二表面上；
其中所述第一图案化导电层与所述电触点以及所述壁部分的所述末端对准；以及
导体，其安置在所述电触点上和所述第一图案化导电层上，其中所述导体被配置成形成所述电触点与所述第一图案化导电层之间的电连接。
13.根据权利要求12所述的电路板，其中所述绝缘层的所述壁部分从所述基层的所述第二表面突出。
14.根据权利要求12所述的电路板，其中所述组件从所述基层的所述第二表面突出。
15.根据权利要求12所述的电路板，其进一步包含第二图案化导电层，其在所述基层的所述第一表面上，其中所述第二图案化导电层电连接到所述第一图案化导电层。
16.根据权利要求15所述的电路板，所述第二图案化导电层进一步包含围绕所述基层的所述开口的环，其中所述环与所述第一图案化导电层电绝缘。
17.根据权利要求16所述的电路板，其中所述环的内部表面与所述绝缘层的所述壁部分的外部表面接触。
18.根据权利要求15所述的电路板，其进一步包括安置于所述绝缘层之上的第三图案化导电层，其中所述第三图案化导电层电连接到所述第二图案化导电层。
19.根据权利要求12所述的电路板，其中所述导体进一步安置于所述绝缘层的所述壁部分之上。
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