KR100723587B1 - 전자 부품 탑재 기판의 제조 방법 - Google Patents

Abstract

전자 부품 탑재 기판(X)의 제조 방법은 땜납 재료를 포함하는 땜납 범프 전극(31)을 갖는 전자 부품(30A)을, 땜납 재료의 융점보다 높은 제 1 온도로 가열하고, 또한 땜납 범프 전극(31)에 대응하는 전극부(21)를 갖는 배선 기판(X')을, 제 1 온도보다 낮은 제 2 온도로 가열하기 위한 승온 공정과, 땜납 범프 전극(31) 및 전극부(21)를 맞닿게 하면서 배선 기판(X')에 대하여 전자 부품(30A)을 압압함으로써, 땜납 범프 전극(31) 및 전극부(21)를 접합하기 위한 접합 공정을 포함한다.

코어재, 스페이서재, 레지스트 패턴, 코어 기판, 비어 홀, 빌드업부

Description

전자 부품 탑재 기판의 제조 방법{METHOD FOR MANUFACTURING ELECTRONIC COMPONENT-MOUNTED BOARD}

본 발명은 열팽창율이 다른 배선 기판과 전자 부품을 포함하는 전자 부품 탑재 기판의 제조 방법에 관한 것이다.

최근, 전자기기에 대한 고성능화 및 소형화 등의 요구에 따라, 전자기기에 일체로 구비되는 전자 부품의 고밀도 실장화가 급속하게 진행되고 있다. 그러한 고밀도 실장화에 대응해야 할 반도체 칩에 대해서는, 베어 칩의 상태로 범프를 통하여 배선 기판에 면(面)실장되는 경우, 즉 플립 칩 실장되는 경우가 있다. 반도체칩을 탑재하기 위한 배선 기판에 대해서는, 반도체칩의 다단자화에 따라 배선의 고밀도화를 달성하는 데에 더하여, 적합한 빌드업 다층 배선 기판이 채용되는 경우가 있다. 이러한 반도체칩 또는 빌드업 다층 배선 기판은, 예를 들면 일본국 특허공개소 58-157146호 공보 및 "High-Performance Flip-Chip BGA based on Multi-Layer Thin-Film Packaging Technology"(Tadanori SHIMOTO et al., Proceedings of the 2002 International Microelectronics and Packaging Society, pp.10-15.)에 기재되어 있다.

배선 기판에 반도체칩을 플립 칩 실장하기 위한 종래의 방법에서는, 우선 칩 의 소정의 면 상에 복수의 땜납 범프 전극을 형성한다. 한편, 배선 기판이 갖는 외부 접속용의 전극 패드 상에는 땜납 페이스트를 인쇄한다. 다음에, 배선 기판에서의 전극 패드 상의 땜납 페이스트와 칩의 땜납 범프 전극이 맞닿도록, 배선 기판 상에 칩을 탑재 배치한다. 다음에, 리플로우 로(爐)에서 반도체칩 및 배선 기판을 땜납 재료의 융점 이상의 온도까지 승온하고, 그 후 냉각한다. 이 냉각 과정에서 땜납 재료가 응고하여 칩과 전극 패드가 땜납 부착되는 것이 된다.

일반적인 반도체 모(母)재료로 이루어지는 반도체칩에서의 면확대 방향의 열팽창율은 3∼5 ppm/℃ 정도이며, 코어 기판으로서 유리 에폭시 기판을 채용하는 일반적인 배선 기판에서의 면 확대 방향의 열팽창율은 10∼20 ppm/℃ 정도이며, 양쪽의 열팽창율의 차이는 비교적 크다. 게다가, 배선 기판이 빌드업 다층 배선 구조를 갖는 경우, 상기 빌드업 다층 배선 구조의 면확대 방향에서의 열팽창율은 15∼25 ppm/℃이며, 상기 다층 배선 구조와 칩의 열팽창율의 차이는 상당한 정도로 크다.

그 때문에, 칩 및 배선 기판이 플립 칩 실장 과정에서 동일 피크 온도를 거쳐 상온에 이른 후에는 칩과 배선 기판의 열팽창율의 차이에 기인하여, 특히 배선 기판에서 부당한 휘어짐이나 굴곡이 발생하고, 양쪽 사이에서의 전기적 접속부에는 응력이 발생하기 쉽다. 전기적 접속부에서 소정 이상의 응력이 발생하면, 상기 접속부에서의 칩의 범프 전극과 배선 기판의 전극 패드의 계면 등에서 크랙이나 박리가 발생하기 쉬워진다. 이러한 불량은 코어 기판을 갖고 있지 않은 빌드업 다층 배선 구조에 대하여 반도체칩을 플립 칩 실장하는 경우, 또는 코어 기판 및 빌드업 다층 배선 구조를 포함하는 배선 기판에서, 빌드업 다층 배선 구조에서의 코어 기판에 접촉하고 있지 않은 부위에 대하여 반도체칩을 플립 칩 실장하는 경우에, 특히 현저하게 나타나는 경향이 있다.

본 발명은 이러한 사정 하에서 고려된 것으로, 반도체칩 등의 전자 부품과 배선 기판의 열팽창율이 상이한 경우에도, 배선 기판에 대하여 전자 부품을 적절하게 탑재하여, 전자 부품 탑재 기판을 제조하는 방법을 제공하는 것을 목적으로 한다.

본 발명의 제 1 측면에 의하면 전자 부품 탑재 기판의 제조 방법이 제공된다. 이 방법은 땜납 재료를 포함하는 땜납 범프 전극을 갖는 전자 부품을, 땜납 재료의 융점보다 높은 제 1 온도로 가열하고, 또한 땜납 범프 전극에 대응하는 전극부를 갖는 배선 기판을 제 1 온도보다 낮은 제 2 온도로 가열하기 위한 승온(昇溫) 공정과, 땜납 범프 전극과 전극부를 맞닿게 하면서 배선 기판에 대하여 전자 부품을 압압(押壓)함으로써, 땜납 범프 전극과 전극부를 접합하기 위한 접합 공정을 포함한다. 승온 공정을 마친 후에 접합 공정을 행하여도 좋고, 양쪽 공정을 병행하여 행하여도 좋다. 양쪽 공정을 병행하여 행하는 경우, 전자 부품 및 배선 기판을 개별적으로 가열하면서, 범프 전극과 전극부가 맞닿아 있는 상태에서 배선 기판에 대하여 전자 부품을 압압한다.

전자 부품의 열팽창율과 배선 기판의 열팽창율은 일반적으로 상이하고, 그 차이는, 예를 들면 전자 부품이 반도체칩이고 또한 배선 기판이 빌드업 다층 배선 기판인 경우와 같이, 배선 기판 쪽이 상당한 정도로 큰 경우가 많다. 전자 부품 과 배선 기판의 열팽창율이 이렇게 비교적 크게 상이한 경우에서도, 본 발명의 제 1 측면에 따른 방법에 의하면, 배선 기판에 대하여 전자 부품을 적절하게 탑재할 수 있다.

본 발명의 제 1 측면에서의 승온 공정에서는, 예를 들면 반도체칩인 전자 부품 및 예를 들면 빌드업 다층 배선 기판인 배선 기판은, 개별적으로 소정의 온도로 가열된다. 전자 부품, 따라서 그 땜납 범프 전극은 상기 땜납 범프 전극에 포함되는 땜납 재료를 일단 용융하기 위해, 상기 땜납 재료의 융점 이상의 제 1 온도로 가열된다. 이때, 전자 부품 전체는 제 1 온도에 대응하는 팽창 상태에 있다. 한편, 배선 기판, 따라서 그 전극부는 제 1 온도보다 낮은 제 2 온도로 가열된다. 이때, 배선 기판의 전체는 제 2 온도에 대응하는 팽창 상태에 있다. 제 2 온도에서의 배선 기판의 팽창 정도는, 가령 배선 기판이 제 1 온도에 있을 경우에서의 팽창 정도보다도 작다. 따라서, 배선 기판이 전자 부품보다도 큰 열팽창율을 갖는 경우라도, 승온 공정에서는 전자 부품에 대하여 배선 기판이 과잉으로 팽창해버리는 것이 억제되는 경향이 있다. 또한, 제 2 온도에서의 배선 기판은 배선 기판이 가열되지 않고 상온에 있는 상태에서 팽창하고 있다. 제 1 온도 및 제 2 온도를 적절하게 결정함으로써, 전자 부품에 대한 배선 기판의 열팽창의 정도는 적절하게 조정할 수 있다.

이러한 승온 공정을 마친 후에 행하여지는 접합 공정에서는, 또는 이러한 승온 공정과 함께 행하여지는 접합 공정에서는, 배선 기판이 적절하게 팽창하고 있는 상태에서, 배선 기판의 전극부와 전자 부품의 범프 전극을 땜납 부착할 수 있다. 따라서, 땜납 부착 뒤에 상온으로 냉각된 상태에서는 배선 기판에서의 부당한 휘어짐이나 굴곡은 억제되고, 전자 부품과 배선 기판 사이에 있어서 전기적 접속부에서의 응력은 억제된다. 그 결과, 상기 접속부에서의 크랙이나 박리의 발생을 회피할 수 있게 된다.

이와 같이, 본 발명의 제 1 측면에 의하면, 전자 부품과 배선 기판의 열팽창율이 비교적 크게 상이한 경우에서도, 배선 기판에 대하여 전자 부품을 적절하게 탑재할 수 있고, 따라서 전자 부품 탑재 기판을 적절하게 제조하는 것이 가능하다.

본 발명의 제 1 측면에서, 바람직하게는, 제 2 온도는 땜납 재료의 융점보다 낮다. 배선 기판을 부당하게 팽창시키지 않기 위해서는, 이러한 구성은 적합하다.

바람직하게는, 승온 공정 전에 땜납 범프 전극에 대하여 에틸렌글리콜, 트리에틸렌글리콜, 또는 테트라에틸렌글리콜을 부착시키는 공정을 더 포함한다. 이러한 구성은 승온 공정에서의 범프 전극의 산화를 방지하는 데에 적합하다.

바람직하게는, 배선 기판은 코어 기판 및 빌드업부로 이루어지는 적층 구조를 갖는다. 상기 코어 기판은 전자 부품 수용용의 관통 구멍을 갖고, 상기 빌드업부는 배선 패턴 및 절연층으로 이루어지는 적층 구조를 가지며, 또한 관통 구멍으로 노출되고 있는 전극부를 갖는다. 본 구성의 배선 기판은 배선 패턴 및 절연층으로 이루어지는, 예를 들면 빌드업 다층 배선 구조를 갖는다. 접합 공정에서는 코어 기판의 관통 구멍에 전자 부품을 진입시켜, 상기 관통 구멍 내에 전자 부품이 존재하는 상태에서, 범프 전극과 전극부의 땜납 부착을 행한다. 상기 빌드업 다층 배선 구조에서의 상기 전자 부품이 탑재되는 면은, 코어 기판에 의해 직접적으로는 지지되어 있지 않으며, 열팽창하기 쉽다. 본 발명의 제 1 측면에 의하면, 이렇게 열팽창하기 쉬운 부위에 대해서도, 적절하게 전자 부품을 탑재하는 것이 가능하다.

본 발명의 제 2 측면에 의하면, 다른 전자 부품 탑재 기판의 제조 방법이 제공된다. 이 방법은 코어층 및 스페이서층을 포함하는 적층 구조를 갖는 코어 기판에서의 스페이서층 상에, 배선 패턴 및 절연층으로 이루어지는 적층 구조를 갖고, 또한 스페이서층에 접하는 전극부를 갖는 빌드업부를 형성함으로써, 배선 기판을 제작하기 위한 공정과, 코어층에 대하여 빌드업부와는 반대 측으로부터 에칭 처리를 행함으로써, 상기 코어층에서의 전극부에 대응하는 개소(箇所)를 제거하기 위한 공정과, 스페이서층에 대하여 빌드업부와는 반대 측으로부터 에칭 처리를 행함으로써, 전극부를 노출시키고 또한 빌드업부에서의 전자 부품 탑재면 상에 스페이서를 잔존 형성하기 위한 공정과, 범프 전극을 갖는 전자 부품을 상기 전자 부품과 빌드업부 사이에 스페이서를 개재시키면서 범프 전극과 전극부를 접합함으로써, 배선 기판에 탑재시키기 위한 공정을 포함한다.

이러한 방법에 의하면, 소정의 전자 부품이 코어 기판 내에 수용되어 있는 전자 부품 탑재 기판을 적절하게 제조할 수 있다. 본 발명의 제 2 측면에서 얻어지는 배선 기판은 코어층 및 스페이서층을 포함하는 코어 기판과, 스페이서층에 접합하고 있는 빌드업부를 갖는다. 코어 기판에는 빌드업부와는 반대 측으로부터의 복수의 에칭 처리에 의해, 빌드업부의 전극부가 면하는 관통 구멍이 형성된다. 코어 기판에서의 코어층, 스페이서층 및 존재할 경우에는 다른 층은, 각각에 따른 에칭 기술에 의해 에칭 처리된다. 스페이서층에 대한 에칭 처리에서는 빌드업부의 전극부가 노출되며, 또한 스페이서가 잔존 형성된다. 전자 부품의 접합 공정에서는 코어 기판의 관통 구멍 내에 전자 부품이 존재하는 상태에서, 전자 부품 및 배선 기판은 가열되며 또한 빌드업부에 대하여 전자 부품이 압압되어 범프 전극과 전극부가 땜납 부착된다. 이때, 전자 부품과 빌드업부 사이에는 먼저 형성된 스페이서가 개재되어 있으므로, 전자 부품과 빌드업부가 과도하게 접근하는 것은 방지된다. 빌드업부에서의 스페이서의 높이, 즉 스페이서층의 두께는 전자 부품의 범프 전극의 사이즈에 따라 결정되고 있다. 그 때문에, 땜납 부착의 과정에서, 용융 상태를 거치는 범프 전극에 부당한 부하가 작용하는 것을 방지하고, 배선 기판에 대하여 전자 부품을 적절하게 탑재하는 것이 가능하게 된다.

이렇게 하여 얻어진 전자 부품 탑재 기판의 빌드업부, 즉 빌드업 다층 배선 구조에서, 코어 기판과는 반대측의 노출면에 대하여 전자 부품을 더 탑재하면, 상기 추가 전자 부품과 관통 구멍 내의 전자 부품을 전기적으로 접속하는 경우에, 양쪽 전자 부품 사이의 배선 저항을 저감할 수 있다. 양쪽 전자 부품 사이의 배선 길이는 빌드업 다층 배선 구조를 통하여 짧게 설계하는 것이 가능하기 때문이다. 예를 들면, 관통 구멍 내의 전자 부품이 IC칩이며, 또한 추가 전자 부품이 캐패시터 칩인 경우에는, 양쪽 칩 사이의 배선 저항의 저감에 의해, 양쪽 칩 사이의 신호 노이즈는 충분히 억제될 수 있다.

본 발명의 제 2 측면에서, 바람직하게는, 코어 기판은 코어층과 스페이서층 사이에 중간층이 개재하는 적층 구조를 갖는다. 이 경우, 바람직하게는, 코어층 및 스페이서층은 금속 재료로 이루어지고, 중간층은 수지 재료로 이루어진다. 이러한 구성에서는 코어 기판에서 인접하는 2개의 층은 충분히 다른 에칭 특성을 갖는다. 따라서, 이러한 구성은 코어 기판에 대한 복수의 에칭 처리를 적절하게 행하는데에 적합하다. 구체적으로는, 스페이서층에서 스페이서를 잔존 형성하면서, 코어 기판에서 전자 부품 수용용의 관통 구멍을 개설하는데에 적합하다.

바람직하게는, 범프 전극은 땜납 재료를 포함하고, 탑재 공정에서는 땜납 재료의 융점보다 높은 제 1 온도로 전자 부품을 가열하고, 또한 제 1 온도보다 낮은 제 2 온도로 배선 기판을 가열하며, 범프 전극과 전극부를 맞닿게 하면서 배선 기판에 대하여 전자 부품을 압압한다. 이러한 구성에 의하면, 본 발명의 제 1 측면에 관해서 상술한 것과 같은 이유에 의거하여, 배선 기판의 빌드업부에 대하여 전자 부품을 적절하게 탑재할 수 있으며, 따라서 전자 부품 탑재 기판을 적절하게 제조하는 것이 가능하다.

도 1(a)∼(d)는 본 발명에 따른 칩 탑재 기판 제조 방법에서의 일부 공정을 나타내는 도면.

도 2(a)∼(c)는 도 1(d)의 뒤에 계속되는 공정을 나타내는 도면.

도 3(a)∼(c)는 도 2(c)의 뒤에 계속되는 공정을 나타내는 도면.

도 4(a), (b)는 도 3(c)의 뒤에 계속되는 공정을 나타내는 도면.

도 5(a), (b)는 도 4(b)의 뒤에 계속되는 공정을 나타내는 도면.

도 6(a)∼(c)는 도 5(b)의 뒤에 계속되는 공정을 나타내는 도면.

도 7(a)∼(c)는 도 6(c)의 뒤에 계속되는 공정을 나타내는 도면.

도 8(a), (b)는 도 7(c)의 뒤에 계속되는 공정을 나타내는 도면.

도 9(a), 9(b)는 배선 기판에 대하여 칩이 탑재되는 과정을 나타내는 도면.

도 10은 본 발명에 따른 칩 탑재 기판에 전자 부품을 더 탑재한 상태를 나타내는 도면.

도 11은 본 발명에 따른 칩 탑재 기판이 히트 싱크를 구비하는 상태를 나타내는 도면.

본 발명에 따른 칩 탑재 기판(X)의 제조에서는, 우선 도 1(a)에 나타낸 바와 같은 코어재(11)를 준비한다. 코어재(11)는 금속제 기판이며, 예를 들면 텅스텐, 몰리브덴, 지르코늄, 크롬 및 탄탈로 이루어지는 그룹에서 선택되는 단체(單體) 금속 또는 상기 그룹에서 선택되는 금속을 포함하는 합금으로 이루어진다. 또는, 코어 기판(11)은 42합금, 스테인레스, 코펄, 인바 또는 구리/인바/구리의 적층 구성을 갖는 클래드재로 이루어진다. 코어재(11)에서의 면확대 방향의 열팽창율은 탑재되는 반도체칩 등의 전자 부품의 열팽창율과 근사하고 있는 것이 바람직하고, 예를 들면 2∼10 ppm/℃이다. 또한, 코어재(11)의 두께는, 예를 들면 0.1 ∼2.0㎜이다.

다음에, 도 1(b)에 나타낸 바와 같이, 코어재(11)에 대하여 접착제를 통하여 스페이서재(12)를 접합한다. 접착제는 코어재(11)와 스페이서재(12) 사이에서 경화하여 중간층(13)을 구성한다. 이렇게 하여 코어재(11), 중간층(13) 및 스페이서재(12)로 이루어지고, 제 1 면(10a) 및 제 2 면(10b)을 갖는 코어 기판(10)이 제작된다. 스페이서재(12)는 금속제의 널빤지 또는 박재(箔材)이며, 예를 들면 구리, 니켈 또는 알루미늄으로 이루어진다. 스페이서재(12)의 두께는, 예를 들면 30∼100㎛이다. 중간층(13)은 주로 사용하는 성분으로서, 예를 들면 에폭시 수지 등을 포함하는 열경화성 수지 재료로 이루어진다. 중간층(13)의 두께는, 예를 들면 10∼30㎛이다. 코어 기판(10)의 면확대 방향의 열팽창율에서는 코어재(11)에서의 면확대 방향의 열팽창율이 지배적이다.

본 발명의 칩 탑재 기판(X)의 제조에서는, 다음에 도 1(c)에 나타낸 바와 같이, 스페이서재(12) 상에 레지스트 패턴(41)을 형성한다. 레지스트 패턴(41)은 다음의 공정에서 형성되는 전극 패드의 형상에 대응하는 개구부(41a)를 갖는다. 레지스트 패턴(41)의 형성에서는, 우선 감광성을 갖는 필름 모양의 포토레지스트를 스페이서재(12)에 대하여 라미네이트한다. 다음에, 상기 포토레지스트막에 대한 노광 처리 및 현상 처리를 거쳐, 상기 포토레지스트 막에서 개구부(41a)를 형성한다. 이렇게 하여, 레지스트 패턴(41)을 형성할 수 있다.

칩 탑재 기판(X)의 제조에서는, 다음에 도 1(d)에 나타낸 바와 같이, 전극 패드(21)를 형성한다. 전극 패드(21)는 스페이서재(12)을 통전층으로서 이용하여 행하는 전기 도금법에 의해, 개구부(41a)의 내부에 소정의 도전 재료를 퇴적시킴으로써 형성한다. 예를 들면, 개구부(41a)의 내부에 Ni, Au, Ni, Cu를 순차적으로 퇴적시킴으로써, 전극 패드(21)를 형성할 수 있다. 이 대신에, Au, Ni, Cu를 순차적으로 퇴적시킴으로써, 전극 패드(21)를 형성해도 좋다. 이 경우, 도 1(c)을 참 조하여 상술한 레지스트 패턴(41)의 형성 공정 전에, 전기 도금법에 의해 스페이서재(11)의 노출면에 Ni도금막을 미리 형성해 둔다. 전극 패드(21)를 형성할 때의 최하층의 Ni도금막은, 또한 레지스트 패턴(41)을 형성하기 전에 형성되는 Ni도금막은, 스페이서재(12)와 전극 패드(21)의 Au도금막 사이에서 금속 재료가 확산해버리는 것을 억제하는 배리어층으로서 기능한다. 전극 패드(21)에서의 Au도금막과 Cu도금막 사이의 Ni도금막은, 상기 Au도금막과 Cu도금막 사이에서 금속 재료(Au, Cu)가 확산해버리는 것을 억제하는 배리어층으로서 기능한다.

다음에, 도 2(a)에 나타낸 바와 같이, 레지스트 패턴(41)을 코어 기판(10)으로부터 제거한다. 제거 시에는, 레지스트 패턴(41)의 조성에 따른 박리액을 사용한다.

다음에, 도 2(b)에 나타낸 바와 같이, 코어 기판(10)의 제 1 면(10a) 상에 절연층(22)을 적층 형성함과 동시에, 제 2 면(10b) 상에 절연층(22')을 적층 형성한다. 절연층(22)의 형성에서는, 필름 모양 수지 조성물을 가열하면서, 코어 기판(10)에 압착한다. 또한, 액상 수지 조성물을 스핀 코트법에 의해 코어 기판(10)에 도포하고, 그 후 건조한다. 절연층(22')의 형성 방법은 절연층(22)의 형성 방법과 같다. 절연층(22, 22')의 구성 재료로서는, 예를 들면 에폭시, 폴리설폰, 폴리에테르설폰, 폴리페닐설폰, 폴리프탈아미드, 폴리아미드이미드, 폴리케톤, 폴리아세탈, 폴리이미드, 폴리카보네이트, 변성 폴리페닐렌에테르, 폴리페닐렌옥사이드, 폴리부틸렌테레프탈레이트, 폴리아크릴레이트, 폴리페닐렌설파이드, 폴리에테르에테르케톤, 테트라플루오로에틸렌, 시아네이트에스테르, 비스말레이미드 등을 들 수 있다.

다음에 도 2(c)에 나타낸 바와 같이, 절연층(22)에서의 전극 패드(21)에 대응하는 개소에 비어 홀(22a)을 형성한다. 비어 홀(22a)은, 예를 들면 UV-YAG 레이저, 탄산가스 레이저, 엑시머 레이저 또는 플라즈마를 이용하는 드라이 에칭에 의해 형성할 수 있다. 또한, 비어 홀(22a)은 절연층(22)이 감광성을 갖는 경우에는 포토리소그래피에 의해 형성할 수 있다.

다음에, 무전해 도금법에 의해 절연층(22, 22')의 노출면에 소정의 금속 재료를 성막하여 시드층(도시 생략)을 형성한 후, 도 3(a)에 나타낸 바와 같이, 절연층(22)에 대하여 레지스트 패턴(42)을 적층 형성함과 동시에, 절연층(22')에 대하여 레지스트 패턴(43)을 적층 형성한다. 시드층은 뒤에 행하는 전기 도금법에서 통전층으로서 이용되는 것으로, 비어 홀(22a)의 내벽 상에도 형성된다. 시드층은, 예를 들면 구리 도금막이다. 레지스트 패턴(42, 43)은 각각 절연층(22, 22') 상에 형성되는 배선 패턴에 대응하는 소정의 패턴 형상을 갖는다. 레지스트 패턴(42, 43)의 형성 방법은 레지스트 패턴(41)의 형성 방법과 같다.

다음에, 도 3(b)에 나타낸 바와 같이, 레지스트 패턴(42, 43)을 마스크로 하여 전기 도금법에 의해, 앞에 형성한 시드층(도시 생략) 상에 구리를 퇴적시킨다. 이것에 의해, 비어 홀(22a)에는 구리로 이루어지는 비어(23)가 형성되고, 절연층(22, 22')에서 레지스트 패턴(42, 43)으로 마스크되어 있지 않은 부위에는, 전기 구리 도금막이 형성된다.

다음에, 도 3(c)에 나타낸 바와 같이, 레지스트 패턴(42, 43)을 박리한다. 이 후, 전기구리 도금막에 의해 덮여 있지 않은 시드층(도시 생략)을 에칭 제거한다. 이것에 의해, 절연층(22) 상에 배선 패턴(24)이 형성됨과 동시에, 절연층(22') 상에 배선 패턴(24')이 형성된다.

칩 탑재 기판(X)의 제조에서는, 이러한 빌드업법에 의한 절연층(22)의 형성, 비어 홀(22a)의 형성과 비어(23) 및 배선 패턴(24)의 형성을 포함하는 일련의 과정을, 코어 기판(10)의 제 1 면(10a) 측에서 소정의 회수 반복함과 동시에, 빌드업법에 의한 절연층(22')의 형성, 비어 홀(22a')의 형성과 비어(23') 및 배선 패턴(24')의 형성을 포함하는 일련의 과정을, 제 2 면(10b) 측에서 같은 회 반복함으로써, 도 4(a)에 나타낸 바와 같은 빌드업부(20, 20')를 형성한다. 비어 홀(22a') 및 비어(23')의 형성 방법은 비어 홀(22a) 및 비어(23)의 형성 방법과 같다. 본 실시형태에서는 배선 패턴(24)의 적층 수는 5이며, 최외의 배선 패턴(24)에는 외부 접속용의 전극 패드(24a)가 설치되어 있다.

다음에, 도 4(b)에 나타낸 바와 같이, 빌드업부(20)의 표면에 오버코트층(25)을 형성한다. 오버코트층(25)은 전극 패드(24a)에 대응하여 개구하고 있다. 오버코트층(25)의 형성에 있어서는, 우선 인쇄 기술에 의해, 오버코트층 용의 감광성 수지를 빌드업부(20) 상에 성막한다. 다음에, 포토리소그래피에 의해, 소정의 개구부를 형성한다. 오버코트층(25)을 형성한 후, 전극 패드(24a)의 노출면 상에 무전해 도금법에 의해, 예를 들면 Ni도금막과 그 위에 Au도금막을 형성하여도 좋다.

칩 탑재 기판(X)의 제조에서는, 다음에 도 5(a)에 나타낸 바와 같이, 오버코 트층(25)을 설치한 빌드업부(20)를 보호막(44)으로 피복한다. 보호막(44)은, 예를 들면 드라이 필름 레지스트로 이루어진다.

다음에, 도 5(b)에 나타낸 바와 같이, 빌드업부(20')를, 예를 들면 연마 등의 기계 가공에 의해 제거한다. 이에 따라, 코어 기판(10)의 코어재(11)를 노출시킨다. 본 발명에서는 이것 대신에, 빌드업부(20')에 대하여 뒤에 나오는 칩 실장 에어리어에 상당하는 개소만을 NC절삭이나 레이저 가공에 의해 제거하여도 좋다.

다음에, 도 6(a)에 나타낸 바와 같이, 코어 기판(10)의 코어재(11) 상에 레지스트 패턴(45)을 형성한다. 레지스트 패턴(45)은 전극 패드(21)에 대응하는 개소에 개구부를 갖는다. 레지스트 패턴(45)의 형성 방법은 레지스트 패턴(41)의 형성 방법과 같다.

다음에, 도 6(b)에 나타낸 바와 같이, 레지스트 패턴(45)을 마스크로서 하여, 중간층(13)이 노출될 때까지 코어재(11)에 대하여 에칭 처리를 행한다. 본 공정에서는, 에칭액으로서 코어재(11)의 구성 재료에 따라, 예를 들면 염화 제2철 수용액, 불산 또는 옥수(玉水) 등을 사용할 수 있다. 에칭 처리 후, 레지스트 패턴(45)은 박리한다.

다음에, 도 6(c)에 나타낸 바와 같이, 코어재(11)를 마스크로 하여 스페이서재(12)가 노출될 때까지, 중간층(13)에 대하여 에칭 처리를 행한다. 본 공정에서는 드라이 에칭으로 행한다. 드라이에칭으로서는, 예를 들면 리액티브 이온 에칭(RIE)이나 이온 밀링을 들 수 있다.

다음에, 도 7(a)에 나타낸 바와 같이, 스페이서재(12) 상에 레지스트 패턴 (46)을 형성한다. 레지스트 패턴(46)은 스페이서재(12)에 있어서, 뒤에 나오는 스페이서가 형성되는 개소를 마스크하기 위한 것이다. 레지스트 패턴(46)의 형성에서는, 우선 감광성을 갖는 잉크 타입(액체)의 포토레지스트를 스페이서재(12)의 노출면에 대하여 도포하고, 예를 들면 80℃에서 30분간 건조한다. 다음에, 상기 포토레지스트막에 대한 노광 처리 및 현상 처리를 거쳐, 상기 포토레지스트막에 있어서 소정의 패턴을 형성한다. 이렇게 하여, 레지스트 패턴(46)을 형성할 수 있다.

다음에, 도 7(b)에 나타낸 바와 같이, 레지스트 패턴(46)을 마스크로 하여 전극 패드(21)가 충분히 노출될 때까지, 스페이서재(12)에 대하여 에칭 처리를 행한다. 이것에 의해, 코어 기판(10)에서 칩 수용용의 관통 구멍(10c)이 형성되고, 빌드업부(20)에서의 칩 탑재 에어리어(20a)가 노출하게 된다. 이와 동시에, 칩 탑재 에어리어(20a) 상에 스페이서(12a)가 형성되게 된다. 본 공정에서는, 에칭액으로서 스페이서재(12)의 구성 재료에 따라, 예를 들면 염화구리 수용액 등을 사용할 수 있다. 이 후, 도 7(c)에 나타낸 바와 같이, 레지스트 패턴(46)을 박리한다. 이 후, 상기 기판을 개편(個片) 즉 패키지 사이즈로 분할한다. 이상과 같이 하여, 배선 기판(X')이 형성된다.

다음에, 도 8(a)에 나타낸 바와 같이, 외부 접속용의 범프 전극(31)을 갖는 반도체칩(30A)을 배선 기판(X')에 탑재한다. 즉, 반도체칩(30A)을 배선 기판(X')에 플립 칩 실장한다. 범프 전극(31)은 그 전체가 땜납 재료로 이루어진다. 또한, 범프 전극(31)은, 예를 들면 구리 등의 코어 볼과, 상기 코어 볼을 덮는 땜납 재료로 이루어진다.

칩 탑재 공정에서는, 우선 도 9(a)에 나타낸 바와 같이, 반도체칩(30A)을 히트 플래이트(51)에 고정하고, 또한 배선 기판(X')을 히트 플레이트(52)에 고정한 후, 흡착 콜릿(53)에 의해 히트 플레이트(51)를 흡착하고, 또한 상기 흡착 콜릿(53)을 조작함으로써, 배선 기판(X')에 대하여 반도체칩(30A)을 위치 맞춤한다. 히트 플레이트(51)는 온도 조절 가능한 발열 기능을 가지며, 상기 히트 플레이트(51)에 의해 반도체칩(30A)을 제 1 온도로 가열한다. 제 1 온도는 범프 전극(31)에 포함되는 땜납 재료의 융점보다 높다. 히트 플레이트(52)는 온도 조절 가능한 발열 기능을 가지며, 상기 히트 플레이트(52)에 의해 배선 기판(X')을 제 2 온도로 가열한다. 제 2 온도는 제 1 온도보다 낮고, 또한 범프 전극(31)에 포함되는 땜납 재료의 융점보다 낮다. 또한, 반도체칩(30A)의 범프 전극(31)에는 히트 플레이트(51)에 의해, 반도체칩(30A)을 가열하기 전에 미리 산화 방지제(54)가 도포되어 있다. 산화 방지제(54)로서는 에틸렌글리콜, 트리에틸렌글리콜, 또는 테트라에틸렌글리콜을 사용할 수 있다.

칩 탑재 공정에서는, 다음에 도 9(b)에 나타낸 바와 같이, 흡착 콜릿(53)을 조작함으로써, 범프 전극(31)과 전극 패드(21)가 맞닿아 있는 상태에서, 배선 기판(X')에 대하여 반도체칩(30A)을 압압한다. 압압 상태에서, 반도체칩(30A) 및 범프 전극(31)은 제 1 온도를 거치도록 온도 조절되고, 이에 따라 범프 전극(31)의 땜납 재료는 일단 용융 상태를 거친다. 따라서, 본 공정을 거친 범프 전극(31)과 전극 패드(21)는 땜납 부착된다. 땜납 부착시에 있어서, 범프 전극(31)에 부착되어 있었던 산화 방지제(54)는 증발한다.

이러한 칩 탑재 공정에서는 반도체칩(30A) 및 배선 기판(X')은 개별적으로 가열된다. 반도체칩(30A) 따라서 그 범프 전극(31)은, 상기 범프 전극(31)에 포함되는 땜납 재료를 일단 용융하기 위해, 상기 땜납 재료의 융점 이상의 제 1 온도로 가열된다. 이때, 반도체칩(30A) 전체는 제 1 온도에 대응하는 팽창 상태에 있다. 한편, 배선 기판(X') 따라서 그 전극 패드(21)는, 제 1 온도보다 낮은 제 2 온도로 가열된다. 이때, 배선 기판(X')의 전체는 제 2 온도에 대응하는 팽창 상태에 있다. 따라서, 반도체칩(30A) 및 배선 기판(X')의 승온 과정에서는 반도체칩(30A)에 대하여 배선 기판(X')이 과잉으로 팽창해버리는 것을 방지할 수 있다.

칩 탑재 공정에서, 범프 전극(31)과 전극 패드(21)를 접합할 때에는, 배선 기판(X')이 이와 같이 적당하게 팽창하고 있는 상태에서, 땜납 부착을 행할 수 있다. 따라서, 땜납 부착 후에 상온으로 냉각된 상태에 있어서는, 배선 기판(X')에서의 부당한 휘어짐이나 굴곡은 억제되고, 반도체칩(30A) 및 배선 기판(X') 사이에서의 범프 전극(31) 및 전극 패드(21)로 이루어지는 전기적 접속부에서 발생할 수 있는 응력은 억제된다. 그 결과, 상기 접속부에서의 크랙이나 박리의 발생을 회피하여, 반도체칩(30A)과 배선 기판(X') 사이에서 높은 접속 신뢰성을 얻을 수 있다.

덧붙여, 칩 탑재 공정에서는 반도체칩(30A) 및 빌드업부(20) 사이에는 스페이서(12a)가 개재되어 있으므로, 반도체칩(30A) 및 빌드업부(20)가 과도하게 접근하는 것은 방지된다. 빌드업부(20)로부터의 스페이서(12a)의 높이, 즉 스페이서층(12)의 두께는 반도체칩(30A)의 범프 전극(31)의 사이즈에 따라 결정되고 있다. 그 때문에 땜납 부착의 과정에서, 용융 상태를 거치는 범프 전극(31)에 부당한 부 하가 작용하는 것을 방지하고, 배선 기판(X')에 대하여 반도체칩(30A)은 적절하게 탑재된다.

칩 탑재 기판(X)의 제조에서는, 다음에 도 8(b)에 나타낸 바와 같이, 코어 기판(10)의 관통 구멍(l0c)에 언더 필제(55)를 충전한다. 언더 필제(55)는 반도체칩(30A)과 빌드업부(20) 사이를 채움과 동시에, 반도체칩(30A)을 밀봉한다. 이러한 언더 필제(55)는 범프 전극(31) 및 전극 패드(21)로 이루어지는 전기적 접속부에 발생할 수 있는 응력을 완화하는 기능을 갖는다. 이 응력 완화 기능에 의해, 상기 플립 칩 실장에서의 접속 신뢰성의 확보가 도모된다.

이상과 같이 하여, 배선 기판(X') 및 반도체칩(30A)으로 이루어지는 칩 탑재 기판(X)이 제조된다.

칩 탑재 기판(X)에는 도 10에 나타낸 바와 같이, 반도체칩(30B)이 탑재된다. 반도체칩(30B)은 외부 접속용의 범프 전극(32)을 갖는다. 범프 전극(32)은 그 전체가 땜납 재료로 이루어진다. 또한, 범프 전극(32)은, 예를 들면 구리 등의 코어 볼과, 상기 코어 볼을 덮는 땜납 재료로 이루어진다. 반도체칩(30B)은 반도체칩(30A)의 탑재 방법으로서, 상술했던 것과 같은 방법에 의해, 칩 탑재 기판(X)에 탑재할 수 있다. 탑재 상태에서, 범프 전극(32)과 전극 패드(24a)는 용융 접합 또는 땜납 부착되고 있다.

이와 같이, 칩 탑재 기판(X)에 반도체칩(30B)을 탑재하면, 반도체칩(30B)과 반도체칩(30A)을 전기적으로 접속하는 경우에 양쪽 칩 사이의 배선 저항을 저감할 수 있다. 양쪽 칩 사이의 배선 길이는 빌드업부(20)의 미세 배선 구조를 통하여 짧게 설계하는 것이 가능하기 때문이다. 예를 들면, 반도체칩(30A)이 IC칩이며, 또한 반도체칩(30B)이 캐페시터칩인 경우에는, 양쪽 칩 사이의 배선 저항의 저감에 의해, 양쪽 칩 사이의 신호 노이즈를 충분히 억제하는 것이 가능하다.

칩 탑재 기판(X)에는 도 11에 나타낸 바와 같이, 히트 싱크(56)를 부착하여도 좋다. 히트 싱크(56)는 반도체칩(30A)에서 발생하는 열을 방산하기 위한 것으로, 소정의 접착제(57)를 통하여 코어 기판(10) 및 반도체칩(30A)에 접합되어 있다. 칩 탑재 기판(X)이 이러한 히트 싱크(56)를 구비하는 구성은, 반도체칩(30A)이 IC칩인 경우에, 특히 실익이 높다. IC 칩은 그 구동 시에 있어서 발열량이 많은 경향이 있다.

본 실시형태에서는 코어재(11)에 대한 에칭 처리 전에 빌드업부(20')의 전체가 더미 빌드업부로서 기계 연마에 의해 제거되고 있다. 본 발명에서는 이에 대신하여, 빌드업부(20')의 일부를 코어 기판(10) 상에 남기고, 상기 잔존부에 포함되는 배선 구조를, 형성되는 칩 탑재 기판(X)의 배선 구조의 일부로서 이용하여도 좋다. 이 경우, 도 5(b)를 참조하여 상술한 공정에서, 빌드업부(20')의 전체를 제거하지 않고, 칩 탑재 에어리어(20a)에 상당하는 일부만을 제거한다. 빌드업부(20')의 부분 제거 방법으로서는, 예를 들면 NC절삭이나 레이저 가공을 채용할 수 있다.

[실시예]

본 실시예의 칩 탑재 기판의 제작에서는, 우선 코어 기판을 제작하였다. 코어 기판의 제작에서는, 구체적으로 코어재인 42합금판(평면 사이즈:150㎜×150㎜, 두께:0.5㎜)에 대하여, 스페이서재인 전해 구리 박(箔)편(두께:70㎛)을, 중간층을 구성하는 접착제로서의 에폭시 수지 시트(상품명:ABF, 아지노모토 파인테크노 제품)를 통하여 접합하였다. 42합금은 Fe-42wt％Ni의 조성을 갖는다.

칩 탑재 기판의 제작에서는, 다음에 전기 도금법에 의해, 전해 구리 박편 상에 Ni도금막을 형성하였다. 다음에, Ni도금막을 통하여 전해 구리 박편 상에 레지스트 패턴을 형성하였다. 이 레지스트 패턴은 다음 공정에서 형성되는 전극 패드의 형상에 대응하는 복수의 개구부를 갖는다. 레지스트 패턴의 형성에서는, 우선 감광성을 갖는 드라이 필름 레지스트(상품명:NIT-240, 니찌고(日合) 모톤 제품)를 전해 구리 박편에 대하여 접합시킨다. 다음에, 상기 포토레지스트막에 대한 노광 처리 및 현상 처리를 거쳐, 상기 포토레지스트막에서 개구부를 형성한다.

칩 탑재 기판의 제조에서는, 다음에 레지스트 패턴의 각 개구부에서 전극 패드를 형성한다. 구체적으로는, 전기 도금법에 의해, 각 개구부의 내부에 Au도금막(두께:1㎛), Ni도금막(두께:5㎛), Cu도금막(두께:15㎛)을 순차적으로 형성함으로써, 전극 패드를 형성하였다. 전극 패드를 형성한 후, 박리액으로서 3wt％수산화 나트륨 수용액을 작용시킴으로써, 레지스트 패턴을 전해 구리 박편으로부터 박리하였다. 이하, 코어 기판에서 상기 전극 패드를 형성한 측의 면을 제 1 면으로 하여, 상기 제 1 면과 반대 측의 면을 제 2 면이라고 한다.

다음에, 코어 기판의 양면에 절연층을 형성하였다. 구체적으로는, 우선 에폭시 수지 시트(평면 사이즈:200㎜×200㎜, 두께:50㎛, 상품명:ABF, 아지노모토 파인테크노 제품)를 진공 라미네이터를 사용하여 압착하였다. 압착 온도는 130℃로 하고, 압착 시간은 2분간으로 하였다. 이 후, 170℃에서 30분간 가열함으로써, 에 폭시 수지를 경화시켰다.

다음에, 제 1 면 측의 절연층에서의 상술한 전극 패드에 대응하는 개소에 대하여, 각 전극 패드의 일부가 노출하도록, 탄산가스 레이저에 의해 복수의 비어 홀(지름:60㎛)을 형성하였다.

다음에, 세미 애딕티브법에 의해, 양면의 절연층 상에 구리 배선 패턴을 형성하였다. 이때, 제 1 면 측의 절연층에서의 비어 홀의 표면에도 구리를 퇴적시킴으로써, 상기 비어 홀에서 비어도 형성하였다. 구체적으로는, 우선 각 절연층 표면 및 비어 홀 표면에 디스미어(desmear) 처리를 행한 후, 무전해 도금법에 의해 절연층 및 비어 홀의 표면에 무전해 구리 도금막을 형성하였다. 디스미어 처리에는 과망간산염을 포함하는 수용액을 사용하였다. 다음에, 무전해 구리 도금막 상에 포토레지스트를 성막한 후, 이것을 노광 및 현상함으로써 레지스트 패턴을 형성하였다. 상기 레지스트 패턴은 형성을 목적으로 하는 배선 패턴에 대응하는 패턴 형상을 갖는다. 다음에, 전기 도금법에 의해, 레지스트 패턴에 의해 마스크되어 있지 않은 무전해 도금막 상에, 무전해 구리 도금막을 시드층으로서 이용하여 전기 구리 도금을 퇴적시켰다. 다음에, 레지스트 패턴을 제거한 후, 그것까지 레지스트 패턴으로 피복되어 있었던 무전해 구리 도금막을 에칭 제거하였다. 이러한 세미 애딕티브법에 의해, 양측의 절연층 상에서 배선 패턴을 형성함과 동시에, 제 1 면 측 절연층의 비어 홀에서 비어를 형성하였다.

이 후, 절연층의 적층 형성으로부터 배선 패턴 및 비어의 형성까지, 이상과 같은 일련의 공정을 코어 기판의 양면 측에서 4회 더 반복함으로써, 코어 기판의 양면에서 5층 배선 구조의 빌드업부를 형성하였다.

다음에, 스크린인쇄 및 포토리소그래피에 의해, 제 1 면 측의 빌드업부의 표면에 오버 코트층을 형성하였다. 오버 코트층의 소정 개소에는, 빌드업부에서의 최상위 배선 패턴의 일부가 전극 패드로서 노출하도록 개구부를 설치하였다. 다음에, 무전해 도금법에 의해 전극 패드의 노출면 상에, Ni도금막(두께:5㎛) 및 그 위에 Au도금막(두께:0.1㎛)을 순차적으로 형성하였다.

다음에, 보호막으로서 드라이 필름 레지스트에 의해, 제 1 면 측의 빌드업부를 피복한 후, 제 2 면 측의 빌드업부를 연마하여 제거하였다. 이것에 의해, 코어 기판의 코어재(42합금판)를 노출시켰다. 다음에, 코어재에서 노출된 면 상에 레지스트 패턴을 형성하였다. 이 레지스트 패턴은 코어 기판에 접하여 형성된 상술한 전극 패드에 대응하는 개소, 즉 칩 탑재 에어리어에 대응하는 개소에 개구부를 갖는다.

다음에, 상기 레지스트 패턴을 마스크로 하여, 중간층이 노출될 때까지 코어재에 대하여 에칭 처리를 행하였다. 에칭액으로서는 염화 제2철 수용액을 사용하였다. 다음에, 산소 가스를 사용한 RIE에 의해 코어재를 마스크로 하여, 스페이서재(전해 구리 박편)가 노출될 때까지, 중간층에 대하여 에칭 처리를 행하였다. 다음에, 스페이서재에서 노출된 면 상에 레지스트 패턴을 형성하였다. 이 레지스트 패턴은 스페이서재에서 스페이서가 형성되는 개소를 마스크하기 위한 것이다.

다음에, 상기 레지스트 패턴을 마스크로 하여, 제 1 면 측의 최하층 절연층 및 상기 절연층에 매립 설치되어 있는 전극 패드가 충분히 노출될 때까지, 스페이 서재에 대하여 에칭 처리를 행한다. 에칭액으로서는 염화구리 수용액을 사용하였다. 이것에 의해, 코어 기판에서 칩 수용용의 관통 구멍이 형성되고, 빌드업부의 코어 기판 측에 칩 탑재 에어리어가 노출되었다. 이와 동시에, 칩 탑재 에어리어 상에 스페이서가 형성되었다. 다음에, 스페이서 형성 용의 레지스트 패턴을 박리하였다. 이 후, 상기 기판을 개편, 즉 패키지 사이즈로 분할하였다. 이상과 같이 하여, 칩 탑재 용의 복수의 배선 기판을 형성하였다.

다음에, 별도로 준비한 반도체칩을 배선 기판에 대하여 플립 칩 실장하였다. 상기 반도체칩은 외부 접속용의 범프 전극을 갖는다. 이 범프 전극은 배선 기판의 전극 패드에 대응하여 설치되어 있으며, 땜납(조성:Sn-3wt％ Ag-0.5wt％ Cu, 융점:220℃)으로 이루어진다.

칩 탑재 공정에서는, 우선 반도체칩을 제 1 히트 플레이트에 고정한 후, 흡착 콜릿에 의해 제 1 히트 플레이트를 흡착하고, 또한 상기 반도체칩의 범프 전극에, 산화 방지제로서 에틸렌글리콜을 도포하였다. 한편, 배선 기판은 제 2 히트 플레이트에 고정해 두었다. 제 1 및 제 2 히트 플레이트는 온도 조절 가능한 발열 기능을 갖는다. 다음에, 제 1 히트 플레이트에 의해 반도체칩을 255℃로 가열하고, 또한 제 2 히트 플레이트에 의해 배선 기판을 150℃로 가열하였다. 다음에, 흡착 콜릿을 조작함으로써, 반도체칩의 범프 전극과 배선 기판의 전극 패드가 맞닿아 있는 상태에서, 배선 기판에 대하여 반도체칩을 압압하였다. 압압 상태에서, 제 1 및 제 2 히트 플레이트에 의한 가열을 정지하고, 반도체칩 및 배선 기판의 온도를 저하시켜, 충분히 냉각하였다. 이것에 의해, 반도체칩의 범프 전극과 배선 기판의 전극 패드가 땜납 부착되었다.

다음에, 코어 기판의 관통 구멍에 언더 필제를 충전하고, 반도체칩을 밀봉하였다. 이때, 언더 필제는 반도체칩과 빌드업부 사이에도 충전되었다. 이상과 같이 하여, 본 실시예의 칩 탑재 기판을 제작하였다.

Claims (5)

1. 땜납 재료를 포함하는 땜납 범프 전극을 갖는 전자 부품을, 상기 땜납 재료의 융점(融點)보다 높은 제 1 온도로 가열하고, 또한 상기 땜납 범프 전극에 대응하는 전극부 및 스페이서를 갖는 배선 기판을, 상기 제 1 온도보다 낮은 제 2 온도로 가열하기 위한 승온(昇溫) 공정과,

   상기 땜납 범프 전극과 상기 전극부를 맞닿게 하면서 상기 배선 기판에 대하여 상기 전자 부품을 압압(押壓)함으로써, 상기 스페이서에 의해 상기 전자 부품이 상기 배선 기판에 과도하게 접근하는 것을 방지하면서 상기 땜납 범프 전극과 상기 전극부를 접합하기 위한 접합 공정을 포함하는 전자 부품 탑재 기판의 제조 방법.
2. 제 1 항에 있어서,

   상기 제 2 온도는 상기 땜납 재료의 융점보다 낮은 전자 부품 탑재 기판의 제조 방법.
3. 제 1 항에 있어서,

   상기 승온 공정 전에, 상기 땜납 범프 전극에 대하여 에틸렌글리콜, 트리에틸렌글리콜, 또는 테트라에틸렌글리콜을 부착시키는 공정을 더 포함하는 전자 부품 탑재 기판의 제조 방법.
4. 제 1 항에 있어서,

   상기 배선 기판은 코어 기판 및 빌드업부로 이루어지는 적층 구조를 갖고,

   상기 코어 기판은 전자 부품 수용용의 관통 구멍을 갖고,

   상기 빌드업부는 배선 패턴 및 절연층으로 이루어지는 적층 구조를 가지며, 또한 상기 관통 구멍으로 노출되어 있는 상기 전극부를 갖는 전자 부품 탑재 기판의 제조 방법.
5. 코어층 및 스페이서층을 포함하는 적층 구조를 갖는 코어 기판에서의 상기 스페이서층 상에, 배선 패턴 및 절연층으로 이루어지는 적층 구조를 가지며, 또한 상기 스페이서층에 접하는 전극부를 갖는 빌드업부를 형성함으로써, 배선 기판을 제작하기 위한 공정과,

   상기 코어층에 대하여 상기 빌드업부와 반대 측으로부터 에칭 처리를 실시함으로써, 상기 코어층에서의 상기 전극부에 대응하는 개소(箇所)를 제거하기 위한 공정과,

   상기 스페이서층에 대하여 상기 빌드업부와 반대 측으로부터 에칭 처리를 실시함로써, 상기 전극부를 노출시키고, 또한 상기 빌드업부에서의 전자 부품 탑재면 상에 스페이서를 잔존 형성하기 위한 공정과,

   범프 전극을 갖는 전자 부품을, 상기 전자 부품과 상기 빌드업부 사이에 상기 스페이서를 개재시키면서 상기 범프 전극과 상기 전극부를 접합함으로써, 상기 배선 기판에 탑재하기 위한 공정을 포함하는 전자 부품 탑재 기판의 제조 방법.

Images