JP2014521221A - デスキューが施されたマルチダイパッケージ - Google Patents

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ハーバ，ベルガセム
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テッセラ，インコーポレイテッド
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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Abstract

超小型電子パッケージ１０は、その面３２に配置され、少なくとも１つの外部構成要素、例えば、回路パネル７０に接続するように構成される複数の端子３６を有することができる。第１の超小型電子素子１２及び第２の超小型電子素子１４を、その中にあるパッケージング構造３０を用いて固定することができる。第１の電気的接続５１Ａ、４０Ａ、７４Ａがパッケージ１０のそれぞれの端子３６Ａから第１の超小型電子素子１２上の対応するコンタクト２０Ａまで延在することができ、第２の電気的接続５３Ａ、４０Ｂ、５２Ａがそれぞれの端子３６Ａから第２の超小型電子素子１４上の対応するコンタクト２６Ａまで延在することができ、第１の接続及び第２の接続は、第１の接続及び第２の接続によって搬送されるそれぞれの信号がそれぞれの端子３６Ａと、それに結合される対応する各コンタクト２０Ａ、２６Ａとの間で同じ持続時間の伝搬遅延を受けるように構成される。
【選択図】図１Ｂ

Description

（関連出願の相互参照）
本出願は２０１１年７月１２日に出願の米国仮特許出願第６１／５０６，８８９号の出願日の利益を主張し、かつ２０１１年１１月２９日に出願の米国特許出願第１３／３０６，０６８号からの優先権を主張し、それらの開示は参照することにより本明細書の一部をなすものとする。
本発明は、超小型電子パッケージ又はアセンブリ及びこうしたアセンブリを作製する方法と、こうしたアセンブリにおいて有用なコンポーネントとに関する。
半導体チップは、一般に、個々のパッケージングされたユニットとして提供される。標準的なチップは、平坦な矩形本体を有し、その広い前面にチップの内部回路に接続されたコンタクトがある。通常、各個々のチップは、パッケージに実装され、次にパッケージは、プリント回路基板等の回路パネルに実装され、チップのコンタクトを回路パネルの導体に接続する。多くの従来の設計では、チップパッケージは、チップ自体の面積より大幅に広い回路パネルの面積を占有する。本開示において前面を有するフラットチップに関して使用するとき、「チップの面積」は、前面の面積を指すものと理解すべきである。「フリップチップ」設計では、チップの前面は、パッケージ基板すなわちチップキャリアの面に対面し、チップ上のコンタクトは、はんだボール又は他の接続素子によってチップキャリアのコンタクトに直接結合される。そして、チップキャリアを、チップの前面の上に重なる端子を介して回路パネルに結合することができる。「フリップチップ」設計は、比較的小型の構成をもたらし、各チップは、例えば、その開示を参照することにより本明細書の一部をなすものとする本願と同一の譲受人に譲渡された米国特許第５，１４８，２６５号、同第５，１４８，２６６号、及び同第５，６７９，９７７号の或る特定の実施形態に開示されているように、チップの前面の面積に等しいか又はそれよりわずかに広い回路パネルの面積を占有する。
或る特定の革新的な実装技法では、従来のフリップチップ結合に近いか又はそれに等しい小型化がもたらされる。チップ自体の面積に等しいか又はそれよりわずかに広い回路パネルの面積に単一チップを収容することができるパッケージを、一般に「チップサイズパッケージ」と呼ぶ。
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップの、より小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと、高解像度ディスプレイ及び関連する画像処理チップとともに一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちのいくつかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続は、短くあるべきであり、信号伝播遅延を最小限にするように低インピーダンスであるべきである。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えばインターネット検索エンジンで使用されるもの等のデータサーバにおける用途等の、他の用途でも発生する。例えば、複雑なチップ間に多数の短い低インピーダンス相互接続を提供する構造により、検索エンジンの帯域幅を増大させ、その電力消費量を低減することができる。
メモリ記憶アレイを含むチップ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ）及びフラッシュメモリチップをパッケージするのに、複数のチップを含むパッケージ及びアセンブリが一般的である。各パッケージは、端子、すなわち、パッケージの外部接続点と、その中のチップとの間で信号を搬送し、電源及び接地を接続するために数多くの電気的接続を有する。それらの電気的接続は、チップのコンタクト支持面に対して水平方向に延在する水平導体、例えば、トレース、ビームリード等、及びチップの表面に対して垂直方向に延在するビア等の垂直導体、並びにチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等の、異なる種類の導体を含むことができる。
マルチチップパッケージ内で、そのパッケージの複数のチップに信号を送信することは、特に、メモリチップに対するクロック信号、アドレス信号、及びストローブ信号等の、パッケージ内の２つ以上のチップに共通の信号の場合、課題をもたらす。そのようなマルチチップパッケージ内では、パッケージの端子とチップとの間の接続経路の長さが異なる可能性がある。経路長が異なると、信号が端子と各チップとの間を進行するのにかかる時間が長くなるか又は短くなる可能性がある。
２点間の信号の進行時間は「伝搬遅延」と呼ばれ、導体長、導体の構造、すなわち、幅、及びその導体に近接している他の誘電体又は導体構造の関数である。
特定の信号が異なる場所に到着する時間差は「スキュー」と呼ばれる。２つの異なる信号が特定の場所に到着する時間差も「スキュー」と呼ぶことができる。２つ以上の場所において特定の信号の到着時間に生じるスキューは、伝搬遅延と、その特定の信号がそれらの場所に向かって進行し始める時刻との両方の結果である。スキューは回路性能に影響を与える場合も、与えない場合もある。同期している信号群内の全ての信号に一斉にスキューが生じているとき、その場合、動作のために必要とされる全ての信号が、必要なときに一緒に到着するので、スキューは多くの場合に性能にほとんど影響を及ぼさない。しかしながら、動作のために必要とされる同期している信号群のうちの異なる信号が異なる時刻に到着するとき、これは当てはまらない。この場合、必要とされる全ての信号が到着しない限り、動作を実行することができないので、スキューは性能に影響を与える。
図１は、信号スキュー、及び信号スキューが性能に及ぼす潜在的影響の一例を示す。図１は、パッケージ又はモジュール内の複数のメモリチップ、例えば、ＤＲＡＭチップのそれぞれによって動作のために必要とされる信号Ａｄｄｒ０、Ａｄｄｒ１、及びＡｄｄｒ２における遷移を示すグラフである。図１に示されるように、異なる伝搬遅延に起因して、Ａｄｄｒ信号は異なる時刻にＤＲＡＭチップに到着する。したがって、Ａｄｄｒ０は、Ａｄｄｒ１が信号レベル間で遷移する前に、ロー信号レベルとハイ信号レベルの間（又はハイ信号レベルとロー信号レベルとの間）で遷移する。同様に、Ａｄｄｒ１は、Ａｄｄｒ２が信号レベル間で遷移する前に、信号レベル間で遷移する。
パッケージからの同期した信号が異なる時刻にチップのコンタクトに到着することに伴う問題は、これが、チップが信号を送信又は受信することができる速度又は周波数を制限することである。適切に機能するには、或る動作を実行することができる前に、その動作に必要とされる全ての同期した信号が到着している必要がある。同期した信号が異なる時刻に到着する結果として、クロックによって信号をチップに取り込むのに用いられる周波数を下げなければならない場合がある。図１は、関与する信号の異なる到着時刻に基づく２つの間隔を更に示す。第１の間隔は、最も遅く到着する信号と図１においてＣＫを付されるサンプリングクロック遷移との間の間隔に基づくセットアップ時間１０２である。第２の間隔は、サンプリングクロック遷移ＣＫと、その動作の次に続くクロックサイクルにおける最も早く到着する信号との間の間隔に基づくホールド時間１０４である。信号がパッケージ内のチップにラッチされる時刻は「ＣＫ」によって示される。所与のクロック周波数によって最も高い性能を得るために、セットアップ時間及びホールド時間を最大化することが望ましい。
上記の背景を踏まえて、スキューに対処するように、マルチチップパッケージ及びアセンブリに対して更なる改善を行うことができる。
本発明の一態様による超小型電子パッケージは、複数の端子が１つの面に配置されるパッケージング構造を備え、前記端子は該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される。前記パッケージング構造を用いて、第１の超小型電子素子及び第２の超小型電子素子を固定することができる。該パッケージは、該パッケージの前記端子を前記第１の超小型電子素子及び前記第２の超小型電子素子と電気的に結合する接続を備える。前記接続はそれぞれの信号を搬送する接続群を含むことができ、各接続群は２つ以上の接続、例えば、前記パッケージのそれぞれの端子から前記第１の超小型電子素子上の対応するコンタクトまで延在する第１の接続と、前記それぞれの端子から前記第２の超小型電子素子上の対応するコンタクトまで延在する第２の接続とを含む。前記第１の接続及び前記第２の接続は、各接続群内の前記第１の接続及び前記第２の接続によって搬送されるそれぞれの信号が、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受けるように構成することができる。
本発明の特定の態様によれば、それぞれの接続群内の前記接続の全電気長間の差は、そのような接続群によって結合される前記端子と前記それぞれのコンタクトとの間の直線に沿った距離が１０％より大きく異なる場合であっても、１０パーセント以下とすることができる。
本発明の一態様によれば、該整合した遅延は、基板の他の導電性構造に対する前記電気的接続内の導体の間隔の差から少なくとも部分的に生じることができる。
本発明の一態様によれば、超小型電子パッケージが、回路コンタクトを有する回路パネルを更に備えることができ、前記パッケージの前記端子は前記回路コンタクトに電気的に接続される。
本発明の特定の態様によれば、前記信号のうちの少なくとも１つはクロック信号又はコマンド信号とすることができる。
本発明の特定の態様によれば、前記信号は複数のアドレス信号と、該アドレス信号をサンプリングするのに用いられるサンプリング信号とを含むことができる。
本発明の特定の態様によれば、前記信号はコマンドストローブ信号を更に含むことができる。
本発明の特定の態様によれば、各接続群内の前記第１の接続及び前記第２の接続上の前記それぞれの信号の前記伝搬遅延の同じ持続時間は、前記信号のサイクル時間の１０パーセントの許容範囲内にあることができる。
本発明の特定の態様によれば、前記パッケージング構造を用いて第３の超小型電子素子を固定することができ、前記接続群のうちの少なくとも１つは、前記それぞれの信号を前記第３の超小型電子素子に搬送するように、前記それぞれの端子を前記第３の超小型電子素子の対応するコンタクトに電気的に結合する第３の接続を含み、前記第１の接続、前記第２の接続、及び前記第３の接続によって搬送される前記信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受ける。特定の例では、前記パッケージング構造を用いて第４の超小型電子素子を固定することもでき、前記接続群のうちの少なくとも１つは、前記それぞれの信号を前記第４の超小型電子素子に搬送するように、前記それぞれの端子を前記第４の超小型電子素子の対応するコンタクトに電気的に結合する第４の接続を含み、前記第１の接続、前記第２の接続、前記第３の接続、及び前記第４の接続によって搬送される前記信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受ける。
本発明の特定の態様によれば、前記パッケージング構造は前記面を画定する縁部を有することができ、前記面はその中央部分を占有する中央領域と、前記中央部分と前記縁部のうちの少なくとも１つとの間の前記面の部分を占有する第２の領域とを有することができる。前記端子は、前記中央領域において露出する第１の端子と、前記第２の領域において露出する第２の端子とを含むことができ、前記接続群は前記第１の端子を前記対応するコンタクトと結合する。そのような場合、特定の例では、該超小型電子パッケージは前記第２の端子を前記超小型電子素子のコンタクトと電気的に結合する更なる接続を含むことができる。
本発明の特定の態様によれば、前記パッケージング構造は、対向する第１の表面及び第２の表面を有する基板を含むことができ、前記第１の表面は前記超小型電子素子から離れて面し、前記第２の表面は前記超小型電子素子に向かって面し、前記第１の表面と前記第２の表面との間に少なくとも第１の開口部及び第２の開口部が延在する。特定の例では、前記開口部は、互いに対して平行な軸に沿って延在する長さを有する長寸法を有することができる。前記中央領域は前記第１の開口部及び前記第２の開口部によって少なくとも部分的に画定することができ、前記接続は前記第１の開口部又は前記第２の開口部のうちの少なくとも１つと位置合わせされる部分を有するリードを含むことができる。本発明の特定の態様によれば、前記開口部のうちの少なくとも１つと位置合わせされる部分を有する前記リードはワイヤボンドを含むことができる。その特定の例では、該超小型電子パッケージは、前記パッケージング構造を用いてそれぞれ固定される第３の超小型電子素子及び第４の超小型電子素子を更に備えることができ、前記接続群のうちの少なくとも１つは、前記第３の超小型電子素子及び前記第４の超小型電子素子に前記それぞれの信号を搬送するように、前記それぞれの端子を前記第３の超小型電子素子及び前記第４の超小型電子素子の対応するコンタクトに電気的に結合する第３の接続及び第４の接続を含み、前記第１の接続、前記第２の接続、前記第３の接続、及び前記第４の接続によって搬送される前記信号は、前記それぞれの端子と、前記端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受ける。本発明の特定の態様によれば、前記平行な軸は第１の平行な軸とすることができ、基板は、前記第１の表面と前記第２の表面との間に延在する第３の開口部及び第４の開口部を更に含むことができる。前記第３の開口部及び前記第４の開口部は、互いに平行な第２の軸に沿って延在する長さを有する長寸法を有することができ、前記第２の平行な軸は前記第１の平行な軸を横切り、前記中央領域は前記第３の開口部及び前記第４の開口部によって少なくとも部分的に画定され、前記接続は前記第３の開口部又は前記第４の開口部のうちの少なくとも１つと位置合わせされる部分を有するリードを含む。
本発明の特定の態様によれば、前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子、及び前記第４の超小型電子素子はそれぞれ主にメモリ記憶機能を提供するように構成される。
特定の例によれば、前記パッケージング構造を用いて第３の超小型電子素子及び第４の超小型電子素子を固定することができ、前記接続群のうちの少なくとも１つは、前記第３の超小型電子素子及び前記第４の超小型電子素子に前記それぞれの信号を搬送するように、前記それぞれの端子を前記第３の超小型電子素子、及び前記第４の超小型電子素子の対応するコンタクトに電気的に結合する第３の接続及び第４の接続を含む。前記第１の接続、前記第２の接続、前記第３の接続及び前記第４の接続は、該第１の接続、該第２の接続、該第３の接続、及び該第４の接続によって搬送される前記信号が、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受けるように構成することができる。特定の例では、前記面の前記中央領域は第１の平行な軸と、前記第１の平行な軸を横切る第２の平行な軸とによって画定することができる。各第１の軸は前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの一方の超小型電子素子の面積をそれぞれ二等分することができ、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれの超小型電子素子の対向する第１の縁部及び第２の縁部に対して平行な方向に延在することができる。各第２の軸は前記第３の超小型電子素子及び前記第４の超小型電子素子のうちの一方の超小型電子素子の面積を二等分することができ、前記第３の超小型電子素子及び前記第４の超小型電子素子のそれぞれの超小型電子素子の対向する第１の縁部及び第２の縁部に対して平行な方向に延在することができる。
本発明の特定の態様によれば、前記パッケージング構造は、前記超小型電子素子に面する表面においてコンタクトを有する基板を含むことができ、前記超小型電子素子の前記コンタクトは基板コンタクトに面し、該基板コンタクトに接合される。特定の例によれば、前記第１の平行な軸はそれぞれ前記第３の超小型電子素子又は前記第４の超小型電子素子のうちの厳密に一方を横切ることができ、前記第２の平行な軸はそれぞれ前記第１の超小型電子素子又は前記第２の超小型電子素子のうちの厳密に一方を横切ることができる。
本発明の特定の態様によれば、該超小型電子パッケージは、前記端子に隣接し且つ電気的に接続されるパネルコンタクトを有する回路パネルを更に備えることができ、各接続群によって前記超小型電子素子に搬送される信号が前記パッケージング構造及び前記回路パネルを通って同じ持続時間の遅延を受けるように、前記回路パネルは、その上に遅延整合を与える導電性素子を有する。
本発明の特定の態様によれば、前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記パッケージング構造の前記面に対して平行な方向において互いに離間して配置することができる。
本発明の特定の態様によれば、前記パッケージング構造は、少なくとも１つの開口部が中を貫通して延在する基板を含むことができ、前記第２の超小型電子素子は、該第２の超小型電子素子のコンタクトが前記第１の超小型電子素子の縁部を越えて配置されるように、前記第１の超小型電子素子の上に部分的に重なることができ、前記第２の超小型電子素子の前記対応するコンタクトへの前記接続は、前記少なくとも１つの開口部と位置合わせされる部分を有するリードを含む。
本発明の特定の態様によれば、前記リードは前記少なくとも１つの開口部を通って延在するワイヤボンドを含むことができる。
本発明の特定の態様によれば、前記少なくとも１つの開口部は、第１のボンド窓及び第２のボンド窓を含むことができ、前記接続は、前記第１のボンド窓と位置合わせされる部分を有する前記第１の超小型電子素子に結合される第１のリードと、前記第２のボンド窓と位置合わせされる部分を有する前記第２の超小型電子素子に結合される第２のリードとを含むことができる。
本発明の特定の態様によれば、前記第１のリード及び前記第２のリードが結合される前記端子のうちの少なくとも幾つかは、前記第１のボンド窓と前記第２のボンド窓との間に配置することができる。
本発明の特定の態様によれば、前記第１の超小型電子素子は、その前面において、かつ該前面と対向する背面においてコンタクトを有することができる。前記背面は前記パッケージング構造に実装することができ、前記リードは前記コンタクトと前記パッケージング構造との間に接続されるワイヤボンドを含むことができる。
本発明の特定の態様によれば、前記第１の超小型電子素子又は前記第２の超小型電子素子の少なくとも一方はメモリ記憶アレイを含むことができ、前記第１の超小型電子素子又は前記第２の超小型電子素子の少なくとも一方はマイクロコントローラを含むことができる。
本発明の特定の態様によれば、前記パッケージング構造は、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記コンタクト支持面上に形成される誘電体層と、該誘電体層に対して平行な方向に延在するトレースと、前記誘電体層の厚みを少なくとも部分的に通って延在し、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記コンタクトと電気的に結合される金属化ビアとを含むことができ、前記端子は前記トレース及び前記ビアによって前記コンタクトに電気的に接続される。
本発明の一態様による超小型電子パッケージを形成する方法は、第１の超小型電子素子及び第２の超小型電子素子を、複数の端子が１つの面に配置されるパッケージング構造と結合する電気的接続を形成するステップを含むことができ、前記端子は前記超小型電子パッケージを前記パッケージの外部にある少なくとも１つの構成要素に接続するように構成される。前記接続は、それぞれの信号を搬送する接続群を含むことができ、各接続群は２つ以上の接続、例えば、前記パッケージのそれぞれの端子から前記第１の超小型電子素子上の対応するコンタクトまで延在する第１の接続と、前記それぞれの端子から前記第２の超小型電子素子上の対応するコンタクトまで延在する第２の接続とを含むことができる。前記第１の接続及び前記第２の接続は、各接続群内の前記第１の接続及び前記第２の接続によって搬送されるそれぞれの信号が、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受けるように構成することができる。
本発明の特定の態様によれば、前記パッケージング構造は前記面を画定する縁部を有することができ、前記面はその中央部分を占有する中央領域と、前記中央部分と前記縁部のうちの少なくとも１つとの間の前記面の部分を占有する第２の領域とを有することができる。前記端子は、前記中央領域において露出する第１の端子と、前記第２の領域において露出する第２の端子とを含むことができる。前記接続群は前記第１の端子を前記対応するコンタクトと結合することができ、前記超小型電子パッケージは前記第２の端子を前記超小型電子素子のコンタクトと電気的に結合する更なる接続を含むことができる。
本発明の特定の態様によれば、前記パッケージング構造は、少なくとも１つの開口部が中を貫通して延在する基板を含むことができ、前記第２の超小型電子素子は、前記第１の超小型電子素子の上に部分的に重なることができる。このようにして、前記第２の超小型電子素子のコンタクトを、前記第１の超小型電子素子の縁部を越えて配置することができる。前記第２の超小型電子素子の前記対応するコンタクトへの前記接続は、前記少なくとも１つの開口部と位置合わせされる部分を有するリードを含むことができる。
従来技術による、信号の到着におけるスキューを示すタイミング図である。 本発明の一実施形態による、超小型電子パッケージを示す断面図である。 本発明の一実施形態による、パッケージの端子支持面又は底面を見た平面図である。 本発明の一実施形態による、回路パネルを組み付けられた超小型電子パッケージを示す断面図である。 図１Ａ〜図１Ｃに示される本発明の実施形態の変形形態による、超小型電子パッケージを示す断面図である。 図１Ａ〜図１Ｃに示される実施形態の特定の実施態様による、ビームリード電気的接続を示す断片的な部分図である。 本発明の一実施形態による、中央領域及び周辺領域の配置と、その中の信号の端子割当てとを示す平面図である。 本発明の一実施形態による、それぞれの端子と第１の超小型電子素子及び第２の超小型電子素子のそれぞれのコンタクトとの間の電気的接続を示す平面図である。 本発明の一実施形態による、超小型電子パッケージの動作を示すタイミング図である。 図５Ａは、図１Ａ〜図１Ｃに示される実施形態の変形形態による、超小型電子パッケージの平面図である。図５Ｂは、図５Ａに対応する断面図である。図５Ｃは、図１Ａ〜図１Ｃに示される実施形態の変形形態による、超小型電子パッケージの断面図である。 図６Ａは、図１Ａ〜図１Ｃに示される実施形態の変形形態による、超小型電子パッケージの平面図である。図６Ｂは、図６Ａに対応する断面図である。図６Ｃは、図６Ａ及び図６Ｂに示される実施形態の変形形態による、超小型電子パッケージの断面図である。 図７Ａは、図１Ａ〜図１Ｃに示される実施形態の変形形態による、超小型電子パッケージの平面図である。図７Ｂは、図７Ａに対応する断面図である。 図７Ａ及び図７Ｂに示される実施形態の変形形態による、超小型電子パッケージの断面図である。 図１Ａ〜図１Ｃに示される実施形態の変形形態による、超小型電子パッケージの底面を見た平面図である。 図９Ａの線９Ｂ−９Ｂを通して見た断面図である。 図９Ａの線９Ｃ−９Ｃを通して見た断面図である。 図９Ａの線９Ｄ−９Ｄを通して見た断面図である。 図９Ａの線９Ｅ−９Ｅを通して見た断面図である。 図９Ａ〜図９Ｅに示されるような本発明の一実施形態内の端子配置を更に示す平面図である。 図９Ａ〜図９Ｅ及び図１０に示される一実施形態の変形形態における超小型電子素子の相対的な位置を示す平面図である。 図９Ａ〜図９Ｅ及び図１０の一実施形態の変形形態における超小型電子素子の相対的な位置を示す平面図である。 図１２の一実施形態の変形形態における超小型電子素子の相対的な位置を示す平面図である。 図１３の一実施形態の変形形態における超小型電子素子の相対的な位置を示す平面図である。 図１１の一実施形態の変形形態における超小型電子素子の相対的な位置を示す平面図である。 本発明の一実施形態によるシステムを示す概略的な断面図である。
（詳細な説明）
本明細書における本発明の実施形態は、その中に２つ以上の半導体チップ、すなわち、超小型電子素子を有するパッケージを提供する。多チップパッケージは、その中にあるチップを、数ある中でも、ボールグリッドアレイ、ランドグリッドアレイ又はピングリッドアレイ等の端子のアレイを通してそのパッケージが電気的に、かつ機械的に接続される場合がある回路パネル、例えば、プリント配線基板に接続するのに必要とされる面積及び空間の量を削減することができる。そのような接続空間は、小型又はポータブルコンピューティングデバイス、例えば、通常パーソナルコンピュータの機能と広範な世界への無線接続性とを併せ持つ「スマートフォン」又はタブレット等のハンドヘルドデバイスでは特に制限される。マルチチップパッケージは、高度な高性能ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップ、例えば、ＤＤＲ３タイプＤＲＡＭチップ及びその後続製品等の、大量の相対的に安価なメモリをシステムが利用できるようにするのに特に役に立つ可能性がある。
マルチチップパッケージを接続するのに必要とされる回路パネルの面積の量は、パッケージ内の２つ以上のチップに至る途中に、少なくとも幾つかの信号が中を通って進行する共通端子をパッケージ上に設けることによって削減することができる。しかしながら、高性能動作をサポートしながら、それを果たすには課題がある。パッケージ内の雑音及び伝搬遅延等の望ましくない影響を回避するには、パッケージの外部にある端子とパッケージ内にあるチップとを電気的に接続するトレース、ビア、及び他のコネクタは、過剰なインダクタンス及びスタブ長を避けるために長すぎても、狭すぎてもだめであり、過剰なキャパシタンスも有してはならない。高度なチップの場合、放熱も課題であり、このため各チップの大きな平面のうちの少なくとも１つが放熱体に結合されるか、又は設置されたシステム内の流れ若しくは空気に晒されるか、又は流れ若しくは空気と熱伝達するようになされることが望ましい。以下に記述されるパッケージは、これらの目標を推進するのを助けることができる。
本明細書における本発明の実施形態は、少なくとも２つの超小型電子素子を有する超小型電子パッケージ内で搬送される信号をデスキューする方法を提供し、そのパッケージ内の複数の超小型電子素子はそれぞれ、そのパッケージの１組の共通端子を通して同じ信号のうちの幾つかを送信又は受信する。したがって、パッケージ内の複数のチップの対応するコンタクトは、パッケージの外部の構成要素（例えば、プリント回路基板等の回路パネル、外部の超小型電子素子、又は他の構成要素）と接続するように構成される、パッケージの単一の共通端子と、電気的に接続することができる。
本明細書における構造及びプロセスは、以下のこと、すなわち、チップのうちの少なくとも２つのチップ間のパッケージの領域内に、時変信号を搬送するのに用いられるパッケージの少なくとも幾つかの共通端子を配置すること、及び各共通端子とその端子に接続される各チップの対応するコンタクトとの間の信号伝搬遅延が同じである、すなわち、限られた許容範囲内にあるように、パッケージのトレース又は他の導体を設計すること、のうちの１つ又は複数を通して、共通のパッケージ端子から２つ以上のチップ上のコンタクトへの信号のデスキューされたタイミングを達成するのを助ける。
図１Ａ及び図１Ｂは、本発明の一実施形態に従って信号のデスキューを達成することができる、特定のタイプの超小型電子アセンブリ又はパッケージ１０を示す。その図において見られるように、パッケージ１０は、前面１６を有する第１の超小型電子素子１２と、その前面にある複数の導電性コンタクト２０とを含む。例えば、図１Ａ及び図１Ｂに示されるように、コンタクト２０は、前面のエリアの中央部分を占有する、前面１６の中央領域１３内に配置される１つ又は複数の列内に配置することができる。第１の超小型電子素子１２の前面１６は、周縁部２７に隣接する第１の外側領域と、別の周縁部２９に隣接する第２の外側領域と、第１の外側領域と第２の外側領域との間に配置される中央領域１３とを有すると見なすことができる。
本明細書において用いられるときに、超小型電子素子の表面又は面、例えば、超小型電子素子の前面の中央領域は、その面の第１の周辺領域と第２の周辺領域との間に配置される面の部分を意味し、周辺領域は超小型電子素子のそれぞれの対向する第１の周縁部及び第２の周縁部（例えば、第１の超小型電子素子の対向する周縁部２７、２９）に隣接して配置され、第１の周辺領域及び第２の周辺領域及び中央領域はそれぞれ、等しい幅を有し、中央領域は、そのような超小型電子素子の対向する第１の周縁部と第２の周縁部との最短距離の中央の３分の１にわたる面積を占有するようになっている。
一例では、第１の超小型電子素子及び第２の超小型電子素子は、それぞれが主にメモリ記憶アレイ機能を提供するように構成される、ベアチップ又は超小型電子ユニットとすることができる。したがって、一例では、各超小型電子素子は、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）記憶アレイを組み込むことができるか、又は主にＤＲＡＭ記憶アレイとして機能するように構成される。そのような「メモリ」超小型電子素子又は「メモリチップ」は、超小型電子素子の任意の他の機能よりも多くの数の、メモリ記憶アレイ機能を提供するように構成される能動回路素子、例えば、能動半導体デバイスを有することができる。
パッケージは、端子３６、例えば、導電性パッド３６、ランド、又は導電性ポストを上に備えるパッケージング構造、例えば、オプションの基板３０を含む。場合によっては、基板は、半導体材料（例えば、シリコン）、又は、セラミック材料若しくは二酸化シリコン（例えば、ガラス）等の誘電体材料、のような低い熱膨張係数（「ＣＴＥ」）、すなわち１０パーツパーミリオン／摂氏温度（これ以降、「ｐｐｍ／℃」）未満のＣＴＥを有する材料から基本的になることができる。代替的には、基板は、ポリイミド、エポキシ、熱可塑性樹脂、熱硬化性プラスチック、又は他の適切な高分子材料等の高分子材料から基本的になることができるか、又は数ある中でもＦＲ−４等の、ＢＴ樹脂（ビスマレイミド・トリアジン）又はエポキシガラスのガラス強化構造等の複合高分子無機材料を含むか若しくはそれらから基本的になるシート状の誘電体要素を含むことができる。コンタクト２０と端子３６との間の電気的接続はオプションのリード、例えば、ワイヤボンド７２、７４、又は他の可能な構造を含むことができ、リードの少なくとも一部が基板の表面３２と３４との間に延在する開口部３３と位置合わせされる。例えば、図１Ｅにおいて見られるように、その接続は、超小型電子素子１２に面する基板の表面３４に沿って延在するビームリード７３を含むことができ、そのようなリードは基板の縁部を越えて延在するか、又は基板内の開口部３３の縁部を越えて延在し、コンタクト２０に接合される。代替的には、コンタクト２０に接合されるビームリード７５は、代わりに、超小型電子素子１２から離れて面する基板の表面３２に沿って延在することができる。
端子３６は、超小型電子パッケージ１０を、回路パネル、例えば、数ある中でも、プリント配線基板、フレキブル回路パネル、ソケット、他の超小型電子アセンブリ若しくはパッケージ、インターポーザ又は受動構成要素アセンブリ等の、外部構成要素の対応する導電性素子と接続する端点として機能する。特定の例では、パッケージ１０の端子は、接合素子３８、例えば、はんだボール等の塊状導電体、又は端子に付着する導電性ペースト、導電性マトリックス材料、若しくは導電性接着剤等の導電性材料塊を含むことができる。
図１Ａにおいて更に見られるように、パッケージ１０は、複数のコンタクト２６を上に備える前面２２を有する第２の超小型電子素子１４を更に含むことができる。図１Ａの特定の例では、第２の超小型電子素子１４のコンタクト２６は、第１の超小型電子素子の周縁部２９を越えて配置される。これにより、コンタクト２６と端子３６との間の電気的接続は、第２の超小型電子素子１４のコンタクト２６からパッケージング構造の開口部３９又は間隙内に少なくとも部分的に延在するリード、例えば、ワイヤボンド５２、５４を含むことができるようになる。特定の実施形態では、コンタクト２６に接合されるリードは、図１Ｅに関して図示され、上記で説明されたように配置することができる。一例では、第２の超小型電子素子１４のコンタクト２６は、上記で定義されたような、その前面２２の中央領域１４Ａ内に配置することができ、前面２２の第１の周辺領域１４Ｂ及び第２の周辺領域１４Ｃは図１Ａに示されるとおりである。
図１Ａに示されるような特定の実施形態では、パッケージング構造は、開口部又は間隙３３、３９を画定することができ、その開口部内で、又はその開口部を通して、ワイヤボンド７２、７４等のリード又は他のタイプの電気的接続を位置合わせすることができる。例えば、図１Ａ及び図１Ｂにおいて見られるように、開口部３３、３９は基板３０の対向する第１の表面３２と第２の表面３４との間に延在することができる。図１Ａ及び図１Ｂの例では、リード７２、７４は、開口部３３、３９と位置合わせされる部分を有することができる。一実施形態では、図１Ａにおいて見られるように、リードは第１の超小型電子素子１２のコンタクト２０から、又は第２の超小型電子素子１４のコンタクト２６から、基板の表面３２にある導電性素子４０まで延在するワイヤボンド又はビームリードを含むことができるか、又はそのようなワイヤボンド又はビームリードとすることができる。その導電性素子は、端子３６と更に接続することができる。
特定の実施形態では、リードは、第１の超小型電子素子若しくは第２の超小型電子素子、又は両方の超小型電子素子の表面１６、２２に面する基板の表面３４に沿って延在し、さらに、開口部３３又は３９の縁部を越えてコンタクト２０若しくは２６又は両方まで延在するビームリード７３を含むことができるか、又はそのようなビームリード７３とすることができる。別の実施形態では、ビームリード７５がパッケージング構造の面にある基板の表面３２に沿って延在することができる。一実施形態では、ビームリード７３及び７５は、同じパッケージ内に存在することができる。オプションで、封入剤８２がリードの少なくとも一部を覆うことができ、パッケージング構造の開口部又は間隙の中まで延在することができる。
図１Ａにおいて更に見られるように、パッケージは、第２の超小型電子素子１４と基板３０との間にあるスペーサ３１又は他の要素等の第３の要素を更に含むことができる。一実施形態では、第３の要素は１０パーツパーミリオン／摂氏温度（これ以降、「ｐｐｍ／℃」）未満の低い熱膨張係数（「ＣＴＥ」）を有する要素等の、低いＣＴＥを有する要素とすることができる。一実施形態では、第３の要素は、半導体、ガラス又はセラミック材料から基本的になることができるか、又は低いＣＴＥを有する充填粒子を含む、液状結晶高分子材料又は充填高分子材料から基本的になることができる。
パッケージは、第１の超小型電子素子１２及び第２の超小型電子素子１４の隣接する面間に接着剤６０と、縁部表面２７、２９、４０、４２と接触している封入剤６２とを更に含むことができる。オプションで、その封入剤は、超小型電子素子１２、１４の背面１５、２４を覆う場合があるか、部分的に覆う場合があるか、又は覆わない場合がある。例えば、図１Ａに示されるパッケージでは、封入剤６２を超小型電子素子の背面１５、２４上に流し込むことができるか、ステンシル印刷することができるか、スクリーン印刷することができるか、又は分注することができる。別の例では、封入剤は、オーバーモールドによってその上に形成される成形化合物とすることができる。
図１Ｂおける超小型電子パッケージ１０の底面図において示されるように、中央端子３６の場所は、開口部３３と３９との間の基板の表面３２のエリアを占有する、基板の対応する中央領域４４内に配置される。それぞれの開口部３３、３９と基板の縁部１３２、１３４との間に配置することができる基板の周辺領域４６、４８はそれぞれ、周辺端子１３６、１３７を収容することができる。
図１Ａ及び図１Ｂの実施形態では、パッケージの中央端子３６を通り抜ける少なくとも幾つかの信号は両方の超小型電子素子に共通である。これらの信号は、端子３６から第１の超小型電子素子１２及び第２の超小型電子素子１４の対応するコンタクト２０、２６まで基板の表面３２に平行な方向に延在する導電性トレース等の接続を通ってルーティングされる。例えば、図１Ｂに示されるように、端子３６Ａ、すなわち、基板表面３２の中央領域４４内に配置される数多くの端子３６のうちの１つは、導電性トレース５１Ａと、導電性素子４０Ａ、例えば、ボンドパッドと、コンタクト４０Ａ及び第１の超小型電子素子１２のコンタクト２０Ａに接合されるワイヤボンド７４Ａと、を通して、第１の超小型電子素子１２の導電性コンタクト２０Ａと電気的に接続することができる。また、端子３６Ａは、導電性トレース５３Ａと、導電性素子４０Ｂ、例えば、ボンドパッドと、コンタクト４０Ｂ及び第２の超小型電子素子１４のコンタクト２６Ａに接合されるワイヤボンド５２Ａと、を通して、第２の超小型電子素子１４の導電性コンタクト２６Ａと電気的に接続することもできる。
図１Ｃを参照すると、パッケージの端子は、接合素子３８を通して、回路基板７０等の外部構成要素の対応するコンタクト７１に接合することができる。本明細書における具体的な構成では、超小型電子パッケージ１０は、超小型電子素子のうちの特定の超小型電子素子にそれぞれ専用の、パッケージの２つ以上の端子を通してではなく、そのパッケージの共通の中央端子３６Ａを通して、複数の超小型電子素子１２、１４に共通の信号をルーティングする。このようにして、そのような端子によって占有されるパッケージ基板３０の面積の量を縮小することができる。
図１Ｄは、上記の実施形態の変形形態による超小型電子パッケージ１１０を示しており、そのパッケージング構造は、第１の超小型電子素子１２及び第２の超小型電子素子１４の表面上に形成される誘電体層９０と、超小型電子素子のコンタクト２０、２６に電気的に結合され且つ誘電体層の厚みを少なくとも部分的に通って延在する金属化ビア９２と、を含む。導電性トレース９４が、誘電体層の表面９３に通常平行である１つ又は複数の方向に延在し、金属化ビアと端子３６、１３６、１３７とを電気的に接続する。トレースは金属化ビアと一体に形成することができ、幾つか又は全てのトレース及びビアは単一のモノリシック金属層の部分、例えば、トレース及びビアが形成されるモノリシック金属層を形成するように誘電体層９０上に、かつ誘電体層内の開口部内にめっきされるか、又は別の方法で堆積される（例えば、スクリーン印刷される、ステンシル印刷される、分注される等）金属の層等の、堆積された金属の単層の部分を含むことができる。
パッケージ１１０は、その上にランドグリッドアレイ（「ＬＧＡ」）又はボールグリッドアレイ（「ＢＧＡ」）方式の端子接続構成を有するファンアウトウェハレベルパッケージとすることができる。そのパッケージ１１０は、超小型電子素子１２、１４の縁部２７、４２を越えて延在する封入剤６２を有することができる。封入剤６２は、第１の超小型電子素子１２のコンタクト支持面１６と同一平面をなすか又は概ね同一平面をなす表面１７を有するオーバーモールドとすることができる。誘電体層９０は封入剤６２の上に重なることができ、端子又はトレースのうちの幾つかは封入剤６２の上に重なることができる。
パッケージ１１０は、２０１０年１１月２４日に出願の所有者が共通する米国特許出願第１２／９５３，９９４号において記述されている１つ又は複数の実施形態において示される技法に従って作製することができ、その開示は参照することにより本明細書の一部をなすものとする。しかしながら、具体的な特徴、例えば、相対的なトレース長、端子と端子に結合される対応するコンタクトとの間の相対的な伝搬遅延、及び特定の信号を搬送するパッケージ端子の割当て及び配置は、本明細書において記述されるとおりである。
図１Ｄに更に示されるように、パッケージ１１０は、第２の超小型電子素子のコンタクト支持面２５よりも高くされたコンタクトを実効的に与える導電性ピラー９６、例えば、堆積、接合、結合又はエッチングされる金属又は金属含有構造を更に含むことができる。特定の実施形態では、図示されないが、そのようなピラーは第１の超小型電子素子のコンタクト２０上に設けることもできる。図１Ｄに示されるように、金属化ビア９２は、ピラー９６を通してコンタクト２６に結合することができる。
図２を参照すると、中央端子（基板の中央領域４４内にある）を通して最良にルーティングされる信号は、両方の超小型電子素子によって共通に実行される動作のために各超小型電子素子によって利用される信号である。第１の超小型電子素子１２及び第２の超小型電子素子１４がそれぞれＤＲＡＭ記憶アレイを組み込む上記の例では、超小型電子素子によって実行される共通の動作のためにアドレス信号が利用され、可能であるときに、共通の中央端子を通してルーティングされる。アドレス信号、クロック信号、ストローブ、例えば、行アドレスストローブ、列アドレスストローブ、及び書込みイネーブル信号等の、動作のタイミングを決める信号も共通の動作のために利用され、パッケージ１０内の超小型電子素子に共通である中央端子を通して最良にルーティングされる。そのような信号を用いて、各超小型電子素子１２、１４に入るか、又は各超小型電子素子から出る信号をサンプリングすることができる。重大なタイミング経路に関与せず、基板３０の周辺領域４６、４８内の周辺端子を通してルーティングすることができる他の電気的接続は、データ信号、例えば、双方向データ入力−出力信号、データストローブ、電源及び接地への接続、列選択信号及びクロックイネーブル信号を含む。一例として、クロックイネーブル信号は、アクティブのとき、動作を実行するのに超小型電子素子が必要である場合に超小型電子素子をアクティブ動作モードに切り替えるのに用いることができ、代替的には、非アクティブのとき、動作を実行するのに超小型電子素子が不要である場合に超小型電子素子を非アクティブ動作モード、例えば、スタンバイモード又は休止モードに切り替えるのに用いることができる。
しかしながら、信号が共通の中央端子を通してルーティングされる場合であっても、その構造は、そこを通って各超小型電子素子との間で行き来する信号をデスキューするように更に構成することができる。電気的接続のそれぞれにおいて搬送される信号が、それぞれの共通の中央端子と、第１の超小型電子素子及び第２の超小型電子素子のそれぞれの超小型電子素子の対応するコンタクトとの間で同じ持続時間の伝搬遅延を受けるように、各共通端子とその端子に接続される各超小型電子素子上のコンタクトとの間の電気的接続が整合した遅延を有するのを確実にすることによって、信号デスキューを与えることができる。
共通端子と各超小型電子素子との間で整合した伝搬遅延を達成することができる１つの方法は、それぞれの共通端子から延在する接続群内の第１の接続及び第２の接続によって搬送される信号が、それぞれの端子とそのような端子に結合される対応する各コンタクトとの間で同じ持続時間の伝搬遅延を受けるように、共通端子からそれぞれの超小型電子素子までの各経路又は接続上のトレース及び他の導電性素子を構造化することである（例えば、図１Ｂにおいて見られるように、一方の経路又は第１の接続は、導電性素子５１Ａ、４０Ａ及び７４Ａを含み、別の経路又は第２の接続は導電性素子５３Ａ、４０Ｂ及び５２Ａを含む）。或る程度、共通端子から延在する異なる経路又は異なる接続上の遅延は、それぞれの経路又は接続の長さの関数である。それゆえ、場合によっては、それらの遅延は、同じ長さを有するように経路を構造化することによって同じにすることができる。しかしながら、伝搬遅延は、各経路上のインダクタンス、キャパシタンス及び抵抗、並びに各経路に隣接する他の導電性機構が近接していることに起因する影響の関数でもある。それゆえ、経路又は接続を構成する導電性素子を構造化するときに、これらの更なる要因も考慮されなければならない。特定の共通端子を通って対応するコンタクトまでの各経路又は接続上の遅延が同じであるとき、それらの経路は同じ「全電気長」を有すると言うことができる。
図３及び図４は上記の原理を更に例示する。図３において見られるように、クロック信号がそれぞれの超小型電子素子１２、１４（図３において、チップ１及びチップ２で表される）のコンタクトまで進行するのに通る共通端子３６Ａ及び３６Ｂは、基板の中央領域４４内の中心に配置することができる。このようにして、経路８０、８２からそれぞれの超小型電子素子のコンタクト２０、２６までの長さは、その許容範囲内で同じとすることができる。一例では、許容範囲は、超小型電子素子１２、１４に入力される信号をサンプリングするのに用いられるクロック信号のサイクル時間の１０％とすることができる。別の例では、許容範囲は、超小型電子素子１２、１４に入力される信号をサンプリングするのに用いられるクロック信号のサイクル時間の５％等、更に狭くすることができる。図４は、各チップのそれぞれのコンタクト２０、２６（それぞれ２０又は２６）において受信されるクロック信号が特定の時点ｔＣＫにおいてハイレベルとローレベルとの間で遷移することを示す。
図３は、端子３６Ｃをそれぞれの超小型電子素子チップ１及びチップ２のコンタクト２０、２６と電気的に接続する経路８４及び８６を更に示す。端子３６Ｃはチップ１のコンタクト２０よりも、チップ２のコンタクト２６に近いので、ここで、経路８４、８６は異なるように構造化される必要がある。したがって、経路８４は相対的に真っすぐにすることができ、経路８６はその中に、経路８６の長さを長くする湾曲部を有する。このようにして、経路８４、８６の全電気長を同じにする、すなわち、許容範囲内で同じにすることができる。結果として、端子３６Ｃにおいて受信されるアドレス１信号は、図４において見られるように、同じ時刻ｔＣＫに各超小型電子素子のコンタクトに到着する。端子３６Ｃによる例では、端子３６Ｃと、端子３６Ｃが電気的に接続されるコンタクト２０、２６と、の間の直線距離がその許容範囲よりもはるかに長い場合であっても、経路８４、８６の長さは許容範囲内で同じにできることに留意されたい。
さらに、それらの経路がワイヤボンド及びトレースを含むとき、短いトレースを含む経路に対してワイヤボンドを長くすることができるか、又は長いトレースを含む経路に対してワイヤボンドを短くすることができる。
別の例では、パッケージ内の経路に対して存在する遮蔽の程度を選択的に小さくして、一方の経路上の遅延を別の経路に対して小さくすることができるか、又は選択的に大きくして、一方の経路上の遅延を別の経路に対して大きくすることができる。例えば、そのパッケージがそれぞれの経路の導体の上に重なる接地面又は電源面を含む場合には、そのような導体の長さの一部が遮蔽されないように、それゆえ、そのような導体と接地面又は電源面との間のキャパシタンスを小さくするように、一方の導体の上に重なるそのような接地面又は電源面の部分を除去することができる。このようにして、導体の遮蔽されない部分に対するキャパシタンスを小さくすることは、そのような導体上の遅延を小さくする効果を有する。
さらに、代替的には、適切な場合に空隙を作り出して特定の経路に沿った遅延を小さくすることができるか、又は異なる誘電率を有する特定の誘電体材料、例えば、封入剤、はんだマスク等が、製造中の場所に流入できるようにすることによって、基板の特定の場所における誘電率を変更することができる。
図５Ａ及び図５Ｂは、上記の実施形態（図１Ａ〜図１Ｃ）の変形形態による超小型電子パッケージを示しており、第１の超小型電子素子２１２及び第２の超小型電子素子２１４が互いに離間して配置され、それぞれ基板に結合される。この場合、基板２３０上に、第１の超小型電子素子２１２、第２の超小型電子素子２１４のいずれによっても覆われない空間２３８が存在し、その空間２３８は、超小型電子素子２１２、２１４の周縁部２２９と２４０との間に配置される。図５Ａは、上記の原理に従って、端子２３６と、それらの端子とそれぞれの超小型電子素子との間の経路とを配置し、２３６Ａにおいて示される例のように、共通の中央端子２３６から電気的接続対ごとに整合した遅延を達成することができることを示す。
図５Ｃは１つの変形形態を示しており、各超小型電子素子３１２、３１４がその周縁部３３２に隣接して配置されるコンタクトを有し、各超小型電子素子へのワイヤボンド３５２が同じ開口部３３３を通って延在する。端子とそれぞれの超小型電子素子との間の経路を上記の原理に従って配置し、パッケージ上の共通端子３３６から電気的接続対ごとに整合した遅延を達成することができる。
図６Ａ及び図６Ｂは、更なる変形形態を示しており、ワイヤボンド４５２が超小型電子素子上のコンタクトから、端子の反対側に位置する基板の表面４３４において露出するコンタクト（図示せず）まで延在するように、各超小型電子素子４１２、４１４が基板４３０上に上向きに実装される。この場合、共通端子４３６Ａは、超小型電子素子が配置されるエリアの外部にある基板表面４３２の周辺領域に配置することができる。それに加えて、又はその代わりに、端子は、端子４３６Ｂの場合のように、超小型電子素子の下にある基板表面の領域内に、又は端子４３６Ｃの場合のように、超小型電子素子間の領域内に配置することができる。ここでも、共通端子４３６と、それぞれの超小型電子素子との間の経路は、上記の原理に従って配置し、パッケージ上の共通端子４３６から電気的接続対ごとに整合した遅延を達成することができる。例えば、上記のように、それぞれの端子から、その端子が結合されるコンタクトまでの接続の全電気長は同じにすることができる。その代わりに、又はそれに加えて、上記のような選択的遮蔽手段又は他の手段を用いて、それぞれの端子と、そのような端子に結合される各超小型電子素子のコンタクトとの間の接続上で整合した遅延を達成することができる。
図６Ｃは、更なる変形形態を示しており、各超小型電子素子５１２、５１４が基板上に上向きに実装され、各超小型電子素子がその周縁部５３２に沿って配置されるコンタクトを有する。各超小型電子素子へのワイヤボンド５５２が、超小型電子素子の隣接する縁部５３２を越えて延在する。端子とそれぞれの超小型電子素子との間の経路を上記の原理に従って配置し、パッケージ上の共通端子５３６から電気的接続対ごとに整合した遅延を達成することができる。
図７Ａ及び図７Ｂは更なる変形形態を示しており、各超小型電子素子６１２、６１４が、基板の表面６３４上の対応する基板コンタクト６４０に面し、はんだバンプ又は他の塊状導電体若しくは接合体６４２等の接合素子６４２を通して等によりその基板コンタクトに接合されるコンタクト６２０を有するように、各超小型電子素子が基板にフリップチップ実装される。端子とそれぞれの超小型電子素子との間の経路を上記の原理に従って配置し、パッケージ上の共通端子６３６から第１の超小型電子素子６１２及び第２の超小型電子素子６１４のそれぞれの上にある対応するコンタクトまでの電気的接続対又は電気的接続群ごとに整合した遅延を達成することができる。
図８は、図７Ａ及び図７Ｂに示される実施形態の変形形態を示しており、超小型電子素子７１２、７１４の積み重ねられたアセンブリ７９０が、超小型電子素子６１２、６１４のうちの１つ又は複数に取って代わることができる。超小型電子素子７１２、７１４は、同じタイプ、又は異なるタイプからなることができる。この場合、積み重ねられた各アセンブリ内の超小型電子素子間の電気的接続は、シリコン貫通ビア（through silicon via：シリコン貫通電極）７３０、アセンブリの１つ又は複数の縁部又は周縁部に沿って延在する縁部接続（図示せず）、又はその組み合わせを含むことができる。各超小型電子素子は、パッケージされていない半導体チップの積み重ねられたアセンブリとすることができるか、又は個々にパッケージされたチップからなる、積み重ねられ、かつ電気的に接続されたアセンブリとすることができる。
図９Ａは更なる変形形態を示しており、超小型電子パッケージ８００が、図示されるように配置される第１、第２、第３及び第４の超小型電子素子を含む。特定の例では、各超小型電子素子はＤＲＡＭチップとすることができるか、又はＤＲＡＭ記憶アレイを組み込むことができる。別の例では、それらのチップは、フラッシュメモリ等の不揮発性とすることができる別のタイプのメモリを含むことができる。第１の超小型電子素子８１２及び第２の超小型電子素子８１４は離間して配置し、基板の表面に実装することができ、第３の超小型電子素子８１６及び第４の超小型電子素子８１８が部分的に第１及び第２の超小型電子素子の上に重なっている。第３の超小型電子素子８１６及び第４の超小型電子素子８１８は互いに離間して配置することができ、それぞれ少なくとも部分的に第１及び第２の超小型電子素子の上に重なっている。基板の厚みの方向において基板を貫通して延在する開口部、例えば、ボンド窓が、８３３、８３９、８４３、及び８４９において示される。超小型電子パッケージ８００は、その開示が参照することにより本明細書の一部をなす、２０１１年４月２１日に出願の所有者が共通する米国仮特許出願第６１／４７７，８７７号において記述されている実施形態（図７〜図９）と同じようにして構成し、製造することができるが、具体的な特徴、例えば、相対的なトレース長、端子と、端子に結合される対応するコンタクトとの間の相対的な伝搬遅延、及び特定の信号を搬送するパッケージ端子の割当て及び配置は、本明細書において記述されるとおりである。
図９Ａにおいて最も良好に見られるように、第１の開口部８３３及び第２の開口部８３９は、開口部の最も長い寸法、すなわち、開口部８３３、８３９の長さが線９Ｃ−９Ｃ及び線９Ｅ−９Ｅによって規定される第１の平行な軸に沿って延在するように配置することができる。更に見られるように、開口部８３３、８３９の長さが延在するこれらの第１の平行な軸９Ｃ、９Ｅは、開口部８４３、８４９の最も長い寸法（長さ）が延在する第２の平行な軸８５０、８５２を横切る。開口部８４３、８４９は、第１の超小型電子素子８１２及び第２の超小型電子素子８１４のそれぞれの対向する縁部８２０、８２２を越えて配置することができる。このようにして、リード７４（図９Ｃ）は第３の超小型電子素子及び第４の超小型電子素子のコンタクト８２６と電気的に結合することができ、リード７４は、開口部８４３、８４９と位置合わせされた部分を有する。図１Ａ〜図１Ｄに関して上記で説明されたように、リード７４、並びに第１の超小型電子素子８１２及び第２の超小型電子素子８１４のコンタクトに接続されるリード７２（図９Ｂ）は、ワイヤボンド若しくはビームリードを含むことができるか、又はワイヤボンド若しくはビームリードとすることができる。
図９Ｂは、図９Ａの線９Ｂ−９Ｂを通る超小型電子パッケージの断面図である。その図において見られるように、第１の超小型電子素子及び第２の超小型電子素子は互いに離間して配置することができ、そのコンタクト支持面１６が基板に面しており、リード７２が開口部８３３、８３９と位置合わせされた部分を有している。図９Ａにおいて見られるように、開口部８３３の長さが沿って延在する軸９Ｃ−９Ｃは、開口部８４９、８４３を横切ることができる。図９Ａにおいて更に見られるように、開口部８３９の長さの方向に延在する軸９Ｅ−９Ｅは、開口部８４３及び８４９を横切ることができる。図９Ｄは、図９Ａの線９Ｅ−９Ｅを通るパッケージの図である。線９Ｄ−９Ｄ（図９Ａを参照）に沿った断面は第１の超小型電子素子と第２の超小型電子素子との間に延在するので、そのパッケージ内の第１の超小型電子素子８１２の位置は破線を用いて目立つように示される。
図９Ａ〜図９Ｅの基板８３０の中央領域及び第２の領域すなわち周辺領域の位置が図１０に更に示される。中央領域８７０は、８６０に図示されるような境界を有し、中央領域は開口部（例えば、ボンド窓）８５３、８５５、８５７、８５９によって、より具体的には、それらの開口部の最も長い寸法によって画定される。第１の端子３６は通常、中央領域全体にわたって分布し、第１の端子のうちの少なくとも幾つかはそれぞれ、超小型電子素子８１２、８１４、８１６、８１８のうちの２つ以上の超小型電子素子のコンタクトに電気的に結合されている。上記で論じられたように、第１の端子、及び第１の端子とコンタクトとの間の電気的接続を用いて、クロック信号、アドレス信号、及びコマンド信号等の、そのタイミングが極めて重要な信号を搬送することができる。
第２の端子１３６は通常、基板の中央領域８７０の縁部を越えて配置される基板の周辺領域８７２にわたって分布する。周辺領域は、開口部８５３、８５５、８５７、８５９を越えて配置することができ、基板の縁部８３２、８３４と、８６２において図示されるような開口部の縁部と、によって画定される。通常、第２の端子は、単一の超小型電子素子の単一のコンタクトにのみ接続するが、当然、例外もある。第２の端子によって搬送される信号をデスキューするように、すなわち、第２の端子からコンタクトへの伝搬遅延を同じにするようにパッケージ内の構造を構成する要件は不可欠ではない。これは、パッケージが接続される回路パネル又は回路基板上に導電性素子を配置して、必要に応じて、第２の端子の個々の端子にデスキューを選択的に与えることができるためである。しかしながら、第２の端子は、パッケージ内の超小型電子素子８１２、８１４、８１６若しくは８１８の２つ以上のコンタクトに、又は超小型電子素子の２つ以上の超小型電子素子上にある対応するコンタクトに電気的に結合することができる。この場合、そのような第２の端子によって接続される電位、例えば、電源若しくは接地、又は搬送される信号は、電位又は信号の到着時間差に、すなわち、「スキュー」に対して敏感でない可能性があり、それゆえ、スキューを補償するのにパッケージ上に特殊な構成は不要な場合がある。
図１１は、図９Ａ〜図９Ｄ及び図１０に関して上記で説明された実施形態の変形形態を示しており、基板の中央領域９５０は、超小型電子素子を互いに更に離間して配置することによって拡大されている。その上にある端子及びリードは上記の端子及びリードと同様であり、明確にするために、その図から省くことができる。破線９６０は、中央領域９５０と周辺領域９５２との間の境界を示す。図９Ａ〜図９Ｄ及び図１０の実施形態と同様に、中央領域９５０は、開口部９３３、９３９、９４３、９４９の最も長い寸法を規定する縁部９４４と９４６との間に配置することができる。周辺領域は、中央領域を越えた基板のエリアを占有する。図１１に示される構成では、中央領域内に更に多くの数の端子を配置できるように、基板の中央領域は、場合によっては周辺領域よりも大きな面積を有することができる。上記で論じられたように、共用端子からの信号をデスキューするように、すなわち、整合した遅延を与えるように、上記で論じられた構成をそのような中央領域内の共用端子に対して実施することができる。
図１２は、風車の形状に類似の、基板上の超小型電子素子１０１２、１０１４、１０１６、１０１８の特定の構成を示す。ここでも、その上にある端子及びリードは上記の端子及びリードと同様であり、明確にするために、図から省くことができる。この場合、開口部１０４３、１０４９の最も長い寸法は第１の平行な軸１０５０、１０５２を規定し、開口部１０３３、１０３９の最も長い寸法は第２の平行な軸１０５４、１０５６を規定する。第２の平行な軸は第１の平行な軸を横切る。図１２に示される特定の例では、各超小型電子素子のコンタクト１０２０が超小型電子素子の中央領域内に配置されるとき、コンタクト１０２０は、超小型電子素子１０１２のコンタクト支持面の面積を二等分する軸１０５０に沿って配置することができる。代替的には、コンタクト１０２０は、軸１０５０に対して平行に延在する１つ又は複数の平行なコンタクト列内に別の方法で配置することができる。軸１０５０はパッケージ１０００内の厳密に１つの他の超小型電子素子のエリアを横切る、すなわち、軸１０５０は超小型電子素子１０１８のエリアを横切る。同様に、超小型電子素子１０１６のコンタクト支持面の面積を二等分する軸１０５２は、厳密に１つの他の超小型電子素子１０１４のエリアを横切ることができる。同じことが軸１０５４にも当てはまり、軸１０５４は超小型電子素子１０１４のコンタクト支持面の面積を二等分することができ、厳密に１つの他の超小型電子素子１０１２のエリアを横切ることができる。実際に、これは、超小型電子素子１０１８の同様に規定された軸１０５６にも当てはまり、軸１０５６は厳密に１つの他の超小型電子素子１０１６のエリアを横切る。
基板１０３０上の超小型電子素子１０１２、１０１４、１０１６、１０１８の構成は、破線１０７２によって全体的に示されるような境界、すなわち、開口部１０３３、１０３９、１０４３及び１０４９によって画定される長方形エリアを有する基板の中央領域１０７０を画定する。周辺領域１０７４は、境界１０７２の外側に存在する。図１２に示される構成は、図９Ａ〜図９Ｄ及び図１０に示される構成に類似の特にコンパクトな構成とすることができるが、図９Ａ〜図９Ｄの超小型電子素子８１６、８１８の場合のように部分的に別の超小型電子素子の上に重なるのではなく、図１２では、各超小型電子素子は基板に隣接して配置される。したがって、その構成は、超小型電子素子のコンパクトな構成、及び基板の相対的に拡張された中央領域を提供することができ、超小型電子素子が任意の他の超小型電子素子に上に重なる必要はない。
上記の実施形態の変形形態では、超小型電子素子のコンタクトは、それぞれの超小型電子素子の表面の中央領域内に配置されないようにすることができる。むしろ、それらのコンタクトは、そのような超小型電子素子の縁部に隣接する１つ又は複数の列内に配置される場合がある。別の変形形態では、超小型電子素子のコンタクトは、そのような超小型電子素子の２つの対向する縁部に隣接して配置することができる。更に別の変形形態では、超小型電子素子のコンタクトは、任意の２つの縁部に隣接して配置することができるか、又はそのような超小型電子素子の３つ以上の縁部に隣接して配置することができる。そのような場合、基板内の開口部の場所は、超小型電子素子のそのような１つ又は複数の縁部に隣接して配置されるコンタクトの場所に対応するように変更することができる。
図１３は、図１２に示される実施形態の変形形態を示しており、パッケージング構造内の開口部が省略されている。第１の平行な軸１１５０、１１５２は超小型電子素子１１１２、１１１６のコンタクト支持面の全面積を二等分し、それらの超小型電子素子の周縁端１１６０に対して平行な方向に延在する。第２の平行な軸１１５４、１１５６は超小型電子素子１１１４、１１１８のコンタクト支持面の全面積を二等分し、それらの超小型電子素子の周縁端１１６２に対して平行な方向に延在する。図１２の実施形態と同様に、各軸は、その軸が二等分する超小型電子素子以外の厳密に１つの超小型電子素子のエリアを横切る。
一実施形態では、そのパッケージング構造は、図１Ｄに関して上記で説明されたような、超小型電子素子の表面上に形成される誘電体層と、その上に再分配層を画定する導電性構造とを含むことができる。例えば、各超小型電子素子のコンタクトに金属化ビアを結合することができ、金属化ビアに、かつパッケージの端子に導電性構造、例えば、トレースを電気的に結合することができる。
別の実施形態では、そのパッケージング構造は、基板の表面上に基板コンタクトを有する基板を含むことができる。超小型電子素子の対応するコンタクトは、基板コンタクトに面するように配置することができ、塊状導電体、例えば、はんだ、スズ、インジウム、共晶複合材若しくはその組み合わせ等の結合金属塊、又は導電性ペースト等の他の接合材料等を用いて、フリップチップ構成で基板コンタクトに接合することができる。特定の実施形態では、コンタクトと基板コンタクトとの間の接合部は、その開示が参照により本明細書の一部をなす、所有者が共通する２０１１年６月８日に出願の米国特許出願第１３／１５５，７１９号及び２０１１年６月１３日に出願の第１３／１５８，７９７号において記述されているような、導電性マトリックス材料を含むことができる。特定の実施形態では、それらの接合部は、本明細書において記述されるのに類似の構造を有することができるか、又は本明細書において記述されたように形成することができる。
特定の実施形態では、超小型電子素子のうちの１つ又は複数が半導体チップを含むことができ、その半導体チップは、該半導体チップ上に１つ、２つ、又は３つ以上の平行な隣接する列内に配置されるボンドパッドを有する。特定の実施形態では、コンタクトの全ての列は、そのようなチップのその面の中央領域内に配置することができる。そのような超小型電子素子は、その上に形成される導電性再分配層を有することができる。例えば、そのような超小型電子素子は、図１Ｄにおいて見られるような、超小型電子素子のコンタクト２０に結合される金属化ビア９２及びトレース９４を有し、超小型電子素子１２のコンタクト支持面の上に重なる再分配層を含むことができるが、そのような超小型電子素子は、半導体チップ１４及びそれに接続される導電性構造を省いている。再分配層は、半導体チップ１２上のファインピッチコンタクト２０を基板１１３０へのフリップチップボンディングに適した再分配コンタクトに再分配することができる。
別の変形形態では、コンタクト、例えば、ボンドパッドを上に有する第１、第２、第３及び第４の超小型電子素子、例えば、半導体チップ１１１２、１１１４、１１１６及び１１１８を図１３において見られるように配置することができ、超小型電子素子のコンタクト支持面上に誘電体層を形成することができ、それらのコンタクトと、パッケージの１つ面にある端子とに電気的に結合される金属化ビアを有する導電性再分配層を形成することができる。上記の実施形態と同様に、接合ユニット、例えば、数ある中でもはんだボール等を通して、回路パネル又は回路基板等の外部構成要素に接続するのに、パッケージの表面にある端子を利用することができる。
例えば、図１２に関して上記で説明されたように、超小型電子素子のその面の中央領域内の１つ又は複数の列内に、超小型電子素子１１１２、１１１４、１１１６、１１１８のコンタクトを配置することができる。代替的には、超小型電子素子のコンタクトは、そのような超小型電子素子のコンタクト支持面にわたって分配することができる。そのような場合、コンタクトは、超小型電子素子が形成されたウェハを製造するのに用いられるプロセス中に作製されるような、超小型電子素子の既存の導電性パッドとすることができる。代替的には、コンタクトは、当初に製造されたコンタクトと導通するように形成することができる。別の可能性は、コンタクトを、当初に製造されたコンタクトと導通するように同じく形成された再分配コンタクトとすることであり、そのうちの幾つかが、当初に製造されたコンタクトから、超小型電子素子の表面に沿って１つ又は複数の横方向に動かされる。図１３に示される実施形態の更に別の変形形態では、超小型電子素子のコンタクトは、そのような超小型電子素子の縁部のうちの１つ又は複数に隣接して配置される周辺コンタクトとすることができる。
図１４は、共用端子を配置することができるパッケージング構造の面の中央領域１２６０を設ける上記の原理が、３つの超小型電子素子を有するパッケージに適用できることを更に示す。共用端子、すなわち、数多くの「第１の端子」のうちの１つを中央領域１２６０内に配置することができ、一群の電気的接続が、第１の端子を第１の超小型電子素子１１１２、第２の超小型電子素子１１１４及び第３の超小型電子素子１１１６のそれぞれの上にあるコンタクトに電気的に結合することができる。そのパッケージング構造は、上記の実施形態のいずれかに記述されるとおりにすることができる。
図１５は、３つの超小型電子素子を１つのユニット内に一緒にパッケージすることができる別の実施形態を示す。特定の例では、基板１１３０は、第１の超小型電子素子１１１２及び第２の超小型電子素子１１１４を有することができ、各超小型電子素子は、その上に、基板の第１の表面と第２の表面との間に延在する開口部又はボンド窓１１２２、１１２４と位置合わせされるコンタクトを有する。図１５において見られるように、開口部は、平行な軸１１３２、１１３４に沿って延在する長さを有する長い寸法を有することができる。軸１１２６が、第３の超小型電子素子の対向する縁部１１１８、１１１９に対して直交する方向において、第３の超小型電子素子１１１６のコンタクト支持面の面積を二等分する。平行な軸１１３２、１１３４及び軸１１２６、又は開口部１１２２、１１２４及び軸１１２６は、基板の中央領域１１４０を少なくとも部分的に画定することができる。
図１５に示される実施形態では、超小型電子素子１１１２、１１１４は、上記のように、主にメモリ記憶アレイ機能を提供するように構成することができる。別の超小型電子素子１１１６も主にメモリ記憶アレイ機能を提供するように構成することができるか、又は論理機能等の別の機能を提供するように構成することができる。
これまでの図のいずれかにおいて示されるような上記の実施形態の変形形態では、その中の１つ又は複数の超小型電子素子を、例えば、フラッシュメモリ、ＤＲＡＭ又は他のタイプのメモリとして、主にメモリ記憶アレイ機能を提供するように構成することができる。そのような「メモリ」超小型電子素子又は「メモリチップ」は、超小型電子素子の任意の他の機能よりも多くの数の、メモリ記憶アレイ機能を提供するように構成される能動回路素子、例えば、能動半導体デバイスを有することができる。そのような１つ又は複数のメモリ超小型電子素子は、主に論理機能を提供するように構成される別の「論理」超小型電子素子又は「論理チップ」と一緒にパッケージ内に配置することができる。そのような「論理」超小型電子素子又はチップは、超小型電子素子の任意の他の機能よりも多くの数の、論理機能を提供するように構成される能動回路素子、例えば、能動半導体デバイスを有することができる。
特定の実施形態では、論理チップは、マイクロプロセッサ又は他の汎用計算素子等の、プログラマブル又はプロセッサ素子とすることができる。その論理チップは、マイクロコントローラ素子、グラフィックスプロセッサ、浮動小数点プロセッサ、コプロセッサ、デジタルシグナルプロセッサ等とすることができる。特定の実施形態では、論理チップは、ハードウェア状態機械機能を主に実行することができるか、又は特定の機能若しくは目的を果たすように別の方法でハードコード化することができる。代替的には、論理チップは、特定用途向け集積回路（「ＡＳＩＣ」）又はフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）チップとすることができる。そのような変形形態では、その際、パッケージは「システムインパッケージ」（「ＳＩＰ」）とすることができる。
別の変形形態では、そのパッケージ内の超小型電子素子は、同じ超小型電子素子内に共に埋め込まれた１つ又は複数の関連するメモリ記憶アレイを有するプログラマブルプロセッサ等の、その中に埋め込まれた論理機能及びメモリ機能を併せ持つことができる。そのような超小型電子素子は、プロセッサ等の論理機能が、メモリ記憶アレイ、又は特殊化した機能の場合がある幾つかの他の機能を実行する回路等の他の回路とともに埋め込まれるという点で、「システムオンチップ」（「ＳＯＣ」）と呼ばれる場合もある。
上記で論じられた構造は、種々の電子システムを構成する際に利用することができる。例えば、図１６に示されるように、本発明の更なる実施形態によるシステム１２００は、他の電子構成要素１２０８及び１２１０とともに、上記のような超小型電子パッケージ又は構造１２０６を含む。図示される例では、構成要素１２０８は半導体チップ又は超小型電子パッケージとすることができるのに対して、構成要素１２１０は表示画面であるが、任意の他の構成要素を用いることもできる。当然、明確に例示するために、図１６には２つの更なる構成要素しか示されないが、そのシステムは、任意の数のそのような構成要素を含むことができる。上記のような構造１２０６は、例えば、上記の実施形態のいずれかに関連して上記で論じられたような超小型電子パッケージとすることができる。更なる変形形態では、２つ以上のパッケージが設けられる場合があり、任意の数のそのようなパッケージを用いることができる。パッケージ１２０６並びに構成要素１２０８及び１２１０は、破線において概略的に表される共通のハウジング１２０１内に実装され、必要に応じて互いに電気的に相互接続されて、所望の回路を形成する。図示される例示的なシステムでは、そのシステムは、フレキシブルプリント回路パネル又は回路基板等の回路パネル１２０２を含み、その回路パネルは、構成要素を互いに相互接続する数多くのコネクタ１２０４を含み、図１６にはそのうちの１つだけが図示される。しかしながら、これは単なる例示である。電気的接続を作製するのに適した任意の構造を用いることができる。ハウジング１２０１は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示されており、ハウジングの表面の見える場所に画面１２１０が配置される。構造１２０６が撮像チップ等の感光素子を含む場合、その構造に光を導光するのに、レンズ１２１１又は他の光学デバイスが設けられる場合もある。ここでも、図１６に示される簡略化されたシステムは単なる例示である。デスクトップコンピュータ、ルータ等の固定された構造物と一般的に見なされるシステムを含む、他のシステムを上記で論じられた構造を用いて形成することができる。
本明細書内の任意の又は全ての図に関して説明されたような本発明の原理は、その製造に、すなわち、超小型電子パッケージを作製する方法に適用することができる。したがって、本発明の一実施形態による超小型電子パッケージを作製する方法は、第１の超小型電子素子及び第２の超小型電子素子を結合する電気的接続を形成することを含むことができ、パッケージング構造は上記のような図において見られるような、その面上に配置される複数の端子を有し、端子は、超小型電子パッケージをパッケージの外部にある少なくとも１つの構成要素に接続するように構成される。それらの接続は、それぞれの信号を搬送する複数の接続群を含むことができ、各群は、パッケージのそれぞれの端子から第１の超小型電子素子上の対応するコンタクトまで延在する第１の接続と、それぞれの端子から第２の超小型電子素子上の対応するコンタクトまで延在する第２の接続とを含み、各群内の第１の接続及び第２の接続によって搬送されるそれぞれの信号が、それぞれの端子と、その端子に結合される対応する各コンタクトとの間で同じ持続時間の伝搬遅延を受けるようにする。
上記のような追加の特徴又は更なる向上を具現する超小型電子パッケージを製造する方法を、本明細書における開示に従って行うことができる。
本発明の上記の実施形態の種々の特徴は、本発明の範囲及び趣旨から逸脱することなく、具体的に上記で説明された以外の方法において組み合わせることができる。本開示は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形を包含することを意図している。
さらに、上記の実施形態のいずれかにおいて、１つ又は複数の第２の半導体チップは、数ある中でも、以下の技術、すなわち、ＤＲＡＭ、ＮＡＮＤフラッシュメモリ、ＲＲＡＭ（「抵抗性ＲＡＭ」、又は「抵抗性ランダムアクセスメモリ」）、相変化メモリ（「ＰＣＭ：phase-change memory」）、例えば、トンネル接合デバイスを具現できるような磁気抵抗性ランダムアクセスメモリ、スピントルクＲＡＭ、又は連想メモリ、のうちの１つ又は複数において実現することができる。
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。

Claims (32)

  1. 超小型電子パッケージであって、
    １つの面に配置される複数の端子を有するパッケージング構造であって、前記端子は前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、パッケージング構造と、
    前記パッケージング構造を用いて固定される第１の超小型電子素子及び第２の超小型電子素子と、
    前記パッケージの端子と前記第１の超小型電子素子及び前記第２の超小型電子素子とを電気的に結合する接続と、を備え、前記接続はそれぞれの信号を搬送する接続群を含み、各接続群は、前記パッケージのそれぞれの端子から前記第１の超小型電子素子上の対応するコンタクトまで延在する第１の接続と、前記それぞれの端子から前記第２の超小型電子素子上の対応するコンタクトまで延在する第２の接続と、を含み、前記第１の接続及び前記第２の接続は、各接続群内の前記第１の接続及び前記第２の接続によって搬送されるそれぞれの信号が、前記それぞれの端子と該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受けるように構成される、超小型電子パッケージ。
  2. それぞれの接続群内の前記接続の全電気長間の差は、そのような接続群によって結合される前記端子と前記それぞれのコンタクトとの間の直線に沿った距離が１０％より大きく異なる場合であっても、１０パーセント以下である、請求項１に記載の超小型電子パッケージ。
  3. 整合した遅延は、基板の他の導電性構造に対する前記電気的接続内の導体の間隔の差から少なくとも部分的に生じる、請求項１に記載の超小型電子パッケージ。
  4. 回路コンタクトを有する回路パネルを更に備える請求項１に記載の超小型電子パッケージを含む超小型電子アセンブリであって、前記パッケージの端子は前記回路コンタクトに電気的に接続される、超小型電子アセンブリ。
  5. 前記信号のうちの少なくとも１つはクロック信号又はコマンド信号である、請求項１に記載の超小型電子パッケージ。
  6. 前記信号は、複数のアドレス信号と、該アドレス信号をサンプリングするのに用いられるサンプリング信号とを含む、請求項１に記載の超小型電子パッケージ。
  7. 前記信号はコマンドストローブ信号を更に含む、請求項６に記載の超小型電子パッケージ。
  8. 各接続群内の前記第１の接続及び前記第２の接続上の前記それぞれの信号の伝搬遅延の前記同じ持続時間は、当該信号のサイクル時間の１０パーセントの許容範囲内にある、請求項１に記載の超小型電子パッケージ。
  9. 前記パッケージング構造を用いて固定される第３の超小型電子素子を更に備え、前記接続群のうちの少なくとも１つは、前記それぞれの信号を前記第３の超小型電子素子に搬送するように、前記それぞれの端子を前記第３の超小型電子素子の対応するコンタクトに電気的に結合する第３の接続を含み、前記第１の接続、前記第２の接続、及び前記第３の接続によって搬送される信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受ける、請求項１に記載の超小型電子パッケージ。
  10. 前記パッケージング構造を用いて固定される第４の超小型電子素子を更に備え、前記接続群のうちの少なくとも１つは、前記それぞれの信号を前記第４の超小型電子素子に搬送するように、前記それぞれの端子を前記第４の超小型電子素子の対応するコンタクトに電気的に結合する第４の接続を含み、前記第１の接続、前記第２の接続、前記第３の接続、及び前記第４の接続によって搬送される信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受ける、請求項９に記載の超小型電子パッケージ。
  11. 前記パッケージング構造は前記面を画定する縁部を有し、前記面はその中央部分を占有する中央領域と、前記中央部分と前記縁部のうちの少なくとも１つとの間の前記面の部分を占有する第２の領域とを有し、前記端子は、前記中央領域において露出する第１の端子と、前記第２の領域において露出する第２の端子とを含み、前記接続群は前記第１の端子と前記対応するコンタクトとを結合し、
    前記超小型電子パッケージは前記第２の端子と前記超小型電子素子のコンタクトとを電気的に結合する更なる接続を含む、請求項１に記載の超小型電子パッケージ。
  12. 前記パッケージング構造は、対向する第１の表面及び第２の表面を有する基板を含み、前記第１の表面は前記超小型電子素子から離れて面し、前記第２の表面は前記超小型電子素子に向かって面し、前記第１の表面と前記第２の表面との間に少なくとも第１の開口部及び第２の開口部が延在し、前記開口部は、互いに対して平行な軸に沿って延在する長さを有する長寸法を有し、
    前記中央領域は前記第１の開口部及び前記第２の開口部によって少なくとも部分的に画定され、前記接続は、前記第１の開口部又は前記第２の開口部のうちの少なくとも１つと位置合わせされる部分を有するリードを含む、請求項１１に記載の超小型電子パッケージ。
  13. 前記パッケージング構造を用いてそれぞれ固定される第３の超小型電子素子及び第４の超小型電子素子を更に備え、前記接続群のうちの少なくとも１つは、前記第３の超小型電子素子及び前記第４の超小型電子素子に前記それぞれの信号を搬送するように、前記それぞれの端子を前記第３の超小型電子素子及び前記第４の超小型電子素子の対応するコンタクトに電気的に結合する第３の接続及び第４の接続を含み、前記第１の接続、前記第２の接続、前記第３の接続、及び前記第４の接続によって搬送される信号は、前記それぞれの端子と、前記端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受け、
    前記平行な軸は第１の平行な軸であり、
    基板は、前記第１の表面と前記第２の表面との間に延在する第３の開口部及び第４の開口部を更に含み、前記第３の開口部及び前記第４の開口部は、互いに平行な第２の軸に沿って延在する長さを有する長寸法を有し、前記第２の平行な軸は前記第１の平行な軸を横切り、
    前記中央領域は前記第３の開口部及び前記第４の開口部によって少なくとも部分的に画定され、前記接続は前記第３の開口部又は前記第４の開口部のうちの少なくとも１つと位置合わせされる部分を有するリードを含む、請求項１２に記載の超小型電子パッケージ。
  14. 前記開口部のうちの少なくとも１つと位置合わせされる部分を有する前記リードは、ワイヤボンドを含む、請求項１３に記載の超小型電子パッケージ。
  15. 前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子、及び前記第４の超小型電子素子は、それぞれ主にメモリ記憶機能を提供するように構成される、請求項１４に記載の超小型電子パッケージ。
  16. 前記パッケージング構造を用いてそれぞれ固定される第３の超小型電子素子及び第４の超小型電子素子を更に備え、前記接続群のうちの少なくとも１つは、前記第３の超小型電子素子及び前記第４の超小型電子素子に前記それぞれの信号を搬送するように、前記それぞれの端子を前記第３の超小型電子素子及び前記第４の超小型電子素子の対応するコンタクトに電気的に結合する第３の接続及び第４の接続を含み、前記第１の接続、前記第２の接続、前記第３の接続、及び前記第４の接続によって搬送される前記信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受け、
    前記面の中央領域は第１の平行な軸と、該第１の平行な軸を横切る第２の平行な軸とによって画定され、各第１の軸は前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの一方の超小型電子素子の面積をそれぞれ二等分し、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれの超小型電子素子の対向する第１の縁部及び第２の縁部に対して平行な方向に延在し、各第２の軸は前記第３の超小型電子素子及び前記第４の超小型電子素子のうちの一方の超小型電子素子の面積をそれぞれ二等分し、前記第３の超小型電子素子及び前記第４の超小型電子素子のそれぞれの超小型電子素子の対向する第１の縁部及び第２の縁部に対して平行な方向に延在する、請求項１１に記載の超小型電子パッケージ。
  17. 前記パッケージング構造は、前記超小型電子素子に面する表面においてコンタクトを有する基板を含み、前記超小型電子素子のコンタクトは基板コンタクトに面し、該基板コンタクトに接合される、請求項１６に記載の超小型電子パッケージ。
  18. 前記第１の平行な軸はそれぞれ前記第３の超小型電子素子又は前記第４の超小型電子素子のうちの厳密に一方を横切り、前記第２の平行な軸はそれぞれ前記第１の超小型電子素子又は前記第２の超小型電子素子のうちの厳密に一方を横切る、請求項１６に記載の超小型電子パッケージ。
  19. 前記端子に隣接し、かつ電気的に接続されるパネルコンタクトを有する回路パネルを更に備え、各接続群によって前記超小型電子素子に搬送される信号が前記パッケージング構造及び前記回路パネルを通って同じ持続時間の遅延を受けるように、前記回路パネルは、その上に遅延整合を与える導電性素子を有する、請求項１に記載の超小型電子パッケージを含む超小型電子アセンブリ。
  20. 前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記パッケージング構造の前記面に対して平行な方向において互いに離間して配置される、請求項１に記載の超小型電子パッケージ。
  21. 前記パッケージング構造は、少なくとも１つの開口部が中を貫通して延在する基板を含み、前記第２の超小型電子素子は、該第２の超小型電子素子のコンタクトが前記第１の超小型電子素子の縁部を越えて配置されるように、前記第１の超小型電子素子の上に部分的に重なり、前記第２の超小型電子素子の前記対応するコンタクトへの接続は、前記少なくとも１つの開口部と位置合わせされる部分を有するリードを含む、請求項１に記載の超小型電子パッケージ。
  22. 前記第２の超小型電子素子の１つの面は前記第１の超小型電子素子及び前記基板に向けられ、前記第２の超小型電子素子のコンタクトは、該第２の超小型電子素子の前記面の中央領域に配置される、請求項２１に記載の超小型電子パッケージ。
  23. 前記第１の超小型電子素子の１つの面は前記基板に向かって、かつ前記第２の超小型電子素子から離れるように向けられ、前記第１の超小型電子素子のコンタクトは、該第１の超小型電子素子の前記面の中央領域に配置される、請求項２２に記載の超小型電子パッケージ。
  24. 前記リードは、前記少なくとも１つの開口部を通って延在するワイヤボンドを含む、請求項２１に記載の超小型電子パッケージ。
  25. 前記少なくとも１つの開口部は、第１のボンド窓及び第２のボンド窓を含み、前記接続は、前記第１のボンド窓と位置合わせされる部分を有する前記第１の超小型電子素子に結合される第１のリードと、前記第２のボンド窓と位置合わせされる部分を有する前記第２の超小型電子素子に結合される第２のリードと、を含む、請求項２１に記載の超小型電子パッケージ。
  26. 前記第１のリード及び前記第２のリードが結合される前記端子のうちの少なくとも幾つかは、前記第１のボンド窓と前記第２のボンド窓との間に配置される、請求項２５に記載の超小型電子パッケージ。
  27. 前記第１の超小型電子素子は、その前面において、かつ該前面と対向する背面においてコンタクトを有し、前記背面は前記パッケージング構造に実装され、前記リードは、前記コンタクトと前記パッケージング構造との間に接続されるワイヤボンドを含む、請求項１に記載の超小型電子パッケージ。
  28. 前記第１の超小型電子素子又は前記第２の超小型電子素子の少なくとも一方はメモリ記憶アレイを含み、前記第１の超小型電子素子又は前記第２の超小型電子素子の少なくとも一方はマイクロコントローラを含む、請求項１に記載の超小型電子パッケージ。
  29. 前記パッケージング構造は、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記コンタクト支持面上に形成される誘電体層と、該誘電体層に対して平行な方向に延在するトレースと、前記誘電体層の厚みを少なくとも部分的に通って延在し、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記コンタクトと電気的に結合される金属化ビアとを含み、前記端子は、前記トレース及び前記ビアによって前記コンタクトに電気的に接続される、請求項１に記載の超小型電子パッケージ。
  30. 超小型電子パッケージを作製する方法であって、
    第１の超小型電子素子及び第２の超小型電子素子と、複数の端子が１つの面において配置されるパッケージング構造と、を結合する電気的接続を形成するステップを含み、
    前記端子は、前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成され、
    前記接続はそれぞれの信号を搬送する接続群を含み、各接続群は、前記パッケージのそれぞれの端子から前記第１の超小型電子素子上の対応するコンタクトまで延在する第１の接続と、前記それぞれの端子から前記第２の超小型電子素子上の対応するコンタクトまで延在する第２の接続と、を含み、前記第１の接続及び前記第２の接続は、各接続群内の前記第１の接続及び前記第２の接続によって搬送されるそれぞれの信号が、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれと、の間で同じ持続時間の伝搬遅延を受けるように構成される、方法。
  31. 前記パッケージング構造は前記面を画定する縁部を有し、該面はその中央部分を占有する中央領域と、前記中央部分と前記縁部のうちの少なくとも１つとの間の前記面の一部を占有する第２の領域と、を有し、前記端子は、前記中央領域において露出する第１の端子と、前記第２の領域において露出する第２の端子と、を含み、
    前記接続群は、前記第１の端子と前記対応するコンタクトとを結合し、
    前記超小型電子パッケージは、前記第２の端子と前記超小型電子素子のコンタクトとを電気的に結合する更なる接続を含む、請求項３０に記載の方法。
  32. 前記パッケージング構造は、少なくとも１つの開口部が中を貫通して延在する基板を含み、前記第２の超小型電子素子は、該第２の超小型電子素子のコンタクトが前記第１の超小型電子素子の縁部を越えて配置されるように、前記第１の超小型電子素子の上に部分的に重なり、前記第２の超小型電子素子の前記対応するコンタクトへの接続は、前記少なくとも１つの開口部と位置合わせされる部分を有するリードを含む、請求項３０に記載の方法。
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