KR20120057289A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 회로패턴이 포함된 상면 및 그 반대면인 하면을 갖는 기판, 그리고 상기 기판을 관통하는 관통전극을 포함할 수 있다. 상기 관통전극은 상기 하면으로부터 돌출된 돌출부를 포함하고, 상기 하면으로부터 상기 돌출부를 향해 연장되어 상기 돌출부의 측면을 감싸는 지지부를 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
전자 제품의 소형, 경량화, 고속화 및 고용량화 추세가 진전됨에 따라 전자 제품에 사용되는 반도체 장치의 발전 방향도 변화되고 있다. 이러한 변화의 기본 방향은 전자 제품의 발전 방향에 부응하기 위한 것이다. 최근 개발이 활발하게 이루어지는 반도체 장치는 반도체 칩들을 적층하여 다수의 반도체 칩을 하나의 반도체 장치 내에 포함하는 기술이다. 반도체 패키징 기술은 반도체 패키지가 차지하는 면적을 현저하게 축소시키고, 메모리의 고용량화에 적합하고, 시스템 인 패키지(SIP)와 같이 여러 반도체 장치의 기능을 하나로 통합시키는데 적합하다.
반도체 칩을 적층하는 방법으로는 반도체 칩 위에 별도로 재배선 공정을 실행하여 반도체 칩의 상부 구조를 변경하거나, 혹은 반도체 칩에 관통전극을 형성하는 방법이 있다. 후자의 관통전극을 이용한 반도체 패키징은 반도체 제품의 향상된 성능(high performance), 높은 밀도(high density), 낮은 프로파일(low profile) 등의 장점이 있다.
본 발명의 목적은 관통전극을 갖는 반도체 장치 및 그 제조방법을 제공함에 있다. 본 발명의 다른 목적은 관통전극이 손상되는 것을 방지하여 기계적 및 전기적 특성이 우수한 반도체 장치 및 그 제조방법을 제공함에 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 장치는: 회로패턴이 포함된 상면 및 그 반대면인 하면을 갖는 기판; 그리고 상기 기판을 관통하는 관통전극을 포함할 수 있다. 상기 관통전극은 상기 하면으로부터 돌출된 돌출부를 포함하고, 상기 기판은 상기 하면으로부터 상기 돌출부를 향해 연장되어 상기 돌출부의 측면을 감싸는 지지부를 포함할 수 있다.
본 실시예의 장치에 있어서, 상기 지지부는 상기 돌출부의 돌출 길이보다 작은 높이를 가질 수 있다.
본 실시예의 장치에 있어서, 상기 지지부는 상기 돌출부의 돌출 길이의 절반분보다 큰 높이를 가지며, 적어도 상기 돌출부의 절반분을 감쌀 수 있다.
본 실시예의 장치에 있어서, 상기 지지부는 상기 돌출부로부터 멀어질수록 내리막 경사질 수 있다.
본 실시예의 장치에 있어서, 상기 지지부는 상기 하면으로부터 상기 돌출부를 향해 오르막 경사를 갖는 원뿔형이고, 상기 원뿔형 지지부의 중심축을 따라 상기 관통전극이 배치될 수 있다.
본 실시예의 장치에 있어서, 상기 지지부는 상기 돌출부의 길이보다 작은 높이와, 상기 높이보다 큰 길이의 밀변을 포함하는 직각삼각형 단면을 가질 수 있다.
본 실시예의 장치에 있어서, 상기 지지부의 밑변 길이는 상기 지지부의 높이보다 적어도 2배 이상일 수 있다.
본 실시예의 장치에 있어서, 상기 지지부는 상기 기판과 동일한 물질로 구성될 수 있다.
본 실시예의 장치에 있어서, 상기 관통전극의 측면 상에 배치되어 상기 관통전극을 상기 기판으로부터 전기적으로 절연시키는 절연막; 그리고 상기 돌출부의 측면과 상기 기판의 하면을 덮는 보호막을 더 포함할 수 있다.
본 실시예의 장치에 있어서, 상기 관통전극은 상기 상면으로부터 돌출된 상부 돌출부를 더 포함하고, 상기 상면으로부터 상기 상부 돌출부를 향해 연장되어 상기 상부 돌출부의 측면을 감싸는 상부 지지부를 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 장치의 제조방법은: 상면과 그 반대면인 하면을 포함하고, 상기 상하면을 통해 노출되는 관통전극이 포함된 기판을 제공하고; 상기 기판의 하면을 리세스시켜 상기 하면에 비해 상기 상면에 더 인접한 리세스된 하면을 형성하고; 그리고 상기 리세스된 하면을 덮는 보호막을 형성하는 것을 포함할 수 있다. 상기 리세스된 하면을 형성하는 것은 상기 리세스된 하면으로부터 돌출된 상기 관통전극의 돌출부에 인접한 지지부를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 지지부를 형성하는 것은: 상기 관통전극을 상기 리세스된 하면으로부터 돌출시키고; 그리고 상기 리세스된 하면으로부터 돌출된 상기 관통전극의 돌출부를 향해 오르막 경사지고, 상기 관통전극의 돌출부 측면을 감싸는 상기 지지부를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 지지부는 상기 리세스된 하면에서부터 오르막 경사지게 신장되어 상기 돌출부의 길이의 절반분보다 큰 높이를 가지는 원뿔형 지지부를 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 지지부의 밑변의 길이는 상기 지지부의 높이보다 적어도 2배 이상일 수 있다.
본 실시예의 방법에 있어서, 상기 기판의 하면을 리세스시키는 것은 물과 실리카와 아민계화합물을 포함하는 슬러리를 이용하여 상기 하면을 화학기계적 연마하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 보호막을 형성하는 것은: 상기 관통전극의 돌출부 및 상기 하면을 덮는 절연막을 형성하고; 그리고 상기 절연막을 선택적으로 제거하여 상기 관통전극의 돌출부를 노출시키는 상기 보호막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 절연막은 상기 지지부 상에 형성되는 폴딩부를 포함하고, 상기 폴딩부를 이루는 상기 절연막의 수평분과 수직분 사이의 폴딩 각도는 90°이상일 수 있다.
본 실시예의 방법에 있어서, 상기 기판을 제공하는 것은: 상기 기판보다 큰 두께를 가지며, 제1 면과 그 반대면인 제2 면을 포함하는 베어 기판을 제공하고; 상기 베어 기판을 선택적으로 식각하여 상기 제1 면에서부터 상기 제2 면을 향해 연장되는 홀을 형성하고; 상기 홀 내에 상기 관통전극을 형성하고; 그리고 상기 제2 면을 연마하여 상기 관통전극의 양단을 노출시키는 상기 기판을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판의 상면을 리세스시켜 상기 상면에 비해 상기 하면에 더 인접한 리세스된 상면을 형성하는 것을 더 포함할 수 있다. 상기 리세스된 상면을 형성하는 것은 상기 리세스된 상면으로부터 돌출된 상기 관통전극의 제2 돌출부 측면을 둘러싸는 제2 지지부를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판은 웨이퍼 레벨의 기판을 포함하고; 상기 웨이퍼 레벨 기판 상에 복수개의 반도체 칩들을 실장하고; 그리고 상기 반도체 칩들을 몰딩하는 웨이퍼 레벨의 몰딩막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 반도체 칩들과 상기 웨이퍼 레벨 기판 사이에 언더필링막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 웨이퍼 레벨 기판을 칩 레벨 기판을 분리하고; 그리고 상기 칩 레벨 기판 상에 상기 반도체 칩이 실장된 반도체 패키지를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판을 접착막의 개재하에 캐리어에 부착하고; 그리고 상기 칩 레벨 기판으로 분리하기 이전이나 이후에 상기 캐리어를 제거하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판의 상면에 상기 관통전극과 연결되는 상부 단자를 형성하고; 그리고 상기 기판의 하면에 상기 관통전극과 연결되는 하부 단자를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 상부 및 하부 단자들 중 적어도 어느 하나와 상기 관통전극 사이에 재배선을 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 장치의 제조방법은: 상면과 제1 하면을 포함하고, 상기 상면을 통해서는 노출되고 상기 제1 하면을 통해서는 노출되지 아니하는 관통전극이 포함된 베어 기판을 제공하고; 상기 제1 하면을 연마하여, 상기 제1 하면에 비해 상기 상면에 더 인접하며 상기 관통전극을 노출시키는 제2 하면을 갖는 기판을 형성하고; 상기 제2 하면을 리세스시켜 상기 제2 하면에 비해 상기 상면에 더 인접한 제3 하면을 형성하고; 그리고 상기 제3 하면을 덮는 보호막을 형성하는 것을 포함할 수 있다. 상기 제3 하면을 형성하는 것은: 상기 관통전극의 일부를 상기 제3 면으로부터 돌출시키고; 그리고 상기 제3 하면으로부터 돌출된 상기 관통전극의 돌출부를 향해 오르막 경사지고, 상기 관통전극의 돌출부 측면을 감싸는 지지부를 형성하는 것을 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 베어 기판 상에 접착막의 개재하에 캐리어를 부착하는 것을 더 포함할 수 있다. 상기 캐리어는 상기 베어 기판의 상면과 대면할 수 있다.
본 발명에 의하면, 화학기계적 연마 공정을 적절히 제어하므로써 관통전극의 돌출부를 감싸는 테일을 형성하여 공정상 관통전극이 파괴되는 현상을 없애거나 최소화할 수 있다. 이에 따라 반도체 장치의 수율을 향상시킬 수 있고, 기계적 및 전기적 특성이 향상된 반도체 장치를 제조할 수 있는 효과가 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 1b는 도 1a의 일부를 확대 도시한 단면도이다.
도 2a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2b는 도 2a의 일부를 확대 도시한 단면도이다.
도 3a는 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 패키지를 도시한 단면도이다.
도 3b는 도 3a의 일부를 확대 도시한 단면도이다.
도 4a 내지 4c는 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 패키지를 도시한 단면도이다.
도 5a 내지 5k는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 도시한 것으로, 도 5f는 사시도이고 나머지는 단면도이다.
도 5e는 도 5d의 일부를 각각 도시한 단면도이다.
도 5h는 도 5g의 일부를 각각 도시한 단면도이다.
도 6a 및 6b는 본 발명의 실시예에 따른 반도체 장치의 제조방법에 있어서 일부를 확대 도시한 단면도이다.
도 7a 및 7b는 본 발명의 실시예에 따른 반도체 장치의 제조방법에 있어서 일부를 확대 도시한 단면도이다.
도 8a 및 8b는 본 발명의 실시예에 따른 반도체 장치의 제조방법에 있어서 일부를 확대 도시한 단면도이다.
도 9a 내지 9c는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도이다. 도 9c는 도 9b의 일부를 확대 도시한 단면도이다.
도 10a 내지 10d는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도이다.
도 11a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 11b는 도 11a의 일부를 확대 도시한 단면도이다.
도 12a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 12b는 도 12a의 일부를 확대 도시한 단면도이다.
도 13a 내지 13k는 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 패키지의 제조방법을 도시한 단면도로서, 도 13e는 도 13의 일부를 도 13g는 도 13f의 일부를 확대 도시한 단면도이다.
도 14a 내지 14c는 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 패키지의 제조방법을 도시한 단면도이다.
도 15a는 본 발명의 실시예에 따른 반도체 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 15b는 본 발명의 다양한 실시예에 따른 반도체 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 반도체 장치 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<장치실시예 1>
도 1a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 1b는 도 1a의 일부를 확대 도시한 단면도이다.
도 1a 및 1b를 참조하면, 반도체 장치(100)는 기판(101)을 관통하는 복수개의 관통전극들(110)을 포함하는 반도체 칩일 수 있다. 기판(101)은 상면(101a)과 그 반대면인 하면(101d)을 가지며 관통전극(110)의 양단은 상면(101a) 및 하면(101d)을 통해 각각 노출될 수 있다. 상면(101a)은 회로패턴(105)이 형성되는 활성면일 수 있다. 회로패턴(105)은 메모리 회로, 비메모리 회로, 혹은 이들의 조합일 수 있다. 관통전극(110)은 하면(101d)으로부터 돌출된 돌출부(110p)를 포함할 수 있다. 다른 예로, 관통전극(110)은 상면(101a)으로부터 돌출될 수도 있다. 반도체 장치(100)는 관통전극(110)과 전기적으로 연결된 금속배선(112), 상하면(101a,101d)을 덮는 보호막(142,132), 그리고 관통전극(110)의 측면을 둘러싸며 기판(101)으로부터 절연시키는 절연막(103)을 더 포함할 수 있다. 상면(101a) 상의 보호막(142)은 금속배선(112)을 노출시킬 수 있고, 하면(101d) 상의 보호막(132)은 관통전극(110)의 돌출부(110p)를 노출시킬 수 있다. 관통전극(110)은 회로패턴(105)과 전기적으로 연결되어 전기신호의 경로로 사용되거나 혹은 회로패턴(105)과 전기적으로 연결되지 아니할 수 있다.
본 실시예에 의하면, 하면(101d)은 평탄면(101f)과 경사면(101s)을 가지며, 경사면(101s)은 평탄면(101f)으로부터 관통전극(110)을 향해 오르막 경사질 수 있다. 기판(101)은 하면(101d)의 평탄면(101f)으로부터 경사지게 돌출된 테일(120: tail)을 포함할 수 있다. 테일(120)은 경사면(101s)에 의해 정의될 수 있고, 이를테면 중심축에 관통전극(110)이 배치된 원뿔형일 수 있다. 테일(120)은 관통전극(110)의 돌출부(110p)를 감싸며, 관통전극(110)에 스트레스가 인가되는 경우 관통전극(110)이 쓰러지지 않도록 지지할 수 있다. 테일(120)은 기판(101)과 동일 물질, 가령 실리콘(Si)으로 구성될 수 있다.
<장치실시예 2>
도 2a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 2b는 도 2a의 일부를 확대 도시한 단면도이다.
도 2a 및 2b를 참조하면, 반도체 장치(100a)는 도 1a 및 1b의 반도체 장치(100)와 유사하게 하면(101d)에 테일(120)이 포함되고, 관통전극(110)이 형성된 기판(101)을 포함할 수 있다. 본 실시예에 따르면, 상면(101a)이 하면(101d)과 동일 유사하게 평탄면(101f')과 경사면(101s')을 포함하고, 경사면(101s')은 관통전극(110)을 둘러싸는 테일(150)을 정의할 수 있다. 테일(150)은 테일(120)과 동일 유사하게 중심축에 관통전극(110)이 배치된 원뿔형일 수 있다. 본 실시예에 의하면, 관통전극(110)은 상하면(101a,101d)을 통해 그 양단이 돌출되고, 그 돌출부들은 테일(120,150)에 의해 감싸질 수 있다. 이외는 반도체 장치(100)와 동일 유사하게 구성될 수 있다.
<반도체 패키지의 예>
도 3a는 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 패키지를 도시한 단면도이다. 도 3b는 도 3a의 일부를 확대 도시한 단면도이다.
도 3a를 참조하면, 반도체 패키지(1)는 패키지 기판(50)과, 그 패키지 기판(50) 상에 실장된 하나 혹은 그 이상의 반도체 장치(100)를 포함할 수 있다. 반도체 장치(100)는 도 1a 및 1b에 도시된 바와 동일 유사하게 구성될 수 있다. 패키지 기판(50)은 내부에 연결 배선(52)이 형성된 인쇄회로기판(PCB)일 수 있다. 반도체 장치(100)는 하면(101d)이 패키지 기판(50)을 향한 상태로 실장되고, 관통전극(110)을 통해 패키지 기판(50)과 전기적으로 연결될 수 있다. 일례로, 반도체 장치(100)와 패키지 기판(50) 사이의 전기적 연결은 관통전극(110)이 연결 배선(52)에 직접 접속하거나 혹은 관통전극(110)과 연결 배선(52) 사이에 연결부(60)가 더 배치되므로써 구현될 수 있다. 반도체 패키지(1)를 외부 장치와 연결하는 연결 배선(52)에 접속된 솔더볼(54)이 더 포함될 수 있다.
도 3b를 참조하면, 연결부(60)는 관통전극(110)의 돌출부(110p)를 에워싸는 금속 범프(62)를 포함할 수 있다. 연결부(60)는 금속 범프(62) 상에 마련된 솔더(64)를 더 포함할 수 있다. 솔더(64)는 금속 범프(62)와 연결 배선(52) 간의 접착력을 더 높일 수 있다.
<멀티칩 패키지의 예>
도 4a 내지 4c는 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 패키지를 도시한 단면도이다.
도 4a를 참조하면, 반도체 패키지(2)는 패키지 기판(50)과, 그 패키지 기판(50) 상에 실장된 반도체 장치들(100,200,300)을 포함할 수 있다. 반도체 장치들(100-300)은 서로 다른 종류의 반도체 장치일 수 있다. 예컨대, 반도체 장치들(100-300) 중 어느 하나는 통신용 반도체 장치, 다른 하나는 메모리 장치, 또 다른 하나는 다른 메모리 혹은 비메모리 장치일 수 있다.
반도체 장치들(100-300) 중 적어도 어느 하나, 가령 반도체 장치(100)는 도 1a 및 1b에 도시된 바와 동일 유사하게 구성될 수 있다. 이 반도체 장치(100)는 연결부(60)를 통해 관통전극(110)이 연결 배선(52)에 접속되므로써 패키지 기판(50)에 전기적으로 연결될 수 있다. 반도체 장치(200)는 회로패턴(205)에 전기적으로 연결된 관통전극(210)을 포함할 수 있다. 일례로, 이 반도체 장치(200)는 플립칩 본딩되어 반도체 장치(100)에 전기적으로 연결될 수 있다. 따라서, 반도체 장치(200)는 관통전극(210)에 접속된 연결부(70)를 통해 금속배선(112)에 접속하므로써 반도체 장치(100)와 전기적으로 연결될 수 있다. 반도체 장치(300)는 회로패턴(305)에 전기적으로 연결된 본딩패드(307)를 포함할 수 있다. 일례로, 이 반도체 장치(300)는 반도체 장치(200) 상에 절연성 접착막(80)의 개재하에 실장되고, 본딩패드(307)에 접속된 본딩 와이어(310)가 연결 배선(52)에 접속될 수 있다. 이에 따라, 반도체 장치(300)는 다른 반도체 장치들(100,200)과는 직접적으로 전기적으로 연결되지 아니하고, 본딩 와이어(310)에 의해 패키지 기판(50)과 전기적으로 연결될 수 있다.
반도체 패키지(2)는 제1 전기적 장치(90) 및 제2 전기적 장치(92) 중 적어도 어느 하나에 전기적으로 연결될 수 있다. 예컨대, 반도체 장치들(100-300)은 제1 및 제2 전기적 장치들(90,92) 중 어느 하나에 전기적으로 연결될 수 있다. 다른 예로, 반도체 장치들(100-300) 중 일부는 제1 전기적 장치(90)에 전기적으로 연결되고 다른 일부는 제2 전기적 장치(92)에 전기적으로 연결될 수 있다.
후자의 일례로서, 서로 전기적으로 연결된 반도체 장치들(100,200)은 연결부(60)를 통해 패키지 기판(50)에 전기적으로 연결되고, 패키지 기판(50)에 부착된 하나 혹은 그 이상의 솔더볼들(54)을 통해 혹은 솔더볼들(54)의 매개없이 직접적으로 제1 전기적 장치(90)에 전기적으로 연결될 수 있다(점선 표지). 반도체 장치(300)는 본딩 와이어(310)를 통해 패키지 기판(50)에 전기적으로 연결되고, 패키지 기판(50)에 부착된 하나 혹은 그 이상의 솔더볼들(56)을 통해 혹은 솔더볼들(56)의 매개없이 직접적으로 제2 전기적 장치(92)에 전기적으로 연결될 수 있다(실선 표지). 제1 전기적 장치(90)는 제2 전기적 장치(92)와 서로 다른 기능, 예컨대 제1 전기적 장치(90)는 화상 표시 기능을 제2 전기적 장치(92)는 통신 기능을 가질 수 있다. 이처럼, 서로 다른 종류의 반도체 장치들(100-300)이 패키징된 반도체 패키지(2)는 복합 기능을 가질 수 있다.
도 4b를 참조하면, 반도체 패키지(3)는 패키지 기판(50)과, 그 패키지 기판(50) 상에 실장된 반도체 장치들(200,100,400)을 포함할 수 있다. 반도체 장치들(200,100,400)은 서로 다른 종류의 반도체 장치일 수 있다. 예컨대, 반도체 장치들(200,100,400) 중 어느 하나는 통신용 반도체 장치, 다른 하나는 메모리 장치, 또 다른 하나는 다른 메모리 혹은 비메모리 장치일 수 있다.
반도체 장치들(100,200,400) 중 적어도 어느 하나, 가령 반도체 장치(100)는 도 1a 및 1b에 도시된 바와 동일 유사하게 구성될 수 있다. 반도체 장치(100)에 있어서 관통전극들(110x,110y) 중 하나 혹은 그 이상의 관통전극들(110x)은 회로패턴(105)과 전기적으로 연결되지 않은 더미 전극들일 수 있고, 나머지 관통전극들(110y)은 회로패턴(105)과 전기적으로 연결된 전극들일 수 있다.
반도체 장치(200)는 회로패턴(205)에 전기적으로 연결된 관통전극들(210x, 210y)을 포함할 수 있고, 플립칩 본딩 방식으로 패키지 기판(50)에 전기적으로 연결될 수 있다. 예컨대, 반도체 장치(200)는 페이스 다운(face down)되어 패키지 기판(50) 상에 실장되고, 관통전극들(210x,201y)은 연결부들(70)을 통해 혹은 연결부들(70)의 매개없이 직접적으로 연결 배선들(52)에 접속되므로써 패키지 기판(50)에 전기적으로 연결될 수 있다. 반도체 장치(100)는 반도체 장치(200) 상에 실장되어 관통전극들(110y)과 관통전극들(210x,210y)이 연결부들(60)을 매개로 혹은 연결부들(60)의 매개없이 직접 접속되므로써 반도체 장치(200)에 전기적으로 연결될 수 있다.
반도체 장치(400)는 회로패턴(405)에 전기적으로 연결된 관통전극들(410)을 포함할 수 있고, 플립칩 본딩 방식으로 반도체 장치(100) 상에 실장될 수 있다. 예컨대, 반도체 장치(400)는 페이스 다운되어 반도체 장치(200) 상에 실장되고, 관통전극들(410)이 연결부들(40)을 통해 혹은 연결부들(40)의 매개없이 직접적으로 더미 관통전극들(110x)과 접속될 수 있다.
더미 관통전극들(110x)은 관통전극들(410)과 관통전극들(210x) 간의 전기적 신호의 전달 경로를 제공하여 반도체 장치(400)를 반도체 장치(200)에 전기적으로 연결할 수 있다. 본 실시예에 의하면, 반도체 장치(400)는 반도체 장치(100)와 전기적으로 연결되지 아니하고 반도체 장치(200)와 전기적으로 연결될 수 있다. 반도체 장치(100)는 반도체 장치(200)와 전기적으로 연결되고, 반도체 장치(200)는 반도체 장치(100) 및 반도체 장치(400)와 전기적으로 연결될 수 있다.
여기서 “전기적으로 연결되지 아니한다”라는 의미는 반도체 장치들 간에 “데이터 신호를 주고 받을 수 있는 연결이 되지 않는다”라는 것을 의미하는 것이지 전기적으로 절연된다라는 것을 의미하는 것은 아니다. 다시 말해, “반도체 장치(400)는 반도체 장치(100)와 전기적으로 연결되지 아니하고 반도체 장치(200)와 전기적으로 연결될 수 있다”라는 것은“반도체 장치(400)는 반도체 장치(100)와는 데이터 신호를 주고 받지는 아니하고, 반도체 장치(100)의 더미 관통전극(110x)이 관통전극(410)과 관통전극(210x) 간의 전기적 신호의 전달 경로로 제공되므로, 반도체 장치(400)는 더미 관통전극(110x)의 매개하에 반도체 장치(200)와 데이터 신호를 주고 받을 수 있다”라는 의미를 포함하는 것으로 해석할 수 있다. 이는 도 4c에 있어서도 마찬가지다.
반도체 장치들(200,100,400)은 서로 다른 전기적 장치들(90,92)에 전기적으로 연결될 수 있다. 가령, 서로 전기적으로 연결된 반도체 장치들(100,200)은 연결부들(70)을 통해 패키지 기판(50)에 전기적으로 연결되고, 패키지 기판(50)에 부착된 하나 혹은 그 이상의 솔더볼들(54)을 통해 혹은 솔더볼들(54)의 매개없이 직접적으로 제1 전기적 장치(90)에 전기적으로 연결될 수 있다(점선 표지). 서로 전기적으로 연결된 반도체 장치들(200,400)은 연결부들(70)을 통해 패키지 기판(50)에 전기적으로 연결되고, 패키지 기판(50)에 부착된 하나 혹은 그 이상의 솔더볼들(56)을 통해 혹은 솔더볼들(56)의 매개없이 직접적으로 제2 전기적 장치(92)에 전기적으로 연결될 수 있다(실선 표지). 제1 전기적 장치(90)는 제2 전기적 장치(92)와 서로 다른 기능, 예컨대 제1 전기적 장치(90)는 화상 표시 기능을 제2 전기적 장치(92)는 통신 기능을 가질 수 있다. 이처럼, 서로 다른 종류의 반도체 장치들(100,200,400)이 패키징된 반도체 패키지(3)는 복합 기능을 가질 수 있다.
다른 예로, 반도체 장치(200)에 있어서 더미 관통전극(110x)과 접속되는 관통전극(210x)은 회로패턴(205)과 전기적으로 연결되지 아니하는 더미 전극이고, 다른 관통전극(210y)은 회로패턴(205)과 전기적으로 연결된 전극일 수 있다. 본 실시예에 의하면, 반도체 장치(400)는 반도체 장치(100) 및 반도체 장치(200)와는 전기적으로 연결되지 아니할 수 있다. 반도체 장치(100) 및 반도체 장치(200)는 서로 접속된 관통전극들(110y)과 관통전극들(210y)에 의해 서로 전기적으로 연결될 수 있다.
도 4c를 참조하면, 반도체 패키지(4)는 패키지 기판(50) 상에 실장된 서로 다른 종류의 반도체 장치들(100,200,400)을 포함할 수 있다. 일례로, 반도체 장치들(100,200,400) 중 어는 하나는 통신용 반도체 장치, 다른 하나는 메모리 장치, 또 다른 하나는 다른 메모리 혹은 비메모리 장치일 수 있다.
반도체 장치(100)는 도 1a 및 1b에 도시된 바와 동일 유사하게 구성될 수 있다. 반도체 장치(100)는 회로패턴들(105)과 전기적으로 연결된 관통전극들(110y)과 회로패턴(105)과 전기적으로 연결되지 아니한 더미 관통전극들(110x)을 포함할 수 있다. 반도체 장치(100)는 회로패턴(105)의 형성 이후 금속배선(112)의 형성 이전에 형성된 관통전극들(110x,110y)을 포함하는 비아 미들(via middle) 구조를 포함할 수 있다. 예컨대 기판(101) 상에 회로패턴들(105)을 덮는 보호막(142)을 형성한 후, 기판(101) 및 보호막(142)을 관통하는 관통전극들(110x,110y)을 형성할 수 있다. 그런다음 보호막(142) 상에는 관통전극들(110x,110y)과 연결된 금속배선들(112)과 금속배선들(112)을 절연시키는 절연막(145)을 형성할 수 있다. 반도체 장치(100)는 반도체 장치(200) 상에 플립칩 본딩되어 실장되고, 금속배선들(112)에 접속되는 연결부들(65)의 매개하에 반도체 장치(200)와 전기적으로 연결될 수 있다.
반도체 장치(200)는 회로패턴들(205)과 연결된 관통전극들(210x,210y)을 포함할 수 있고, 플립칩 본딩 방식으로 패키지 기판(50)에 전기적으로 연결될 수 있다. 예컨대, 반도체 장치(200)는 페이스 다운되어 패키지 기판(50) 상에 실장되고, 관통전극들(210x,210y)은 연결부들(70)을 통해 혹은 연결부들(70)의 매개없이 직접적으로 연결 배선들(52)에 접속되므로써 패키지 기판(50)에 전기적으로 연결될 수 있다. 반도체 장치(200)의 관통전극들(210x,210y)은 반도체 장치(100)의 관통전극들(110x,110y)과 접속할 수 있다.
반도체 장치(400)는 회로패턴(405)에 전기적으로 연결된 관통전극(410)을 포함할 수 있고, 플립칩 본딩 방식으로 반도체 장치(100) 상에 실장될 수 있다. 예컨대, 반도체 장치(400)는 연결부들(40)을 통해 혹은 연결부들(40)의 매개없이 직접적으로 더미 관통전극들(110x)과 접속될 수 있다.
상기 예에 의하면, 더미 관통전극(110x)은 관통전극(410)과 관통전극(210x) 사이에 전기적 신호의 전달 경로로 제공되므로써, 반도체 장치(400)는 반도체 장치(100)에는 전기적으로 연결되지 아니하고 반도체 장치(200)에 전기적으로 연결될 수 있다. 관통전극(110y)은 관통전극(210y)과 연결되므로써, 반도체 장치(100)는 반도체 장치(200)에 연결될 수 있다.
반도체 장치들(100,200,400)은 서로 다른 전기적 장치들(90,92)에 전기적으로 연결될 수 있다. 예컨대, 서로 전기적으로 연결된 반도체 장치들(100,200)은 연결부들(70)을 통해 패키지 기판(50)에 전기적으로 연결되고, 패키지 기판(50)에 부착된 하나 혹은 그 이상의 솔더볼들(54)을 통해 혹은 솔더볼들(54)의 매개없이 가령 화상 표시 기능을 갖는 제1 전기적 장치(90)에 전기적으로 연결될 수 있다(점선 표지). 서로 전기적으로 연결된 반도체 장치들(200,400)은 연결부들(70)을 통해 패키지 기판(50)에 전기적으로 연결되고, 패키지 기판(50)에 부착된 하나 혹은 그 이상의 솔더볼들(56)을 통해 혹은 솔더볼들(56)의 매개없이 가령 통신 기능을 갖는 제2 전기적 장치(92)에 전기적으로 연결될 수 있다(실선 표지).
다른 예로, 반도체 장치(200)에 있어서 더미 관통전극(110x)과 연결되는 관통전극(210x)은 회로패턴(205)과 전기적으로 연결되지 아니한 더미 관통전극이고, 다른 관통전극(210y)은 회로패턴(205)과 전기적으로 연결된 전극일 수 있다. 본 실시예에 의하면, 반도체 장치(400)는 반도체 장치들(100,200)과는 전기적으로 연결되지 아니하고 패키지 기판(50)과 전기적으로 연결될 수 있다.
<방법실시예 1>
도 5a 내지 5k는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 도시한 것으로, 도 5f는 사시도이고 나머지는 단면도이다. 도 5e 및 5h는 도 5d 및 5g의 일부를 각각 도시한 단면도이다.
도 5a를 참조하면, 상면(101a)과 그 반대면인 제1 하면(101b)을 갖는 베어 기판(104)을 제공할 수 있다. 베어 기판(104)은 실리콘 웨이퍼 혹은 소이(SOI) 기판일 수 있다. 베어 기판(104)은 개별적인 칩으로 분리된 칩 레벨 혹은 분리되지 않은 웨이퍼 레벨일 수 있다. 베어 기판(104)의 상면(101a)은 회로패턴(105)이 형성되는 활성면일 수 있다. 회로패턴(105)은 메모리 회로, 비메모리 회로, 혹은 이들의 조합을 포함할 수 있다.
베어 기판(104)에는 하나 이상의 관통전극(110)이 형성되어 있을 수 있다. 관통전극(110)은 베어 기판(104)을 식각하여 형성된 홀(102) 내에 폴리실리콘이나 구리 등과 같은 전도체가 채워져 형성될 수 있다. 홀(102) 내에는 베어 기판(104)과 관통전극(110)을 전기적으로 절연시킬 수 있는 절연막(103)이 더 형성되어 있을 수 있다. 절연막(103)은 홀(102)의 내벽에 실리콘산화막이나 실리콘질화막을 증착하여 형성할 수 있다. 홀(102)은 상면(101a)은 노출시키되 제1 하면(101b)은 노출시키지 않을 수 있다. 관통전극(110)은 회로패턴(105)이 형성된 이후 혹은 그 이전에 형성할 수 있다. 관통전극(110)은 회로패턴(105)과 전기적으로 연결되어 전기적 신호의 경로로 제공될 수 있다. 혹은 복수개의 관통전극들(110) 중 일부는 회로패턴(105)과 전기적으로 연결되지 아니할 수 있다.
도 5b를 참조하면, 베어 기판(104)을 캐리어(11)에 부착할 수 있다. 캐리어(11)은 유리나 폴리머 혹은 이와 유사한 절연성 물질로 구성될 수 있다. 베어 기판(104)은 캐리어(11) 상에 접착막(11)의 개재하에 부착될 수 있다. 일례로, 베어 기판(104)은 그 상면(101a)이 캐리어(11)를 마주하도록 뒤집은 상태로 부착될 수 있다. 이에 따라 베어 기판(104)의 제1 하면(101b)이 외부로 노출될 수 있다. 캐리어(11)는 후속 공정시 베어 기판(104)을 지지하며 상면(101a) 및/또는 회로패턴(105)을 연마 손상이나 오염으로부터 보호할 수 있다. 다른 예로, 캐리어(11) 대신에 보호 필름(미도시)을 베어 기판(104)의 상면(101a)에 부착할 수 있다.
도 5c를 참조하면, 베어 기판(104)을 가공하여 관통전극(110)을 오픈시키는 박형화된 기판(101)으로 형성할 수 있다. 일례로, 베어 기판(104)의 일부를 제거하여 관통전극(110)을 드러내는 제2 하면(101c)을 가지며 베어 기판(104)보다 얇은 두께를 갖는 기판(101)을 형성할 수 있다. 상기 관통전극 오픈 공정은 화학기계적 연마(CMP), 그라인딩(grinding), 혹은 에치백(etch back) 등으로 진행할 수 있다. 상기 연마 공정시 절연막(103)도 선택적으로 제거될 수 있다.
도 5d를 참조하면, 기판(101)을 가공하여 관통전극(110)을 돌출시킬 수 있다. 일례로, 기판(101)의 일부를 제거하여 관통전극(110)을 돌출시킬 수 있는 레벨을 갖는 제3 하면(101d)을 형성할 수 있다. 제3 하면(101d)은 제2 하면(101c)에 비해 상면(101a)에 더 근접할 수 있다. 상기 관통전극 돌출 공정은 화학기계적 연마(CMP), 그라인딩(grinding), 혹은 에치백(etch back) 등으로 진행할 수 있다.
본 실시예에 의하면, 상기 관통전극 돌출 공정은 물(H20), 연마입자(예: SiO2, CeO2, ZrO2, TiO2, Al2O3), 및 첨가제(예: 아민계 화합물, 수산화칼륨, 수산화나트륨)를 포함하는 슬러리를 이용하는 화학기계적 연마 공정으로 진행할 수 있다. 일례로, 화학기계적 연마 공정은 물, 실리카(SiO2), 아민계화합물을 포함하는 슬러리를 이용할 수 있다. 아민계화합물은 4가 암모늄(quaternary ammonium), 4가 암모늄의 염(quaternary ammoniu salt), 에탄올아민(ethanolamine), 디메탄올아민(dimethanol amine), 트리메탄올아민(trimethanol amine), 에틸렌디아민(ethylene diamine), 브롬화세틸트리메틸암모늄(cetyltrimethyl ammonium bromide), 염화세틸피리디늄(cetylpyridinium chloride), 혹은 이들의 조합을 포함할 수 있다.
4가 암모늄은 수산화테트라메틸암모늄(tetramethyl ammonium hydroxide), 수산화테트라에틸암모늄(tetraethyl ammonium hydroxide), 염화테트라메틸암모늄(tetramethyl ammonium chloride), 염화테트라에틸암모늄(tetraethyl ammonium chloride), 불화테트라메틸암모늄(tetramethyl ammonium fluoride), 불화테트라에틸암모늄(tetraethyl ammonium fluoride), 혹은 이들의 조합일 수 있다.
아민계화합물의 조성에 따라 기판(101)을 이루는 실리콘(Si)의 연마 속도가 달라질 수 있다. 예컨대, 슬러리가 산성을 띠게 되면 연마 효율이 떨어지기 때문에 아민계화합물은 슬러리의 수소이온지수(pH)를 대략 7 내지 12 범위의 염기성으로 조절하여 연마 효율을 높일 수 있다.
도 5e 및 5f를 참조하면, 상기 화학기계적 연마 공정을 이용하여 평탄면(101f)과 경사면(101s)을 갖는 제3 하면(101d: 이하, 하면)을 형성할 수 있다. 경사면(101s)은 평탄면(101f)으로부터 관통전극(110)을 향해 오르막 경사일 수 있다. 이에 따라 기판(101)의 하면(101d)에는 관통전극(110)에 인접한 테일(120: tail)이 형성될 수 있다. 테일(120)은 대체로 직각삼각형의 수직 단면을 가진 원뿔형을 가질 수 있고, 관통전극(110)은 테일(120)의 중심축에 놓여있어 돌출부(110p)가 테일(120)에 의해 감싸질 수 있다. 이에 따라 관통전극(110)의 돌출부(110p)는 테일(120)에 의해 지지될 수 있다. 테일(120)은 관통전극(110)을 중심으로 좌우 대칭형일 수 있다. 테일(120)은 기판(101)과 동일한 물질, 가령 실리콘(Si)으로 구성될 수 있다. 상기 화학기계적 연마 공정시 절연막(103)도 기판(101)과 함께 연마되어 리세스될 수 있다.
도 5g를 참조하면, 기판(101)의 하면(110d) 상에 절연막(130)을 형성할 수 있다. 일례로, 하면(110d) 상에 관통전극(110)을 덮을 정도의 두께를 가지도록 실리콘산화막, 실리콘질화막, 폴리머(예: Polyethylene oxide), 혹은 이들의 조합을 증착하여 절연막(130)을 형성할 수 있다. 절연막(130)의 형태는 테일(120)의 형태에 의해 달라질 수 있다.
도 5h를 참조하면, 테일(120)은 그 높이(H)가 관통전극(110)의 돌출부(110p)의 높이(T)에 비해 작게 형성될 수 있다. 테일(120)의 밑변의 길이(L)는 높이(H)보다 작거나, 동일하거나, 혹은 그 보다 더 클 수 있다. 본 실시예에 의하면, 테일(120)의 길이(L)는 높이(H)보다 크게 형성하는 것이 바람직하다. 상기와 같이 높이(H)보다 큰 길이(L)를 갖는 테일(120)의 형태에 의해 절연막(130)은 테일(120) 상에서 대체로 90°이상의 완만한 폴딩 각도(θ)를 가질 수 있기 때문이다. 본 명세서에서 폴딩 각도(θ)라 함은 절연막(130) 중에서 수평분(130h)과 수직분(130v) 사이의 각도를 의미한다. 상기 완만한 폴딩 각도(θ)를 갖게끔 절연막(130)이 형성되면 도 5i를 참조하여 후술한 바와 같은 공정상의 불량을 없앨 수 있다. 테일(120)의 다양한 형태에 따라 달라지는 절연막(130)의 형태에 대해서는 도 6a 및 6b, 7a 및 7b, 8a 및 8b를 참조하여 후술한다.
도 5i를 참조하면, 본 실시예와 다르게 테일(120)이 없는 경우 절연막(130)을 형성하게 되면 관통전극(110)의 돌출부(110p)와 평평한 하면(110d)이 만나는 폴딩부(133)에서 절연막(130)이 제대로 형성되지 않는 불량이 발생될 수 있다. 이러한 상태에서 후속 연마 공정으로 관통전극(110)의 돌출부(110p)를 덮는 절연막(130)을 제거하는 경우 절연막(130)이 관통전극(110)의 돌출부(110p)를 제대로 지지하지 못하게 될 수 있다. 이에 따라, 연마 공정시 관통전극(110)에 가해지는 스트레스에 의해 관통전극(110)의 돌출부(110p)가 파괴되는 현상이 발생할 수 있다. 그러나, 본 실시예에 의하면 도 5h에 도시된 바와 같이 테일(120)에 의해 절연막(130)은 완만한 폴딩 각도(θ)를 가지도록 형성될 수 있게 되어 절연막(130)은 관통전극(110)의 돌출부(110p)를 지지하는 능력이 향상될 수 있다. 아울러, 관통전극(110)의 돌출부(110p)는 테일(120)에 의해서도 지지될 수 있다.
도 5j를 참조하면, 절연막(130)을 패터닝하여 하면(110d)을 덮되 관통전극(110)을 오픈시키는 보호막(132)을 형성할 수 있다. 상기 절연막(130)의 패터닝은 화학기계적 연마 공정, 그라인딩, 혹은 에치백 공정을 이용할 수 있다. 본 실시예에 의하면, 절연막(130)을 화학기계적 연막 공정이나 그라인딩으로 연마하여 보호막(132)으로 형성할 수 있다. 도 5h 및 5i를 참조하여 전술한 바와 같이 보호막(132) 형성 공정시 테일(120)에 의해 절연막(130)은 완만한 폴딩 각도(θ)를 가지도록 형성될 수 있어 관통전극(110)의 파괴 현상을 없애거나 현저히 줄일 수 있다.
도 5k를 참조하면, 캐리어(11) 및 접착막(13)을 제거한 후, 기판(101)의 상면(101a) 상에 관통전극(110)과 전기적으로 연결되는 금속배선(112)을 형성할 수 있다. 아울러, 기판(101)의 상면(101a)을 덮는 보호막(142)을 실리콘산화막, 실리콘질화막, 폴리머(예: PEOX), 혹은 이들의 조합을 증착하여 형성할 수 있다. 보호막(142)은 금속배선(112)을 오픈시키는 형태로 형성될 수 있다. 이와 다르게, 금속배선(112)과 보호막(142)은 도 5a의 단계에서 미리 형성되어 있을 수 있다.
금속배선(112)과 보호막(142)은 본 발명을 이에 한정하려는 의도는 전혀 아닌 단지 일례이며, 상면(101a) 상에 형성되는 구조는 다양하게 변형될 수 있다. 예컨대, 관통전극(110)이 상면(101a)으로부터 돌출되거나 혹은 관통전극(110)이 금속배선(112)과 같이 더 연장된 모습으로 형성될 수 있다. 상기 일련의 공정으로 반도체 장치(100)를 형성할 수 있다. 기판(101)이 웨이퍼 레벨인 경우 개별적인 칩들로 분리하는 쏘잉 공정이 더 진행될 수 있다.
<실리콘 테일의 예>
도 6a와 6b, 7a와 7b, 그리고 8a와 8b는 본 발명의 실시예에 따른 반도체 장치의 제조방법에 있어서 일부를 확대 도시한 단면도이다.
도 6a를 참조하면, 테일(120)은 그 높이(H)가 관통전극(110)의 돌출부(110p)의 돌출 높이(T)의 약 1/2배, 그 밑변의 길이(L)는 높이(H)의 약 2배를 가지도록 형성될 수 있다. 이 경우 절연막(130)은, 도 6b에 도시된 바와 같이, 폴딩 각도(θ)가 대체로 90°안팎을 가지도록 형성될 수 있다. 본 실시예에 의하면, 절연막(130) 형성시 도 5i에서와 같은 공정상의 불량이 발생되지 않고, 이에 따라 절연막(130)은 관통전극(110)의 돌출부(110p)를 지지하는 능력이 향상될 수 있다.
도 7a를 참조하면, 테일(120)은 관통전극(110)의 돌출부(110p)의 돌출 높이(T)의 약 1/3배, 그 밑변의 길이(L)는 높이(H)의 약 2배를 가지도록 형성될 수 있다. 이 경우 절연막(130)은, 도 7b에 도시된 바와 같이, 폴딩 각도(θ)가 대체로 90°미만, 대략 80°를 가지도록 형성될 수 있다. 상기한 바와 같이, 90°미만의 폴딩 각도(θ)를 갖는 절연막(130)은 폴딩부(133)에서 절연물이 제대로 증착되지 않는 불량이 발생될 가능성이 있을 수 있다.
도 8a를 참조하면, 테일(120)은 관통전극(110)의 돌출부(110p)의 돌출 높이(T)의 약 2/3배, 그 밑변의 길이(L)는 높이(H)의 약 2배를 가지도록 형성될 수 있다. 이 경우 절연막(130)은, 도 8b에 도시된 바와 같이, 폴딩 각도(θ)가 대체로 90°이상, 대략 120°를 가지도록 형성될 수 있다. 상기 예처럼 매우 완만한 폴딩 각도(θ)를 갖는 절연막(130)은 불량없이 온전하게 형성될 수 있다.
이처럼, 테일(120)의 밑변의 길이(L)가 높이(H)의 2배 정도를 가지게끔 형성할 경우 그 높이(H)는 관통전극(110)의 돌출부(110p)의 높이(T)의 대략 1/2배 이상을 가지게끔 형성하는 것이 절연막(130)의 불량을 없애는데 바람직하다.
<방법실시예 2>
도 9a 내지 9c는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도이다. 도 9c는 도 9b의 일부를 확대 도시한 단면도이다.
도 9a를 참조하면, 도 5a 내지 5c를 참조하여 설명한 바와 동일 유사한 공정으로 기판(101)을 연마하여 관통전극들(110)을 오픈시키는 제2 하면(101c)을 형성할 수 있다. 본 실시예에 의하면, 관통전극들(110)은 피치(P1,P2)가 서로 다르게 형성될 수 있다. 예컨대, 관통전극들(110)은 서로 다른 제1 피치(P1)와 제2 피치(P2)를 가지도록 형성될 수 있다. 제1 피치(P1)는 제2 피치(P2)보다 작을 수 있다.
도 9b를 참조하면, 도 5d와 동일 유사한 공정으로 제2 하면(110c)을 연마하여 관통전극들(110)을 돌출시키는 제3 하면(110d)을 형성할 수 있다. 상기 관통전극 돌출 공정시 제1 피치(P1)로 배열된 관통전극들(110) 사이의 기판(101)은 제2 피치(P2)로 배열된 관통전극들(110) 사이의 기판(101)에 비해 상대적으로 덜 연마될 수 있다. 이에 따라, 관통전극(110)을 중심으로 좌우 비대칭형 테일(120,121)이 형성될 수 있다. 예컨대, 큰 피치(P2)를 가지도록 인접 형성된 관통전극들(110) 사이에 형성되는 테일(120)은 도 5e에 도시된 바와 같이 평탄면(101f)으로부터 관통전극(110)을 향해 오르막 경사를 갖는 경사면(101s)을 갖는 형태로 형성될 수 있다. 이에 반해 작은 피치(P1)를 가지도록 인접 형성된 관통전극들(110) 사이에 형성되는 테일(121)은, 도 9c에 도시된 바와 같이, 평탄면(101f)과 맞닿지 않는 경사면(101s)을 갖는 형태로 형성될 수 있다. 이 외는 도 5e 내지 5k의 설명이 본 실시예에 동일 유사하게 적용될 수 있다.
<방법실시예 3>
도 10a 내지 10d는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도이다.
도 10a를 참조하면, 베어 기판(104)에 관통전극들(110)을 형성하고 베어 기판(104)을 가공하여 테일(150)을 갖는 상면(101a)을 형성할 수 있다. 예컨대, 화학기계적 연마 공정으로 베어 기판(104)의 최상면(101a')을 연마하여 관통전극들(110)을 돌출시키는 상면(101a)을 형성할 수 있다. 관통전극(110)은 비아 퍼스트(via first) 공정으로 형성될 수 있다. 이를 테면, 실리콘 웨이퍼와 같은 베어 기판(104)에 회로패턴을 형성하기 이전에 홀(102)을 먼저 형성할 수 있다. 그런다음, 절연막(103)을 홀(102)의 내벽에 형성하고, 홀(102)을 전도체, 가령 구리로 채워넣어 관통전극(110)을 형성할 수 있다.
도 10b를 참조하면, 상면(101a)에 회로패턴(105)을 형성하고, 관통전극(110)과 회로패턴(105)을 전기적으로 연결시킬 수 있는 금속배선(112)을 형성할 수 있다. 금속배선(112)과 상면(101a)은 전기적으로 절연될 수 있다. 금속배선(112)의 형성 이후 혹은 그 이전에 상면(101a)을 덮는 보호막(142)을 형성할 수 있다. 금속배선(112) 및/또는 보호막(142) 형성시 혹은 후속 공정시 화학기계적 연마 공정이 이용되는 경우 관통전극(110)에 스트레스가 인가될 수 있다. 이 경우, 테일(150)은 관통전극(110), 특히 상면(110a)으로부터 돌출된 돌출부(110p')를 지지하므로 관통전극(110)에 인가되는 스트레스에 의해 야기될 수 있는 관통전극(110)의 파괴를 방지할 수 있다. 상면(110a) 상에 형성되는 금속배선(112) 및 보호막(142)은 본 발명을 이에 한정하려는 의도가 전혀 아닌 단지 일례이며 상면(110a) 상에는 본 실시예와 다르게 형성될 수 있다. 예컨대, 보호막(142)과 금속배선(112)은 도 3b에서처럼 보호막(132)과 금속 범프(62)와 동일 유사한 형태로 형성될 수 있다.
도 10c를 참조하면, 상면(101a)이 캐리어(11)를 향하도록 베어 기판(104)을 뒤집어 접착막(13)의 개재하에 캐리어(11) 상에 부착할 수 있다. 그런다음, 도 5c 내지 5k에서 설명한 바와 동일 유사한 공정을 진행하면, 도 10d에 도시된 바와 같이, 기판(101)의 상면(101a) 및 하면(101d) 각각에 테일(150,120)이 형성된 반도체 장치(100a)를 형성할 수 있다.
<장치실시예 3>
도 11a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 11b는 도 11a의 일부를 확대 도시한 단면도이다.
도 11a 및 11b를 참조하면, 반도체 장치(500)는 제1 면(501a)과 그 반대면인 제2 면(501b)을 가지는 기판(501)과, 그 기판(501)을 관통하며 제2 면(501b)으로부터 돌출된 돌출부(510p)를 갖는 복수개의 관통전극들(510)을 포함할 수 있다. 반도체 장치(500)는 관통전극(510)의 일단에 접속되는 제1 단자(515) 및/또는 타단에 접속되는 제2 단자(560)를 더 포함할 수 있다. 반도체 장치(500)는 전기적 장치들, 가령 인쇄회로기판과 반도체 칩 사이에 및/또는 반도체 칩들 삽입되는 전기적 연결 매개체인 인터포저(interposer)일 수 있다. 다른 예로, 반도체 장치(500)는 회로패턴을 포함하는 반도체 칩일 수 있다. 편의상 제1 면(501a)을 상면이라 하고 제2 면(501b)을 하면이라고 지칭하고, 제1 단자(515)는 상부 단자라 하고 제2 단자(515)를 하부 단자로 지칭하기로 한다.
반도체 장치(500)는 기판(501)의 상면(501a)을 덮는 상부 보호막(506)과 하면(501d)을 덮는 하부 보호막(532), 관통전극(510)의 측면을 둘러싸며 관통전극(510)을 기판(501)으로부터 절연시키는 절연막(503)을 포함할 수 있다. 상하부 단자들(515,560) 중 적어도 어느 하나는 관통전극(510)과 정렬되거나 혹은 정렬되지 아니할 수 있다. 일례로, 상부 단자(515)는 관통전극(510)과 정렬되지 아니하고, 하부 단자(515)는 관통전극들(510)과 정렬될 수 있다. 반도체 장치(500)는 정렬되지 아니한 관통전극(510)과 상부 단자(515)를 연결하기 위해 재배선된 금속배선(507)을 포함할 수 있다. 상부 단자(515)는 예컨대 솔더볼을 포함할 수 있고, 하부 단자(560)는 관통전극(510)의 돌출부(510p)를 감싸는 금속 범프(562)와 금속 범프(562) 상에 마련되어 접착력을 강화시키는 솔더(564)를 포함할 수 있다.
본 실시예에 의하면, 도 11b에 도시된 바와 같이 하면(501d)은 평탄면(501f)과 경사면(501s)을 가지며, 경사면(501s)은 평탄면(501f)으로부터 관통전극(510)을 향해 오르막 경사질 수 있다. 이러한 하면(501d)의 형태에 따라 기판(501)은 관통전극(510)의 돌출부(501p)를 감싸는 형태, 가령 대체로 원뿔형의 테일(520)을 포함할 수 있다. 테일(520)은 관통전극(510)에 스트레스가 인가되는 경우 관통전극(510)이 쓰러지지 않도록 지지할 수 있다. 테일(520)은 기판(501)과 동일 물질, 예를 들어 실리콘(Si)으로 구성될 수 있다.
<장치실시예 4>
도 12a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 12b는 도 12a의 일부를 확대 도시한 단면도이다.
도 12a 및 12b를 참조하면, 반도체 장치(500a)는 도 11a 및 11b의 반도체 장치(500)와 동일 유사하게 하면(501d)에 테일(520)이 포함되고, 관통전극(510)이 형성된 기판(501)을 포함할 수 있다. 기판(501)의 상면(501a)에는 관통전극(510)과 접속하는 재배선된 금속배선(507)과, 그 금속배선(507)과 접속되는 상부 단자(515)가 제공될 수 있다. 반도체 장치(500a)는 함몰된 형태를 갖는 기판(501)의 하면(501d)을 평평하게 덮는 하부 절연막(534)과, 하부 절연막(534) 상에 관통전극(510)의 돌출부(510p)와 접속하는 재배선된 금속배선(512)과, 그 금속배선(512) 상에 접속된 하부 단자(514)를 더 포함할 수 있다. 하부 단자(514)는 금속 범프나 솔더볼 등 다양한 형태를 포함할 수 있다. 이외는 반도체 장치(500)와 동일 유사하게 구성될 수 있다.
<방법실시예 4>
도 13a 내지 13k는 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 패키지의 제조방법을 도시한 단면도이다. 도 13e는 도 13d의 일부를, 그리고 도 13g는 도 13f의 일부를 확대 도시한 단면도이다.
도 13a를 참조하면, 상면(501a)과 그 반대면인 제1 하면(501b)을 가지며 상부 단자(515)가 전기적으로 연결되는 관통전극(510)을 포함하는 베어 기판(504)을 제공할 수 있다. 베어 기판(504)은 웨이퍼 레벨의 실리콘 기판이나 소이(SOI) 기판일 수 있다. 베어 기판(504)은 후술한 금속배선(507)과의 전기적 절연을 위해 형성된 절연막(505)을 포함할 수 있다. 관통전극(510)은 베어 기판(504)을 식각하여 형성된 홀(502) 내에 폴리실리콘이나 구리 등과 같은 전도체를 채워 형성할 수 있다. 홀(502)은 상면(501a)으로부터 제1 하면(501b)을 향해 연장되지만 제1 하면(501b)에는 미치지 않는 깊이로 형성할 수 있다. 홀(502) 내에는 베어 기판(504)과 관통전극(504)을 전기적으로 절연시킬 수 있는 절연체, 가령 실리콘산화막이나 실리콘질화막을 증착하여 절연막(503)을 형성할 수 있다.
베어 기판(504)의 상면(501a) 상에 관통전극(510)과 연결되는 상부 단자(515)를 형성할 수 있다. 상부 단자(515)는 솔더볼을 포함할 수 있다. 상부 단자(515)는 관통전극(510)과 정렬되거나 혹은 정렬되지 않을 수 있다. 정렬되지 않는 관통전극(510)과 상부 단자(515)를 연결하는 재배선된 금속배선(507)을 형성할 수 있다. 금속배선(507)은 단일막 구조로 형성하거나 혹은 본 실시예처럼 비아를 통해 연결된 다중막 구조로 형성할 수 있다. 상부 단자(515)의 형성 이전에, 베어 기판(504)의 상면(501a)을 덮는 상부 보호막(506)을 형성할 수 있다.
도 13b를 참조하면, 캐리어(509)를 베어 기판(504)에 부착할 수 있다. 예컨대, 베어 기판(504)의 상면(501a)에 캐리어(509)를 접착막(508)의 개재하에 접착할 수 있다. 캐리어(509)가 상부 단자(515)에 접촉하므로써 야기될 수 있는 상부 단자(515)의 손상을 방지하기 위해 접착막(508)은 상부 단자(515)를 감쌀 수 있는 충분한 두께를 가질 수 있다. 캐리어(509)는 유리나 폴리머 혹은 이와 유사한 물질로 구성될 수 있다. 캐리어(509)는 베어 기판(504)을 지지하며 상면(501a)을 연마 손상이나 오염으로부터 보호할 수 있다. 이하에선 편의상 베어 기판(504)을 뒤집어 설명한다.
도 13c를 참조하면, 베어 기판(504)을 박형화하여 관통전극(510)을 오픈시킬 수 있다. 일례로, 베어 기판(504)의 제1 하면(501b)을 화학기계적 연마(CMP), 그라인딩(grinding), 혹은 에치백(etch back) 공정으로 연마하여 관통전극(510)을 드러내는 제2 하면(501c)을 가지며 베어 기판(504)보다 얇은 기판(501)을 형성할 수 있다. 상기 관통전극 오픈 공정시 절연막(503)의 일부도 제거될 수 있다.
도 13d를 참조하면, 기판(501)의 제2 하면(501c)을 연마하여 관통전극(510)을 돌출시킬 수 있는, 제2 하면(501c)에 비해 상면(501a)에 더 근접하는 레벨을 갖는, 제3 하면(501d: 이하, 하면)을 형성할 수 있다. 상기 관통전극 돌출 공정은 화학기계적 연마(CMP), 그라인딩(grinding), 혹은 에치백(etch back) 등으로 진행할 수 있다. 예컨대, 상기 관통전극 돌출 공정은, 도 5d에서 설명한 바와 동일 유사하게, 물(H2O)과 연마입자(예: SiO2)와 첨가제(예: 아민계화합물)를 포함하는 슬러리를 이용한 화학기계적 연마 공정으로 진행할 수 있다. 이에 따라, 도 13e에 도시된 바와 같이, 기판(501)에는 테일(520)이 형성되고 관통전극(510)은 하면(501d)으로부터 돌출된 돌출부(510p)을 가질 수 있다.
도 13e를 참조하면, 하면(501d)은 평탄면(501f)과 경사면(501s)을 가질 수 있고 경사면(501s)은 관통전극(510)을 향해 오르막 경사질 수 있다. 이에 따라, 기판(501)의 하면(501d)에는 관통전극(510)에 인접하여 관통전극(510)의 돌출부(510p)를 감싸는 대체로 직각삼각형의 수직 단면을 갖는 원뿔형의 테일(520)이 형성될 수 있다. 상기 화학기계적 연마 공정을 이용한 관통전극 돌출 공정에 의하면, 테일(520)은 그 높이(H)가 관통전극(510)의 돌출부(510p)의 돌출 높이(T)의 약 1/2배 또는 그 이상, 밑변의 길이(L)는 높이(H)의 약 2배를 가지도록 형성될 수 있다. 상기와 같은 형태의 테일(520)은 후술한 바와 같이 절연막(도 13g의 530 참조)의 증착 불량을 없앨 수 있고 돌출부(510p)를 지지하는 능력이 향상될 수 있다. 상기 화학기계적 연마 공정시 절연막(503)은 기판(501)과 함께 연마되어 리세스될 수 있다.
도 13f를 참조하면, 기판(501)의 하면(501d) 상에 관통전극(110)을 덮을 정도의 두께를 가지도록 실리콘산화막, 실리콘질화막, 폴리머(예: Polyethylene oxide), 혹은 이들의 조합을 증착하여 절연막(530)을 형성할 수 있다. 절연막(530)의 형태는 테일(520)의 형태에 따라 달라질 수 있는데, 이에 대해선 도 6a 및 6b, 7a 및 7b, 그리고 8a 및 8b에서 이미 설명한 바 있다. 본 실시예에 따라 테일(520)이 도 13e와 같은 형태를 가지면, 절연막(530)은 도 13g에서와 같은 형태로 형성될 수 있다.
도 13g를 참조하면, 테일(520)이 돌출부(510p)의 돌출 높이(T)의 약 1/2배 이상의 높이(H)와 그 높이(H)의 약 2배를 가지는 밑변의 길이(L)를 가지면, 절연막(530)은 그 수평분(530h)과 수직분(530v) 사이의 폴딩 각도(θ)가 대체로 90°이상의 완만한 각도를 가지도록 형성될 수 있다. 다시 말해, 폴딩부(531)에서의 절연물 증착불량이 일어나지 아니하고, 후속 연마 공정시 돌출부(510p)를 지지하는 능력이 향상된 절연막(530)이 형성될 수 있다.
도 13h를 참조하면, 화학기계적 연마 공정이나 그라인딩 공정으로 절연막(530)을 패터닝하여 하면(501d)을 덮는 하부 보호막(532)을 형성할 수 있다. 하부 보호막(532)은 관통전극(510)을 오픈시킬 수 있다. 하부 보호막(532) 형성시, 도 13g에서 전술한 바와 같이, 절연막(530)은 테일(520)에 의해 완만한 폴딩 각도(θ)를 가지므로 연마 공정으로 야기될 수 있는 관통전극(510)의 파괴 현상을 없애거나 현저히 줄일 수 있다.
도 13i를 참조하면, 기판(501)의 하면(501d) 상에 관통전극(510)에 접속되는 하부 단자(560)를 형성할 수 있다. 일례로, 관통전극(510)의 돌출부(510p)를 둘러싸는 금속 범프(562)를 형성하고, 선택적으로 금속 범프(562) 상에 접착력을 강화할 수 있는 솔더(564)를 더 형성하여 하부 단자(560)를 형성할 수 있다. 하부 단자(560)는 관통전극(510)과 정렬될 수 있다.
도 13j를 참조하면, 칩-온-웨이퍼 조이닝(Chip On Wafer Joining) 및 웨이퍼 레벨 몰딩(Wafer Level Molding) 공정을 진행할 수 있다. 예컨대, 기판(501)의 하면(501d) 상에 복수개의 반도체 칩들(570)을 실장하고, 웨이퍼 레벨의 몰딩막(580)을 형성할 수 있다. 반도체 칩(570)은 칩 패드(572)를 포함할 수 있고, 칩 패드(572)를 연결부(560)에 접속시켜 반도체 칩(570)을 실장할 수 있다. 반도체 칩(570)은 본 실시예처럼 페이스 다운되거나 혹은 본 실시예와 다르게 페이스 업 상태로 실장될 수 있다. 반도체 칩(570)이 페이스 업 상태로 실장되는 경우, 반도체 칩(570)은 관통전극(510)과 전기적으로 연결되는, 도 4a의 반도체 장치(200)와 동일 유사하게, 관통전극(210)을 포함할 수 있다.
몰딩막(580)을 형성하기 이전에, 선택적으로 기판(501)과 반도체 칩들(570) 사이에 언더필링막(585)을 더 형성할 수 있다. 언더필링막(585)은 연결부들(560)을 감싸므로써 반도체 칩들(570)과 기판(501) 간의 결합을 더 견고히 할 수 있어서 전기적 신뢰성 및 기계적 내구성을 향상시킬 수 있다.
그런다음, 레이저 혹은 컷팅 힐로써 몰딩막(580), 기판(501), 접착막(508) 및 캐리어(509)를 스크라이브 레인(590)을 따라 컷팅할 수 있다. 다른 예로, 컷팅 공정 이전에 접착막(508) 및 캐리어(509)를 기판(501)으로부터 제거할 수 있다.
도 13k를 참조하면, 상기 컷팅 및 캐리어 제거 공정에 의하면 웨이퍼 레벨에서 칩 레벨로 분리된 기판(501)에 관통전극(510)이 형성된 도 11a의 반도체 장치(500) 상에 반도체 칩(570)이 실장되고, 몰딩막(580)으로 몰딩된 복수개의 반도체 패키지들(5)을 형성할 수 있다. 선택적으로, 반도체 패키지(5)를 반도체 칩이나 인쇄회로기판 상에 실장할 수 있다.
<방법실시예 5>
도 14a 내지 14c는 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 패키지의 제조방법을 도시한 단면도이다. 본 실시예는 도 13a 내지 13k의 실시예와 동일 유사하므로 이하에선 상이한 점에 대해 상설하고 동일한 점에 대해선 개설하거나 생략하기로 한다.
도 14a를 참조하면, 도 13a 내지 13h에서 설명한 바와 동일 유사한 공정으로 기판(501)을 관통하는 관통전극(510)을 형성하고, 기판(501)의 하면(501d)에 관통전극(510)을 향해 오르막 경사진 테일(520)을 형성하고, 하면(501d)을 덮는 하부 보호막(532)을 형성할 수 있다. 함몰된 형태의 하면(501d)을 평평하게 덮는 하부 절연막(534)을 형성할 수 있다. 일례로, 실리콘산화막, 실리콘질화막, 폴리머(예: Polyethylene oxide), 혹은 이들의 조합을 증착하고 평탄화하여 관통전극(510)을 노출시키는 하부 절연막(534)을 형성할 수 있다.
하부 절연막(534) 상에 하부 금속배선(512)을 형성할 수 있다. 하부 금속배선(512)은 재배선될 수 있다. 선택적으로 하부 금속배선(512) 상에 하부 단자(512)를 더 형성할 수 있다. 일례로, 하부 단자(512)는 전도체의 증착과 패터닝, 전기 도금, 혹은 무전해 도금으로 범프 형태로 형성할 수 있다. 다른 예로, 하부 단자(512)는 솔더로 형성할 수 있다.
도 14b를 참조하면, 칩-온-웨이퍼 조이닝(CoW Joining) 공정을 진행하여 기판(501) 상에 복수개의 반도체 칩들(570)을 실장하고, 웨이퍼 레벨 몰딩 공정으로 몰딩막(580)을 형성할 수 있다. 반도체 칩(570)은 칩 패드(572)가 하부 단자(514)에 접속되므로써 관통전극(510)에 연결될 수 있다. 선택적으로, 몰딩막(580)을 형성하기 이전에 언더필링막(585)을 더 형성할 수 있다. 캐리어(509)와 접착막(508)을 제거하거나 혹은 그 이전에 스크라이브 레인(590)을 따라 컷팅 공정을 진행할 수 있다.
도 14c를 참조하면, 상기 컷팅 및 캐리어 제거 공정에 의하면 기판(501)에 관통전극(510)이 형성된 도 12a의 반도체 장치(500a) 상에 반도체 칩(570)이 실장되고, 몰딩막(580)으로 몰딩된 복수개의 반도체 패키지들(6)을 형성할 수 있다.
(응용예)
도 15a는 본 발명의 실시예에 따른 반도체 장치를 구비한 메모리 카드를 도시한 블록도이다. 도 15b는 본 발명의 다양한 실시예에 따른 반도체 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 15a를 참조하면, 상술한 본 발명의 다양한 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 15b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 장치를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 15a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 다양한 형태로 패키징될 수 있다. 예를 들면, 본 발명의 실시예에 따른 반도체 장치는 패키지 온 패키지(Package on Package), 볼 그리드 어레이(Ball Grid Arrays), 칩 스케일 패키지(Chip scale packages), 플라스틱 리드 칩 캐리어(Plastic Leaded Chip Carrier), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-Line Package), 멀티 칩 패키지(Multi Chip Package), 웨이퍼 레벨 패키지(Wafer Level Package), 웨이퍼 레벨 제조 패키지(Wafer Level Fabricated Package), 웨이퍼 레벨 스택 패키지(Wafer Level Stack Package), 다이 온 와플 패키지(Die On Waffle Package), 다이 인 웨이퍼 폼(Die in Wafer Form), 칩 온 보오드(Chip On Board), 세라믹 듀얼 인라인 패키지(Ceramic Dual In-Line Package), 플라스킥 메트릭 쿼드 플랫 패키지(Plastic Metric Quad Flat Pack), 씬 쿼드 플랫 패키지(Thin Quad Flat Pack), 스몰 아웃라인 패키지(Small Outline Package), 축소 스몰 아웃라인 패키지(Shrink Small Outline Package), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 씬 쿼드 플랫 패키지(Thin Quad Flat Package), 시스템 인 패키지(System In Package) 등과 같은 방식으로 패키징될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (27)

  1. 상면 및 그 반대면인 하면을 갖는 기판; 그리고
    상기 기판을 관통하는 관통전극을 포함하고,
    상기 관통전극은 상기 하면으로부터 돌출된 돌출부를 포함하고, 상기 기판은 상기 하면으로부터 상기 돌출부를 향해 연장되어 상기 돌출부의 측면을 감싸는 지지부를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 지지부는 상기 돌출부의 돌출 길이보다 작은 높이를 갖는 반도체 장치.
  3. 제2항에 있어서,
    상기 지지부는 상기 돌출부의 돌출 길이의 절반분보다 큰 높이를 가지며, 적어도 상기 돌출부의 절반분을 감싸는 반도체 장치.
  4. 제2항에 있어서,
    상기 지지부는 상기 돌출부로부터 멀어질수록 내리막 경사지는 반도체 장치.
  5. 제2항에 있어서,
    상기 지지부는 상기 하면으로부터 상기 돌출부를 향해 오르막 경사를 갖는 원뿔형이고, 상기 원뿔형 지지부의 중심축을 따라 상기 관통전극이 배치된 반도체 장치.
  6. 제2항에 있어서,
    상기 지지부는 상기 돌출부의 길이보다 작은 높이와, 상기 높이보다 큰 길이의 밀변을 포함하는 직각삼각형 단면을 갖는 반도체 장치.
  7. 제6항에 있어서,
    상기 지지부의 밑변 길이는 상기 지지부의 높이보다 적어도 2배 이상인 반도체 장치.
  8. 제1항에 있어서,
    상기 지지부는 상기 기판과 동일한 물질로 구성된 반도체 장치.
  9. 제1항에 있어서,
    상기 관통전극의 측면 상에 배치되어 상기 관통전극을 상기 기판으로부터 전기적으로 절연시키는 절연막; 그리고
    상기 돌출부의 측면과 상기 기판의 하면을 덮는 보호막을;
    더 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 관통전극은 상기 상면으로부터 돌출된 상부 돌출부를 더 포함하고, 상기 상면으로부터 상기 상부 돌출부를 향해 연장되어 상기 상부 돌출부의 측면을 감싸는 상부 지지부를 더 포함하는 반도체 장치.
  11. 상면과 그 반대면인 하면을 포함하고, 상기 상하면을 통해 노출되는 관통전극이 포함된 기판을 제공하고;
    상기 기판의 하면을 리세스시켜 상기 하면에 비해 상기 상면에 더 인접한 리세스된 하면을 형성하고; 그리고
    상기 리세스된 하면을 덮는 보호막을 형성하는 것을 포함하고,
    상기 리세스된 하면을 형성하는 것은 상기 리세스된 하면으로부터 돌출된 상기 관통전극의 돌출부에 인접한 지지부를 형성하는 것을 포함하는 반도체 장치의 제조방법.
  12. 제11항에 있어서,
    상기 지지부를 형성하는 것은:
    상기 관통전극을 상기 리세스된 하면으로부터 돌출시키고; 그리고
    상기 리세스된 하면으로부터 돌출된 상기 관통전극의 돌출부를 향해 오르막 경사지고, 상기 관통전극의 돌출부 측면을 감싸는 상기 지지부를 형성하는 것을:
    포함하는 반도체 장치의 제조방법.
  13. 제12항에 있어서,
    상기 지지부는 상기 리세스된 하면에서부터 오르막 경사지게 신장되어 상기 돌출부의 길이의 절반분보다 큰 높이를 가지는 원뿔형 지지부를 포함하는 반도체 장치의 제조방법.
  14. 제13항에 있어서,
    상기 지지부의 밑변의 길이는 상기 지지부의 높이보다 적어도 2배 이상인 반도체 장치의 제조방법.
  15. 제11항에 있어서,
    상기 기판의 하면을 리세스시키는 것은:
    물과 실리카와 아민계화합물을 포함하는 슬러리를 이용하여 상기 하면을 화학기계적 연마하는 것을 포함하는 반도체 장치의 제조방법.
  16. 제11항에 있어서,
    상기 보호막을 형성하는 것은:
    상기 관통전극의 돌출부 및 상기 하면을 덮는 절연막을 형성하고; 그리고
    상기 절연막을 선택적으로 제거하여 상기 관통전극의 돌출부를 노출시키는 상기 보호막을 형성하는 것을 포함하는 반도체 장치의 제조방법.
  17. 제16항에 있어서,
    상기 절연막은 상기 지지부 상에 형성되는 폴딩부를 포함하고,
    상기 폴딩부를 이루는 상기 절연막의 수평분과 수직분 사이의 폴딩 각도는 90°이상인 반도체 장치의 제조방법.
  18. 제11항에 있어서,
    상기 기판을 제공하는 것은:
    상기 기판보다 큰 두께를 가지며, 제1 면과 그 반대면인 제2 면을 포함하는 베어 기판을 제공하고;
    상기 베어 기판을 선택적으로 식각하여 상기 제1 면에서부터 상기 제2 면을 향해 연장되는 홀을 형성하고;
    상기 홀 내에 상기 관통전극을 형성하고; 그리고
    상기 제2 면을 연마하여 상기 관통전극의 양단을 노출시키는 상기 기판을 형성하는 것을;
    포함하는 반도체 장치의 제조방법.
  19. 제11항에 있어서,
    상기 기판의 상면을 리세스시켜 상기 상면에 비해 상기 하면에 더 인접한 리세스된 상면을 형성하는 것을 더 포함하고,
    상기 리세스된 상면을 형성하는 것은 상기 리세스된 상면으로부터 돌출된 상기 관통전극의 제2 돌출부 측면을 둘러싸는 제2 지지부를 형성하는 것을 포함하는 반도체 장치의 제조방법.
  20. 제11항에 있어서,
    상기 기판은 웨이퍼 레벨의 기판을 포함하고;
    상기 웨이퍼 레벨 기판 상에 복수개의 반도체 칩들을 실장하고; 그리고
    상기 반도체 칩들을 몰딩하는 웨이퍼 레벨의 몰딩막을 형성하는 것을;
    더 포함하는 반도체 장치의 제조방법.
  21. 제20항에 있어서,
    상기 반도체 칩들과 상기 웨이퍼 레벨 기판 사이에 언더필링막을 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
  22. 제20항에 있어서,
    상기 웨이퍼 레벨 기판을 칩 레벨 기판을 분리하고; 그리고
    상기 칩 레벨 기판 상에 상기 반도체 칩이 실장된 반도체 패키지를 형성하는 것을;
    더 포함하는 반도체 장치의 제조방법.
  23. 제22항에 있어서,
    상기 기판을 접착막의 개재하에 캐리어에 부착하고; 그리고
    상기 칩 레벨 기판으로 분리하기 이전이나 이후에 상기 캐리어를 제거하는 것을;
    더 포함하는 반도체 장치의 제조방법.
  24. 제20항에 있어서,
    상기 기판의 상면에 상기 관통전극과 연결되는 상부 단자를 형성하고; 그리고
    상기 기판의 하면에 상기 관통전극과 연결되는 하부 단자를 형성하는 것을;
    더 포함하는 반도체 장치의 제조방법.
  25. 제24항에 있어서,
    상기 상부 및 하부 단자들 중 적어도 어느 하나와 상기 관통전극 사이에 재배선을 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
  26. 상면과 제1 하면을 포함하고, 상기 상면을 통해서는 노출되고 상기 제1 하면을 통해서는 노출되지 아니하는 관통전극이 포함된 베어 기판을 제공하고;
    상기 제1 하면을 연마하여, 상기 제1 하면에 비해 상기 상면에 더 인접하며 상기 관통전극을 노출시키는 제2 하면을 갖는 기판을 형성하고;
    상기 제2 하면을 리세스시켜 상기 제2 하면에 비해 상기 상면에 더 인접한 제3 하면을 형성하고; 그리고
    상기 제3 하면을 덮는 보호막을 형성하는 것을 포함하고,
    상기 제3 하면을 형성하는 것은:
    상기 관통전극의 일부를 상기 제3 면으로부터 돌출시키고; 그리고
    상기 제3 하면으로부터 돌출된 상기 관통전극의 돌출부를 향해 오르막 경사지고, 상기 관통전극의 돌출부 측면을 감싸는 지지부를 형성하는 것을;
    포함하는 반도체 장치의 제조방법.
  27. 제26항에 있어서,
    상기 베어 기판 상에 접착막의 개재하에 캐리어를 부착하는 것을 더 포함하고, 상기 캐리어는 상기 베어 기판의 상면과 대면하는 반도체 장치의 제조방법.
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