KR20160093949A - 인터포저를 이용한 반도체 패키지 및 이의 제조 방법 - Google Patents

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이지훈
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 인터포저를 이용한 반도체 패키지 제조 중 인터포저에 포함된 회로부에 응력에 의한 크랙 등이 발생하는 것을 방지할 수 있도록 한 인터포저를 이용한 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 인터포저의 회로부에 별도의 버퍼층을 형성하여 반도체 칩을 부착하는 공정과, 몰딩 컴파운드 수지를 몰딩하는 공정과, 웨이퍼 크기의 인터포저를 소잉하는 공정 중에 발생하는 외부력 내지 응력 등이 인터포저의 회로부에 집중되더라도, 버퍼층에서 완충시킬 수 있도록 함으로써, 인터포저의 회로부에 크랙이 발생하는 것을 용이하게 방지할 수 있는 인터포저를 이용한 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

인터포저를 이용한 반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE USING INTERPOSER AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 인터포저를 이용한 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 인터포저를 이용한 반도체 패키지 제조 중 인터포저에 포함된 회로부에 응력에 의한 크랙 등이 발생하는 것을 방지할 수 있도록 한 인터포저를 이용한 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 칩의 용량 및 기능을 보다 확장하기 위하여 복수의 반도체 칩이 상하로 적층되거나, 두 개 이상의 반도체 패키지가 하나로 패키징된 통합형 반도체 패키지가 제조되고 있다.
상기 통합형 반도체 패키지의 일례로서, 반도체 칩 및 각종 기능성 소자들이 통합된 시스템 인 패키지(SIP, System In Package), 복수의 반도체 칩이 상하로 적층 구성되는 칩 적층형 패키지, 2개 이상의 반도체 패키지가 적층 구성되는 패키지 온 패키지(POP, Package On Package) 등을 들 수 있다.
이러한 통합형 반도체 패키지는 그 전기적 신호 전달 경로가 매우 복잡하기 때문에 반도체 칩과 기판 사이, 또는 반도체 칩들 사이에 전기적 신호를 전달하는 다양한 형태의 인터포저가 사용되고 있다.
예를 들어, 복수의 반도체 칩과 기판 간을 전기적으로 연결할 때, 반도체 칩과 기판 사이에 전기적 신호전달을 위한 회로부를 갖는 인터포저를 배치하여 복수의 반도체 칩과 기판 간의 전기적 신호 전달이 원활하게 이루어질 수 있다.
여기서, 종래의 인터포저를 이용한 반도체 패키지를 살펴보면 다음과 같다.
첨부한 도 1a 내지 도 1d는 종래의 인터포저를 이용한 반도체 패키지를 도시한 단면도이다.
먼저, 웨이퍼 상태인 인터포저(20) 위에 복수의 반도체 칩(30)이 도전 가능하게 부착된다(도 1a 참조).
참고로, 복수의 반도체 칩을 인터포저가 아닌 통상의 도전성 와이어를 이용하여 기판에 바로 연결되는 경우, 파인피치를 이루는 반도체 칩의 본딩패드와 기판 간을 일일이 도전성 와이어로 연결할 수 없고, 결국 반도체 칩과 기판 간의 전기적 신호전달 경로 갯수가 국한되는 단점이 있다.
이러한 단점을 감안하여, 복수의 반도체 칩(30)과 기판(10) 간의 원활한 전기적 신호 연결을 위하여 인터포저가 사용된다.
이를 위해, 상기 인터포저(20)는 실리콘 재질의 웨이퍼를 사용하고 있으며, 일정 두께의 몸체부(22)와, 전기적 신호 연결을 위하여 몸체부(22)의 표면에 집적된 전기신호 전달용 회로부(24)를 포함하는 구조로 구비된다.
이때, 상기 반도체 칩(30)의 본딩패드에는 통상의 범핑공정에 의하여 도전성 범프(32: 예를 들어, 구리필러)가 미리 융착된다.
따라서, 상기 인터포저(20)의 회로부(24)에 반도체 칩(30)의 도전성 범프(32)를 통상의 리플로우 공정을 이용하여 융착시킨다.
이에, 상기 인터포저(20)의 회로부(24)와 반도체 칩(30)의 도전성 범프(32)가 도전 가능하게 연결되는 상태가 되고, 결국 반도체 칩(30)이 인터포저(20)에 대하여 전기적으로 연결되며 적층되는 상태가 된다.
이때, 상기 반도체 칩(30)과 인터포저(20) 사이에는 도전성 범프(32)의 높이에 의한 갭이 형성되는 바, 이 갭에는 절연 재질의 언더필재료(34)가 충진되며, 이 언더필 재료(34)는 각 도전성 범프(32)를 강건하게 잡아주는 동시에 각 도전성 범프(32)를 절연시키는 역할을 하게 된다.
다음으로, 상기 인터포저(20)의 상면에 걸쳐 몰딩 컴파운드 수지(40)가 오버 몰딩된다(도 1b 참조).
상기 몰딩 컴파운드 수지(40)는 웨이퍼 상태의 인터포저(20) 전체 상면에 걸쳐 오버 몰딩되어, 반도체 칩(30) 및 언더필 재료(34)의 측부 등을 감싸는 상태가 되고, 반도체 칩(30)을 외부로부터 보호하는 역할을 한다.
바람직하게는, 상기 몰딩 컴파운드 수지(40)를 그라인딩하여, 반도체 칩(30)의 상면을 노출시킴으로써, 반도체 칩(30)의 전기적 구동에 따른 열이 외부로 용이하게 방출되도록 한다.
한편, 상기한 칩 부착 공정 및 몰딩 공정 등에서 발생하는 열에 의하여 반도체 칩(30)과 몰딩 컴파운드 수지(40), 그리고 회로부(24) 등이 서로 다른 열팽창계수를 갖기 때문에 워피지 현상이 발생될 수 있지만, 이러한 워피지 현상을 인터포저(20)의 몸체부(22)에서 잡아주며 완충시키는 역할을 한다.
다음으로, 상기 인터포저(20)의 몸체부(22)를 그라인딩, 폴리싱, 에칭 등의 방법을 이용하여 제거한다(도 1c 참조).
즉, 상기 인터포저(20)의 회로부(24)가 반도체 칩(30)과 기판(10) 간의 전기적 연결통로가 되도록 몸체부(22)를 그라인딩, 폴리싱, 에칭 등의 방법을 이용하여 제거한다.
이어서, 웨이퍼 크기의 인터포저(20)의 회로부(24) 및 그 위쪽의 몰딩 컴파운드 수지(40)를 소잉라인을 따라 소잉해준 다음, 인터포저(20)와 반도체 칩(30)이 적층된 개개 모듈 단위가 완성된다.
최종적으로, 인터포저(20)와 반도체 칩(30)이 적층된 개개 모듈을 기판(10)에 전기적 신호 교환 가능하게 부착시킨다(도 1d 참조).
좀 더 상세하게는, 상기 인터포저(20)의 회로부(24)의 저면에 형성된 패드부에 솔더볼과 같은 도전성 입출력수단(26)을 부착한 다음, 도전성 입출력수단(26)의 하단부를 기판(10)의 상면에 노출된 전도성패턴에 융착시킴으로써, 반도체 칩이 인터포저를 매개로 기판 위에 적층 구성된 반도체 패키지가 완성된다.
그러나, 상기한 종래의 인터포저를 이용한 반도체 패키지는 다음과 같은 문제점이 있다.
반도체 칩을 부착하는 공정과, 몰딩 컴파운드 수지를 몰딩하는 공정과, 웨이퍼 크기의 인터포저를 소잉하는 공정 중에 발생하는 외부력 내지 응력 등이 인터포저의 회로부에 집중되어, 결국 회로부에 크랙이 발생하는 문제점이 있다.
더욱이, 상기 인터포저의 회로부는 마치 얇은 필름과 같은 층으로 구성되어 있기 때문에 외부력 및 응력에 의하여 크랙이 쉽게 발생되는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 인터포저의 회로부에 별도의 버퍼층을 형성하여 반도체 칩을 부착하는 공정과, 몰딩 컴파운드 수지를 몰딩하는 공정과, 웨이퍼 크기의 인터포저를 소잉하는 공정 중에 발생하는 외부력 내지 응력 등이 인터포저의 회로부에 집중되더라도, 버퍼층에서 완충시킬 수 있도록 함으로써, 인터포저의 회로부에 크랙이 발생하는 것을 용이하게 방지할 수 있는 인터포저를 이용한 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 일정 두께의 몸체부 및 몸체부의 표면에 집적된 신호 전달용 회로부로 구성된 인터포저와, 도전성 범프를 매개로 인터포저의 회로부에 도전 가능하게 부착되는 반도체 칩과, 인터포저의 표면에 오버 몰딩되어 반도체 칩을 감싸주는 몰딩 컴파운드 수지와, 인터포저의 몸체부 제거후에 회로부 저면에 도전성 입출력수단을 매개로 연결되는 기판을 포함하는 인터포저를 이용한 반도체 패키지에 있어서, 상기 인터포저의 회로부 표면에 반도체 칩 및 몰딩 컴파운드 수지의 저부와 연접하는 일정 두께의 절연성 버퍼층을 형성하여, 회로부에 집중되는 외부력 및 응력을 흡수할 수 있도록 한 것을 특징으로 하는 인터포저를 이용한 반도체 패키지를 제공한다.
바람직하게는, 상기 버퍼층에는 반도체 칩의 도전성 범프를 회로부에 융착 가능하게 안내하는 가이드홈이 형성된 것을 특징으로 한다.
특히, 상기 도전성 범프의 하단부는 버퍼층의 가이드홈내에 절연 가능하게 감싸여지고, 가이드홈의 위쪽으로 노출된 도전성 범프의 상단부는 버퍼층과 반도체 칩의 저면 사이에 충진되는 언더필 재료에 의하여 절연 가능하게 감싸여지는 것을 특징으로 한다.
본 발명의 인터포저를 이용한 반도체 패키지는, 상기 버퍼층의 가이드홈을 통하여 노출된 회로부에 일단부가 도전 가능하게 연결되고, 타단부는 버퍼층을 표면을 따라 원하는 위치까지 연장되는 재배선라인과; 재배선라인을 절연 가능하게 커버하면서 버퍼층 위에 도포되는 보조 버퍼층; 을 더 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 일정 두께의 몸체부 및 몸체부의 표면에 집적된 신호 전달용 회로부로 구성된 인터포저 제공 단계와; 상기 회로부의 표면에 걸쳐 일정 두께의 절연성 버퍼층을 도포하는 단계와; 상기 절연성 버퍼층에 반도체 칩의 도전성 범프를 회로부에 융착시키기 위한 가이드홈을 형성하는 단계와; 상기 반도체 칩의 도전성 범프를 가이드홈에 삽입시켜서 회로부에 융착시키는 반도체 칩 부착 단계와; 상기 버퍼층의 표면 위에 몰딩 컴파운드 수지를 오버 몰딩하여 반도체 칩이 몰딩 컴파운드 수지에 의하여 감싸여지도록 한 몰딩 단계와; 상기 인터포저의 몸체부 제거한 후, 회로부와 기판 간을 도전성 입출력수단을 매개로 상호 연결하는 단계; 를 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조 방법을 제공한다.
또한, 상기 도전성 범프의 하단부가 버퍼층의 가이드홈내에 삽입되어 절연 가능하게 감싸여진 상태에서 가이드홈의 위쪽으로 노출된 도전성 범프의 상단부를 절연 가능하게 감싸기 위하여 버퍼층의 표면과 반도체 칩의 저면 사이에 언더필 재료를 충진하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 칩 부착 단계 전, 버퍼층의 가이드홈을 통하여 노출된 회로부에 일단부를 도전 가능하게 연결하는 동시에 타단부를 버퍼층을 표면을 따라 원하는 위치까지 연장시킨 재배선라인 형성 단계와, 재배선라인을 절연 가능하게 커버하면서 버퍼층 위에 보조 버퍼층을 도포하는 단계가 더 진행되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 몸체부의 표면에 신호 전달용 회로부가 집적된 형태의 인터포저를 이용하여 반도체 칩을 기판과 전기적 신호 전달 가능하게 연결하는 반도체 패키지 제조시, 인터포저의 회로부 표면에 별도의 충격 흡수를 위한 버퍼층을 형성함으로써, 반도체 칩을 부착하는 공정과, 몰딩 컴파운드 수지를 몰딩하는 공정과, 웨이퍼 크기의 인터포저를 소잉하는 공정 등에서 발생하는 외부력(진동) 내지 응력 등이 인터포저의 회로부에 집중되더라도 버퍼층에서 용이하게 완충시킬 수 있고, 결국 기존에 인터포저의 회로부에 크랙이 발생하던 현상을 용이하게 방지할 수 있다.
둘째, 인터포저의 회로부에 도포된 버퍼층이 반도체 칩의 도전성 범프의 일부를 감싸주게 되므로, 반도체 칩과 인터포저의 회로부 사이에 충진되는 언더필 재료를 감소시켜 언더필 재료비 절감을 도모할 수 있다.
도 1a 내지 도 1d는 종래의 인터포저를 이용한 반도체 패키지 제조 공정을 도시한 단면도,
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 인터포저를 이용한 반도체 패키지 제조 공정을 도시한 단면도,
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 인터포저를 이용한 반도체 패키지 제조 공정을 도시한 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
제1실시예
첨부한 도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 인터포저를 이용한 반도체 패키지 제조 공정을 도시한 단면도이다.
먼저, 일정 두께의 몸체부(22) 및 몸체부의 표면에 집적된 신호 전달용 회로부(24)로 구성된 인터포저(20)가 제공된다.
즉, 상기 인터포저(20)는 실리콘 웨이퍼 상태로서, 일정 두께의 실리콘 지지층을 이루는 몸체부(22)와, 전기적 신호 연결을 위하여 몸체부(22)의 표면에 집적된 전기신호 전달용 회로부(24)를 포함하는 구조로 구비된다.
이렇게 구비된 인터포저(20)의 회로부(24)의 표면에 걸쳐 일정 두께의 절연성 버퍼층(50)이 도포된다(도 2a 참조).
상기 버퍼층(50)은 일종의 반도체 보호막 역할을 하는 패시베이션층을 형성하는 공정을 이용하여 형성될 수 있고, 그 밖에 잉크젯 프린팅 기법 등을 사용하여 형성할 수 있다.
이때, 상기 인터포저(20)의 회로부(24) 전체 표면에 버퍼층(50)에 의하여 커버된 상태이므로, 반도체 칩(30)의 도전성 범프(32)를 회로부(24)에 도전 가능하게 융착시키기 위하여 버퍼층(50)에 가이드홈(56)을 형성하고, 이 가이드홈(56)을 통하여 회로부(24)가 노출되도록 한다(도 2a 참조).
이를 위해, 상기 버퍼층(50)의 전체 표면 중 도전성 범프(32)가 회로부(24)에 융착되도록 한 위치에 레이저 드릴링 기법 및 포토레지스트 기법을 이용하여 가이드홈(56)을 형성하는 단계가 진행된다.
다음으로, 상기 반도체 칩(30)의 도전성 범프(32)를 인터포저(20)의 회로부(24)에 융착시키는 칩 부착 단계가 진행된다.
이때, 상기 반도체 칩(30)의 본딩패드에는 통상의 범핑공정에 의하여 도전성 범프(32: 예를 들어, 구리필러)가 미리 융착된 상태이다.
따라서, 상기 버퍼층(50)의 가이드홈(56)내에 반도체 칩(30)의 도전성 범프(32)를 삽입시키는 동시에 인터포저(20)의 회로부(24) 즉, 버퍼층(50)의 가이드홈(56)을 통하여 노출된 회로부(24)에 도전성 범프(32)의 하단부를 통상의 리플로우 공정을 이용하여 융착시킨다(도 2b 참조).
이에, 상기 인터포저(20)의 회로부(24)와 반도체 칩(30)의 도전성 범프(32)가 도전 가능하게 연결되는 상태가 되고, 결국 반도체 칩(30)이 인터포저(20)에 대하여 전기적으로 연결되며 적층되는 상태가 된다.
한편, 기존에는 반도체 칩(30)과 인터포저(20) 사이에 도전성 범프(32)의 전체 높이에 의한 갭이 형성되지만, 본 발명에서는 도전성 범프(32)의 하단부가 버퍼층(50)의 가이드홈(56)내에 삽입되어 회로부(24)에 융착된 상태이므로, 결국 반도체 칩(30)과 버퍼층(50) 사이에 기존의 갭보다 작은 갭이 형성된다.
이어서, 상기 도전성 범프(32)의 하단부가 버퍼층(50)의 가이드홈(56)내에 삽입되어 절연 가능하게 감싸여진 상태에서 가이드홈(56)의 위쪽으로 노출된 도전성 범프(32)의 상단부를 절연 가능하게 감싸기 위하여 버퍼층(50)의 표면과 반도체 칩(30)의 저면 사이 갭에 언더필 재료(34)를 충진하는 단계를 진행됨으로써, 버퍼층(50)이 언더필 재료(34)의 역할(도전성 범프들을 절연 가능하게 감싸는 동시에 강건하게 잡아주는 역할)을 함께 수행하게 된다.
이렇게 인터포저(20)의 회로부(24)에 도포된 버퍼층(50)이 반도체 칩(30)의 도전성 범프(32)의 일부를 감싸주게 되므로, 반도체 칩(30)과 인터포저의 회로부(24) 사이에 충진되는 언더필 재료를 기존 대비 감소시켜 언더필 재료비 절감을 도모할 수 있다.
다음으로, 상기 인터포저(20)의 상면에 걸쳐 몰딩 컴파운드 수지(40)가 오버 몰딩된다(도 2c 참조).
상기 몰딩 컴파운드 수지(40)는 웨이퍼 상태의 인터포저(20) 전체 상면에 걸쳐 오버 몰딩되어, 반도체 칩(30) 및 언더필 재료(34)의 측부 등을 감싸는 상태가 되고, 반도체 칩(30)을 외부로부터 보호하는 역할을 한다.
바람직하게는, 상기 몰딩 컴파운드 수지(40)를 그라인딩하여, 반도체 칩(30)의 상면을 노출시킴으로써, 반도체 칩(30)의 전기적 구동에 따른 열이 외부로 용이하게 방출되도록 한다.
이때, 상기한 칩 부착 공정 및 몰딩 공정 등에서 발생하는 열에 의하여 반도체 칩(30)과 몰딩 컴파운드 수지(40), 그리고 회로부(24) 등이 서로 다른 열팽창계수를 갖기 때문에 워피지 현상이 발생될 수 있지만, 이러한 워피지 현상을 인터포저(20)의 몸체부(22)에서 잡아주며 완충시키는 역할을 한다.
다음으로, 상기 인터포저(20)의 몸체부(22)를 그라인딩, 폴리싱, 에칭 등의 방법을 이용하여 제거한다(도 2d 참조).
즉, 상기 인터포저(20)의 회로부(24)가 반도체 칩(30)과 기판(10) 간의 전기적 연결통로가 되도록 몸체부(22)를 그라인딩, 폴리싱, 에칭 등의 방법을 이용하여 제거한다.
이어서, 웨이퍼 크기의 인터포저(20)의 회로부(24) 및 그 위쪽의 몰딩 컴파운드 수지(40)를 소잉라인을 따라 소잉해준 다음, 인터포저(20)의 회로부(24)와 반도체 칩(30)이 적층된 개개 모듈 단위가 완성된다.
최종적으로, 인터포저(20)의 회로부(24)와 반도체 칩(30)이 적층된 개개 모듈을 기판(10)에 전기적 신호 교환 가능하게 부착시킨다(도 2e 참조).
좀 더 상세하게는, 상기 인터포저(20)의 회로부(24)의 저면에 형성된 패드부에 솔더볼과 같은 도전성 입출력수단(26)을 부착한 다음, 도전성 입출력수단(26)의 하단부를 기판(10)의 상면에 노출된 전도성패턴에 융착시킴으로써, 반도체 칩이 인터포저를 매개로 기판 위에 적층 구성된 반도체 패키지가 완성된다.
이렇게 완성된 본 발명의 제1실시예에 따른 반도체 패키지에 있어서, 상기 인터포저(20)의 회로부(24) 표면에 반도체 칩(30) 및 몰딩 컴파운드 수지(40)의 저부와 연접하는 일정 두께의 절연성 버퍼층(50)을 형성함으로써, 각 공정 중 회로부(24)에 집중되는 외부력 및 응력을 버퍼층(50)에서 용이하게 흡수할 수 있다.
즉, 인터포저(20)의 회로부(24) 표면에 별도의 충격 흡수를 위한 버퍼층(50)을 형성함으로써, 상기한 반도체 칩을 부착하는 공정과, 몰딩 컴파운드 수지를 몰딩하는 공정과, 웨이퍼 크기의 인터포저를 소잉하는 공정 등에서 발생하는 외부력(진동) 내지 응력 등이 인터포저(20)의 회로부(24)에 집중되더라도, 외부력 내지 응력을 버퍼층(50)에서 용이하게 흡수하게 되고, 결국 기존에 인터포저의 회로부에 외부력 내지 응력에 의한 크랙 발생 현상을 용이하게 방지할 수 있다.
제2실시예
첨부한 도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 인터포저를 이용한 반도체 패키지 제조 공정을 도시한 단면도이다.
본 발명의 제2실시예는 상기한 제1실시예와 동일한 구성을 가지되, 외부력 내지 응력을 보다 용이하게 흡수할 수 있도록 버퍼층 외에 보조 버퍼층이 더 형성된 점에 특징이 있다.
먼저, 일정 두께의 몸체부(22) 및 몸체부의 표면에 집적된 신호 전달용 회로부(24)로 구성된 인터포저(20)가 제공된다.
이렇게 구비된 인터포저(20)의 회로부(24)의 표면에 걸쳐 상기한 제1실시예에서 설명된 바와 같이 일정 두께의 절연성 버퍼층(50)이 도포되고, 버퍼층(50)에 회로부(24)의 일부분(도전성 범프가 융착되는 자리)을 노출시키기 위한 가이드홈(56)이 형성된다.
이어서, 첨부한 도 3a에서 보듯이 상기 버퍼층(50) 위에 회로부(24)와 도전 가능하게 연결되는 재배선라인(54)을 통상의 도금 공정을 이용하여 형성하는 단계와, 재배선라인(54)을 커버하면서 버퍼층(50) 위에 적층 도포되는 보조 버퍼층(52) 형성 단계가 차례로 진행된다.
보다 상세하게는, 상기 버퍼층(50)의 가이드홈(56)을 통하여 노출된 인터포저(20)의 회로부(24)에 재배선라인(54)의 일단부를 도전 가능하게 연결하는 동시에 타단부를 버퍼층(50)을 표면을 따라 원하는 위치까지 연장시키고, 연이어 재배선라인(54)을 절연 가능하게 커버하면서 버퍼층(50) 위에 보조 버퍼층(52)을 적층되게 도포한다.
이때, 상기 보조 버퍼층(52)에 레이저 가공기법 또는 포토레지스트 기법에 의하여 가공홀을 형성함으로써, 이 홀을 통하여 재배선라인(54)의 타단부(반도체 칩의 도전성 범프가 부착되는 자리)가 외부로 노출되는 상태가 된다.
다음으로, 첨부한 도 3b에서 보듯이 상기 반도체 칩(30)의 도전성 범프(32)를 인터포저(20)의 회로부(24)에 융착시키는 칩 부착 단계가 진행되며, 상기 반도체 칩(30)의 본딩패드에는 통상의 범핑공정에 의하여 도전성 범프(32: 예를 들어, 구리필러)가 미리 융착된 상태이다.
즉, 상기 보조 버퍼층(52)의 가공홀을 통하여 반도체 칩(30)의 도전성 범프(32)를 삽입시키는 동시에 도전성 범프(32)의 하단부를 재배선라인(54)의 타단부에 융착시킨다.
이에, 상기 인터포저(20)의 회로부(24)와 반도체 칩(30)의 도전성 범프(32)가 재배선라인(54)을 통하여 도전 가능하게 연결되는 상태가 되고, 결국 반도체 칩(30)이 인터포저(20)에 대하여 전기적으로 연결되며 적층되는 상태가 된다.
이어서, 상기 보조 버퍼층(52)의 표면과 반도체 칩(30)의 저면 사이 갭에 언더필 재료(34)를 충진하는 단계와, 상기 인터포저(20)의 상면에 걸쳐 몰딩 컴파운드 수지(40)를 오버 몰딩하는 단계가 진행된다(도 3c 참조).
바람직하게는, 상기 몰딩 컴파운드 수지(40)를 그라인딩하여, 반도체 칩(30)의 상면을 노출시킴으로써, 반도체 칩(30)의 전기적 구동에 따른 열이 외부로 용이하게 방출되도록 한다.
다음으로, 상기한 제1실시예에서 설명된 바와 같이 상기 인터포저(20)의 몸체부(22)를 그라인딩, 폴리싱, 에칭 등의 방법을 이용하여 제거하는 단계(도 3d 참조)가 진행되고, 이어서 웨이퍼 크기의 인터포저(20)의 회로부(24) 및 그 위쪽의 몰딩 컴파운드 수지(40)를 소잉라인을 따라 소잉해줌으로써, 인터포저(20)의 회로부(24)와 반도체 칩(30)이 적층된 개개 모듈 단위가 완성된다.
최종적으로, 제1실시예에서와 같이 인터포저(20)의 회로부(24)와 반도체 칩(30)이 적층된 개개 모듈을 기판(10)에 전기적 신호 교환 가능하게 부착시킴으로써, 반도체 칩이 인터포저를 매개로 기판 위에 적층 구성된 본 발명의 반도체 패키지가 완성된다(도 2e 참조).
이렇게 완성된 본 발명의 제2실시예에 따른 반도체 패키지에 있어서, 상기 인터포저(20)의 회로부(24) 표면에 반도체 칩(30) 및 몰딩 컴파운드 수지(40)의 저부와 연접하는 일정 두께의 절연성 버퍼층(50)을 비롯하여 버퍼층(50) 위에 보조 버퍼층(52)을 더 형성함으로써, 각 공정 중 회로부(24)에 집중되는 외부력 및 응력을 버퍼층(50) 및 보조 버퍼층(52)에서 더욱 용이하게 흡수할 수 있게 된다.
즉, 상기 인터포저(20)의 회로부(24) 표면에 별도의 충격 흡수를 위한 버퍼층(50)을 비롯하여 버퍼층(50) 위에 보조 버퍼층(52)을 더 형성함으로써, 상기한 반도체 칩을 부착하는 공정과, 몰딩 컴파운드 수지를 몰딩하는 공정과, 웨이퍼 크기의 인터포저를 소잉하는 공정 등에서 발생하는 외부력(진동) 내지 응력 등이 인터포저(20)의 회로부(24)에 집중되더라도, 외부력 내지 응력을 버퍼층(50) 및 보조 버퍼층(52)에서 더욱 용이하게 흡수하게 되고, 결국 기존에 인터포저의 회로부에 외부력 내지 응력에 의한 크랙 발생 현상을 더욱 용이하게 방지할 수 있다.
10 : 기판
20 : 인터포저
22 : 몸체부
24 : 회로부
26 : 도전성 입출력수단
30 : 반도체 칩
32 : 도전성 범프
34 : 언더필재료
40 : 몰딩 컴파운드 수지
50 : 버퍼층
52 : 보조 버퍼층
54 : 재배선라인
56 : 가이드홈

Claims (7)

  1. 일정 두께의 몸체부 및 몸체부의 표면에 집적된 신호 전달용 회로부로 구성된 인터포저와, 도전성 범프를 매개로 인터포저의 회로부에 도전 가능하게 부착되는 반도체 칩과, 인터포저의 표면에 오버 몰딩되어 반도체 칩을 감싸주는 몰딩 컴파운드 수지와, 인터포저의 몸체부 제거후에 회로부 저면에 도전성 입출력수단을 매개로 연결되는 기판을 포함하는 인터포저를 이용한 반도체 패키지에 있어서,
    상기 인터포저의 회로부 표면에 반도체 칩 및 몰딩 컴파운드 수지의 저부와 연접하는 일정 두께의 절연성 버퍼층을 형성하여, 회로부에 집중되는 외부력 및 응력을 흡수할 수 있도록 한 것을 특징으로 하는 인터포저를 이용한 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 버퍼층에는 반도체 칩의 도전성 범프를 회로부에 융착 가능하게 안내하는 가이드홈이 형성된 것을 특징으로 하는 인터포저를 이용한 반도체 패키지.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 도전성 범프의 하단부는 버퍼층의 가이드홈내에 절연 가능하게 감싸여지고, 가이드홈의 위쪽으로 노출된 도전성 범프의 상단부는 버퍼층과 반도체 칩의 저면 사이에 충진되는 언더필 재료에 의하여 절연 가능하게 감싸여지는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 버퍼층의 가이드홈을 통하여 노출된 회로부에 일단부가 도전 가능하게 연결되고, 타단부는 버퍼층을 표면을 따라 원하는 위치까지 연장되는 재배선라인과; 재배선라인을 절연 가능하게 커버하면서 버퍼층 위에 도포되는 보조 버퍼층; 을 더 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지.
  5. 일정 두께의 몸체부 및 몸체부의 표면에 집적된 신호 전달용 회로부로 구성된 인터포저 제공 단계와;
    상기 회로부의 표면에 걸쳐 일정 두께의 절연성 버퍼층을 도포하는 단계와;
    상기 절연성 버퍼층에 반도체 칩의 도전성 범프를 회로부에 융착시키기 위한 가이드홈을 형성하는 단계와;
    상기 반도체 칩의 도전성 범프를 가이드홈에 삽입시켜서 회로부에 융착시키는 반도체 칩 부착 단계와;
    상기 버퍼층의 표면 위에 몰딩 컴파운드 수지를 오버 몰딩하여 반도체 칩이 몰딩 컴파운드 수지에 의하여 감싸여지도록 한 몰딩 단계와;
    상기 인터포저의 몸체부 제거한 후, 회로부와 기판 간을 도전성 입출력수단을 매개로 상호 연결하는 단계;
    를 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조 방법.
  6. 청구항 5에 있어서,
    상기 도전성 범프의 하단부가 버퍼층의 가이드홈내에 삽입되어 절연 가능하게 감싸여진 상태에서 가이드홈의 위쪽으로 노출된 도전성 범프의 상단부를 절연 가능하게 감싸기 위하여 버퍼층의 표면과 반도체 칩의 저면 사이에 언더필 재료를 충진하는 단계를 더 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조 방법.
  7. 청구항 5에 있어서,
    상기 반도체 칩 부착 단계 전, 버퍼층의 가이드홈을 통하여 노출된 회로부에 일단부를 도전 가능하게 연결하는 동시에 타단부를 버퍼층을 표면을 따라 원하는 위치까지 연장시킨 재배선라인 형성 단계와, 재배선라인을 절연 가능하게 커버하면서 버퍼층 위에 보조 버퍼층을 도포하는 단계가 더 진행되는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조 방법.
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* Cited by examiner, † Cited by third party
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CN108695284A (zh) * 2017-04-07 2018-10-23 晟碟信息科技（上海）有限公司 包括纵向集成半导体封装体组的半导体设备

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