KR890011107A - 반도체 장치 - Google Patents

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KR890011107A
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아끼히로 단바
료오이찌 호리
교오이찌로오 아사야마
세이고오 유꾸다게
히로유끼 미야자와
이찌마사 야나기자와
고로오 다찌바나가와
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미다 가쓰시게
가부시기 가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음

Description

반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 반도체 장치를 BiCMOS DRAM에 적용한 1실시예의 구조를 나타낸 단면도.
제 2 도는 메모리셀 용량홈(32)의 구조를 나타낸 확대 단면도.
제 3 도는 소자간분리홈(12)의 구조를 나타낸 확대 단면도.

Claims (10)

  1. 적어도 바이폴라 트랜지스터와 MOSFET에 의하여 구성되는 메모리셀을 동일 기판상에 형성한 반도체 장치에 있어서, 이 바이폴라 트랜지스터를 다른 반도체 소자로부터 분리하기 위한 분리용홈과 메모리셀의 용량을 형성하기 위한 용량형성용홈이 상기 기판에 뚫려지고 분리용홈내부는 이 홈의 내측전 표면에 형성된 절연막에 의하여 주위의 반도체영역으로부터 부유상태로 유지되고 이 메모리셀의 용량형성홈 내부에는 절연층과 도전층이 번갈이 형성되고 대향하는 도전층사이에 용량이 형성되어 한쪽의 도전층은 고정전위로 접속되는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 용량 형성용의 도전층의 고정전위로의 접속은 이 홈내부의 측면에만 절연막을 형성하고 이 홈내부의 도전층의 하나를 홈저면에 접하는 반도체 영역에 접속하므로서 행하여짐을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 홈저면에 접하는 반도체영역은 상기 기판과 동일한 도전형인 것이 특징인 반도체장치.
  4. 제 2 항에 있어서, 상기 홈저면에 접하는 반도체영역은 상기 기판과 반대의 도전형임이 특징인 반도체장치.
  5. 제 2 항에 있어서, 상기 홈저면에 접하는 반도체영역은 인접하는 홈저면에 같은 모양으로 형성된 반도체영역에 접속되어 구성됨을 특징으로 하는 반도체장치.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 소자간분리를 위한 홈내부 및 용량형성용의 홈내부에는 절연체와 탄력성을 가진 도체가 충진되어 구성됨을 특징으로 하는 반도체장치.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 소자간분리를 위한 홈내부는 절연체와 탄력성을 가진 도체를 번갈아 형성한 다층구조인 것이 특징인 반도체장치.
  8. 제 1 항에 있어서, 상기 용량형성용홈의 저면의 절연막이 제거되어 있음이 특징인 반도체장치.
  9. 적어도 바이폴라 트랜지스터와 MOSFET에 의하여 구성되는 메모리셀을 동일 기판상에 형성하는 반도체장치의 제조방법에 있어서, 이 바이폴라 트랜지스터를 다른 반도체소자로부터 분리하기 위한 분리용홈과 메모리셀의 용량을 형성하기 위한 용량형성용 홈을 상기 기판에 뚫어설치하고 이 분리용홈의 내측전표면에 절연막을 형성하고 이 메모리셀의 용량형성용홈내부에 절연층과 도전층이 번갈아 형성시키는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 적어도 바이폴라 트랜지스터와 MOSFET에 의하여 구성되는 메모리셀을 동일 기판상에 형성하는 반도체장치의 제조방법에 있어서, 이 바이폴라 트랜지스터를 다른 반도체소자로부터 분리시키기 위한 분리용홈 및 이 메모리셀의 용량형성용홈을 형성하기 위한 엣칭마스크를 사용하여 이온주입을 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880017109A 1987-12-21 1988-12-21 반도체 장치 KR0133921B1 (ko)

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