JPH07105456B2 - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH07105456B2 JPH07105456B2 JP1160055A JP16005589A JPH07105456B2 JP H07105456 B2 JPH07105456 B2 JP H07105456B2 JP 1160055 A JP1160055 A JP 1160055A JP 16005589 A JP16005589 A JP 16005589A JP H07105456 B2 JPH07105456 B2 JP H07105456B2
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路の構造及びその製造方法に関
するもので、特にバイポーラ型集積回路とCCD型集積回
路とを１つのチップに搭載した半導体集積回路（以下、
BiCCDと略記する）技術に係るものである。
するもので、特にバイポーラ型集積回路とCCD型集積回
路とを１つのチップに搭載した半導体集積回路（以下、
BiCCDと略記する）技術に係るものである。
（従来の技術） 電子機器の機能の大規模化、小型化、低消費電力化は近
年著しいものである。この波を推進しているのが半導体
技術で、IC/LSIの微細化、高集積化、高速度化技術その
ものである。それとともにIC/LSIを封じる外囲器も小型
化、多ピン化が進んでおり、複数のチップを１つの外囲
器に入れたもの、或いはマルチチップモジュールと呼ば
れるものが市場に現われ始めている。
年著しいものである。この波を推進しているのが半導体
技術で、IC/LSIの微細化、高集積化、高速度化技術その
ものである。それとともにIC/LSIを封じる外囲器も小型
化、多ピン化が進んでおり、複数のチップを１つの外囲
器に入れたもの、或いはマルチチップモジュールと呼ば
れるものが市場に現われ始めている。
CCD型ICは、高集積化、低消費電力化が容易なため、ラ
インセンサやエリアセンサ等の固体撮像素子、或いはCC
D遅延線素子等に使用されている。TV又はVTRの映像信号
処理に使用されるCCD（1H）LSIの場合、例えばCCD（1
H）３チップと複数チップのバイポーラ型LSIとを１つの
外囲器（フレーム）に搭載したものが使用されている。
インセンサやエリアセンサ等の固体撮像素子、或いはCC
D遅延線素子等に使用されている。TV又はVTRの映像信号
処理に使用されるCCD（1H）LSIの場合、例えばCCD（1
H）３チップと複数チップのバイポーラ型LSIとを１つの
外囲器（フレーム）に搭載したものが使用されている。
このような従来の延長であるマルチチップ技術では次の
ような欠点がある。即ち個別ICを組み合わせるための
システム対応がとり難い。チップ間の電極をワイヤボ
ンディング等により電気接続をするため、配線が長くな
り、高速化したLSIの本来の性能を十分発揮させること
が難しい。ピン数を削減して機器の小型化をはかるこ
とが難しい。外囲器が大きくなり、例えばペレットの
クラック、耐湿性劣化等による信頼性保証レベルが低下
する。低消費電力化に限界がある。
ような欠点がある。即ち個別ICを組み合わせるための
システム対応がとり難い。チップ間の電極をワイヤボ
ンディング等により電気接続をするため、配線が長くな
り、高速化したLSIの本来の性能を十分発揮させること
が難しい。ピン数を削減して機器の小型化をはかるこ
とが難しい。外囲器が大きくなり、例えばペレットの
クラック、耐湿性劣化等による信頼性保証レベルが低下
する。低消費電力化に限界がある。
（発明が解決しようとする課題） CCD型集積回路、バイポーラ型集積回路及びCMOS（NMO
S）集積回路から成る従来の半導体集積回路は、複数のI
C/LSIチップを１つの外囲器に収納するマルチチツプ技
術により形成されていた。このため前述のようにシステ
ムに対する適応性、高速化、ピン数の削減と機器の小型
化、信頼性、及び低消費電力化について、満足できる状
態ではなく、又これら事項の改善についての市場のニー
ズは強い。
S）集積回路から成る従来の半導体集積回路は、複数のI
C/LSIチップを１つの外囲器に収納するマルチチツプ技
術により形成されていた。このため前述のようにシステ
ムに対する適応性、高速化、ピン数の削減と機器の小型
化、信頼性、及び低消費電力化について、満足できる状
態ではなく、又これら事項の改善についての市場のニー
ズは強い。
本発明の目的は、バイポーラ型集積回路とMOS型集積回
路（NMOS,CMOS）及びCCD型集積回路から構成される半導
体集積回路において、従来のマルチチップ技術の課題で
あるシステム対応性、動作の高速性、機器の小型化、ピ
ン数の削減、低消費電力等について改善できる構造の半
導体集積回路とその製造方法を提供することである。
路（NMOS,CMOS）及びCCD型集積回路から構成される半導
体集積回路において、従来のマルチチップ技術の課題で
あるシステム対応性、動作の高速性、機器の小型化、ピ
ン数の削減、低消費電力等について改善できる構造の半
導体集積回路とその製造方法を提供することである。
［発明の構成］ （課題を解決するための手段） 本発明は、バイポーラ型集積回路、MOS型集積回路（CMO
S、NMOS等）及びCCD型集積回路を１つの半導体チップに
搭載した、即ちオンチップ化した半導体集積回路とその
製造方法である。
S、NMOS等）及びCCD型集積回路を１つの半導体チップに
搭載した、即ちオンチップ化した半導体集積回路とその
製造方法である。
即ち本発明の半導体集積回路は、（ａ）低濃度の一導電
型半導体基板の主表面に露出して選択的に形成される島
状の反対導電型のエピタキシャル層と、（ｂ）前記エピ
タキシャル層の前記露出面の周縁を囲むフィールド絶縁
物層と、（ｃ）前記フィールド絶縁物層に連接し、前記
エピタキシャル層を包む高濃度の反対導電型埋め込み層
とを有し、且つ（ｄ）前記半導体基板の一導電型表面層
に形成されるCCD型集積回路と、（ｅ）前記エピタキシ
ャル層に形成されるバイポーラ型集積回路と、（ｆ）前
記半導体基板の一導電型表面層及び他の前記エピタキシ
ャル層の両方の層又はいずれか一方の層に形成されるMO
S構造のトランジスタを有する集積回路とを、具備する
ことを特徴とするものである。
型半導体基板の主表面に露出して選択的に形成される島
状の反対導電型のエピタキシャル層と、（ｂ）前記エピ
タキシャル層の前記露出面の周縁を囲むフィールド絶縁
物層と、（ｃ）前記フィールド絶縁物層に連接し、前記
エピタキシャル層を包む高濃度の反対導電型埋め込み層
とを有し、且つ（ｄ）前記半導体基板の一導電型表面層
に形成されるCCD型集積回路と、（ｅ）前記エピタキシ
ャル層に形成されるバイポーラ型集積回路と、（ｆ）前
記半導体基板の一導電型表面層及び他の前記エピタキシ
ャル層の両方の層又はいずれか一方の層に形成されるMO
S構造のトランジスタを有する集積回路とを、具備する
ことを特徴とするものである。
なおCCD型集積回路は、ライセンサやエリヤセンサ等の
撮像素子或いはCCD遅延線素子等のように電荷結合デバ
イスを有する集積回路である。
撮像素子或いはCCD遅延線素子等のように電荷結合デバ
イスを有する集積回路である。
なお本発明の半導体集積回路の製造方法は、（イ）低濃
度の一導電型半導体基板の主表面から選択的に島状の凹
部を掘る工程と、（ロ）前記凹部の内面に高濃度の反対
導電型不純物を拡散して埋め込み層を形成する工程と、
（ハ）エピタキシャル成長法により前記凹部を反対導電
型半導体で充填した後、前記基板の一導電型表面層が現
われるまで平坦化処理を行ない、前記基板の主表面に露
出する反対導電型のエピタキシャル層を形成する工程
と、（ニ）前記反対導電型エピタキシャル層の露出面の
周縁を囲むフィールド絶縁物層を形成する工程と、
（ホ）前記半導体基板の一導電型表面層にCCD型集積回
路を形成する工程と、（ヘ）前記エピタキシャル層にバ
イポーラ型集積回路を形成する工程と、（ト）前記半導
体基板の一導電型表面層及び他の前記エピタキシャル層
の両方の層又はいずれか一方の層にMOS構造のトランジ
スタを有する集積回路を形成する工程とを、具備するこ
とを特徴とするものである。
度の一導電型半導体基板の主表面から選択的に島状の凹
部を掘る工程と、（ロ）前記凹部の内面に高濃度の反対
導電型不純物を拡散して埋め込み層を形成する工程と、
（ハ）エピタキシャル成長法により前記凹部を反対導電
型半導体で充填した後、前記基板の一導電型表面層が現
われるまで平坦化処理を行ない、前記基板の主表面に露
出する反対導電型のエピタキシャル層を形成する工程
と、（ニ）前記反対導電型エピタキシャル層の露出面の
周縁を囲むフィールド絶縁物層を形成する工程と、
（ホ）前記半導体基板の一導電型表面層にCCD型集積回
路を形成する工程と、（ヘ）前記エピタキシャル層にバ
イポーラ型集積回路を形成する工程と、（ト）前記半導
体基板の一導電型表面層及び他の前記エピタキシャル層
の両方の層又はいずれか一方の層にMOS構造のトランジ
スタを有する集積回路を形成する工程とを、具備するこ
とを特徴とするものである。
なお、前記（ホ）、（ヘ）、（ト）の各項の形成工程
で、共通のウェーハプロセスは同一工程とすることが望
ましく、例えばCCD型集積回路の一層目のゲート電極とM
OS構造のトランジスタ（CMOS、NMOS等）のゲート電極と
が同一工程で作られ、且つ同一材料であることは、本発
明の望ましい実施態様である。
で、共通のウェーハプロセスは同一工程とすることが望
ましく、例えばCCD型集積回路の一層目のゲート電極とM
OS構造のトランジスタ（CMOS、NMOS等）のゲート電極と
が同一工程で作られ、且つ同一材料であることは、本発
明の望ましい実施態様である。
（作用） 以下、一導電型をＰ型、反対導電型をＮ型とした場合に
ついて説明する。
ついて説明する。
Ｎ型エピタキシャル層は、基板に露出する面を除き、フ
ィールド絶縁物層とN+型埋め込み層とにより囲まれ、且
つ各エピタキシャル層の間には基板のP-型領域が介在す
る。動作中、N+型埋め込み層とP-型領域とで形成される
N+P-接合は逆バイアスされる。従って基板のP-型表面層
と各エピタキシャル層とは、相互に良好に分離され、CC
D型、バイポーラ型及びMOS型と各集積回路を１つの半導
体チップに搭載することが可能となる。
ィールド絶縁物層とN+型埋め込み層とにより囲まれ、且
つ各エピタキシャル層の間には基板のP-型領域が介在す
る。動作中、N+型埋め込み層とP-型領域とで形成される
N+P-接合は逆バイアスされる。従って基板のP-型表面層
と各エピタキシャル層とは、相互に良好に分離され、CC
D型、バイポーラ型及びMOS型と各集積回路を１つの半導
体チップに搭載することが可能となる。
又基板上の前記エピタキシャル層の配置パターン或いは
その層厚は、複雑な工程なしに随意変えられるので、シ
ステム機能に対応した最適の配置パターン又は層厚を選
択できる。
その層厚は、複雑な工程なしに随意変えられるので、シ
ステム機能に対応した最適の配置パターン又は層厚を選
択できる。
オンチップ化したことにより電極間の配線は、従来のチ
ップ間のワイヤボンディング等による接続に代えて、チ
ップ上の電極配線膜を使用するので、配線長を大幅に削
減でき、動作の高速性が改善される。又オンチップ化に
より、ピン数の削減と装置の小型化が可能となる。又従
来のマルチチップ技術が複数チップより成るのに対し、
１つのチップにこれらの機能素子を搭載するので、ペレ
ットのクラック、耐湿性劣化等の発生確率は減少し、信
頼性保証レベルを向上できる。又従来のバイポーラ型集
積回路の機能の一部を、低消費電力化に有利なMOS型集
積回路に負担させる等で装置の低消費電力をはかること
ができる。
ップ間のワイヤボンディング等による接続に代えて、チ
ップ上の電極配線膜を使用するので、配線長を大幅に削
減でき、動作の高速性が改善される。又オンチップ化に
より、ピン数の削減と装置の小型化が可能となる。又従
来のマルチチップ技術が複数チップより成るのに対し、
１つのチップにこれらの機能素子を搭載するので、ペレ
ットのクラック、耐湿性劣化等の発生確率は減少し、信
頼性保証レベルを向上できる。又従来のバイポーラ型集
積回路の機能の一部を、低消費電力化に有利なMOS型集
積回路に負担させる等で装置の低消費電力をはかること
ができる。
（実施例） 本発明の集積回路の第１の実施例を第１図に、又この第
１実施例の集積回路の製造工程を第２図に示す。
１実施例の集積回路の製造工程を第２図に示す。
第１図において、第１実施例の集積回路は、（ａ）P-型
シリコン基板１の主表面に露出して形成される島状のＮ
型のエピタキシャル層（後工程で導電型がＰ型となった
領域も含む）４と、（ｂ）このエピタキシャル層の露出
面の周縁を囲むフィールド絶縁物層（SiO2）層２と、
（ｃ）フィールド絶縁物層２に連接し、エピタキシャル
層４を包むN+型埋め込み層３と、（ｄ）基板１のP-型表
面層に形成されるCCD型ICと、（ｅ）エピタキシャル層
４に形成されるバイポーラ型ICと、（ｆ）他のエピタキ
シャル層４に形成されるCMOS型ICとを具備している。な
お図面は模式的な断面図で、CCD型、バイポーラ型及びC
MOS型の各ICの構成部分の一部を代表例として記載した
ものである。
シリコン基板１の主表面に露出して形成される島状のＮ
型のエピタキシャル層（後工程で導電型がＰ型となった
領域も含む）４と、（ｂ）このエピタキシャル層の露出
面の周縁を囲むフィールド絶縁物層（SiO2）層２と、
（ｃ）フィールド絶縁物層２に連接し、エピタキシャル
層４を包むN+型埋め込み層３と、（ｄ）基板１のP-型表
面層に形成されるCCD型ICと、（ｅ）エピタキシャル層
４に形成されるバイポーラ型ICと、（ｆ）他のエピタキ
シャル層４に形成されるCMOS型ICとを具備している。な
お図面は模式的な断面図で、CCD型、バイポーラ型及びC
MOS型の各ICの構成部分の一部を代表例として記載した
ものである。
次に第２図を参照して、第１実施例の集積回路の製造方
法を説明すると共に、併せて該回路の細部構造について
述べる。
法を説明すると共に、併せて該回路の細部構造について
述べる。
約50ΩcmのP-型シリコン基板１を温度1000℃で熱酸化
し、厚さ１μｍのシリコン酸化膜（SiO2）2aを形成す
る。次にCMOS型ICを形成する領域（CMOS部と略記）上及
びバイポーラ型ICを形成する領域（バイポーラ部）上の
酸化膜2aを、リソグラフィ技術により選択的にエッチン
グ除去する。残された酸化膜2aをマスクにして、P-型シ
リコン基板１を弗酸／硝酸系の溶液で、約10μｍエッチ
ングし、島状の凹部4aを掘る。（第２図（ａ）参照） 次に凹部4aの内面からSbをドープし、約20Ω／□の高濃
度のN+型埋め込み層３を形成する。次にシリコン酸化膜
2aをエッチング除去した後、エピタキシャル成長法によ
りＰ（リン）をドープした比抵抗２Ωcm、厚さ10μmN型
エピタキシャル層４を形成し凹部4aを充填する。（第２
図（ｂ）参照） 次に機械研磨及びラッピング技術により、Ｎ型エピタキ
シャル層を約12μｍエッチング除去する。この際N+型埋
め込み層３が形成されていない領域上では、基板のP-型
表面層が完全に露出するまでエッチングする。（第２図
（ｃ）参照） 次にCMOS部のエピタキシャル層４にＰウェル拡散層５
と、バイポーラ部のエピタキシャル層４にコレクタコン
タクトのための深い高濃度のN+拡散層６とを、1100℃に
て拡散する。次に図示してないが温度1000℃で熱酸化を
して、厚さ900Åのシリコン酸化膜を形成し、その上にL
PCVD法により厚さ2000Åのシリコン窒化膜（Si Nx膜）
を積層する。次にリソグラフィ技術により、活性領域以
外のシリコン窒化膜を除去する。次にシリコン窒化膜を
除去した開口部より、フィールド反転防止のため、P-型
シリコン基板上にＢ（ボロン）をイオン注入した後、LO
COS酸化を行ない、厚さ8000Åのフィールド酸化膜２を
形成する。これによりフィールド酸化膜２の直下にP-型
反転防止層７が形成される。
し、厚さ１μｍのシリコン酸化膜（SiO2）2aを形成す
る。次にCMOS型ICを形成する領域（CMOS部と略記）上及
びバイポーラ型ICを形成する領域（バイポーラ部）上の
酸化膜2aを、リソグラフィ技術により選択的にエッチン
グ除去する。残された酸化膜2aをマスクにして、P-型シ
リコン基板１を弗酸／硝酸系の溶液で、約10μｍエッチ
ングし、島状の凹部4aを掘る。（第２図（ａ）参照） 次に凹部4aの内面からSbをドープし、約20Ω／□の高濃
度のN+型埋め込み層３を形成する。次にシリコン酸化膜
2aをエッチング除去した後、エピタキシャル成長法によ
りＰ（リン）をドープした比抵抗２Ωcm、厚さ10μmN型
エピタキシャル層４を形成し凹部4aを充填する。（第２
図（ｂ）参照） 次に機械研磨及びラッピング技術により、Ｎ型エピタキ
シャル層を約12μｍエッチング除去する。この際N+型埋
め込み層３が形成されていない領域上では、基板のP-型
表面層が完全に露出するまでエッチングする。（第２図
（ｃ）参照） 次にCMOS部のエピタキシャル層４にＰウェル拡散層５
と、バイポーラ部のエピタキシャル層４にコレクタコン
タクトのための深い高濃度のN+拡散層６とを、1100℃に
て拡散する。次に図示してないが温度1000℃で熱酸化を
して、厚さ900Åのシリコン酸化膜を形成し、その上にL
PCVD法により厚さ2000Åのシリコン窒化膜（Si Nx膜）
を積層する。次にリソグラフィ技術により、活性領域以
外のシリコン窒化膜を除去する。次にシリコン窒化膜を
除去した開口部より、フィールド反転防止のため、P-型
シリコン基板上にＢ（ボロン）をイオン注入した後、LO
COS酸化を行ない、厚さ8000Åのフィールド酸化膜２を
形成する。これによりフィールド酸化膜２の直下にP-型
反転防止層７が形成される。
次に耐酸化マスクとして使用したシリコン窒化膜（厚さ
2000Å）と前記シリコン酸化膜（厚さ900Å）とを除去
する。（第２図（ｄ）参照） 次にCCD型IC領域（OOD部と略記）即ち基板１のP-型表面
層とCMOS部のエピタキシャル層４の露出面とに、1000℃
にて厚さ700Åの第１ゲート酸化膜を形成した後、CCD部
にはＰ（リン）を又CMOS部にはしきい値電圧Vth制御用
にＢ（ボロン）を、それぞれイオン注入する。次に厚さ
4000Åの不純物を含まない第１ポリシリコン膜８を基板
に堆積してから、不純物源となるＰ（リン）を含む酸化
膜を積層し、熱拡散してこの第１ポリシリコン膜８を高
不純物濃度の低抵抗膜とする。次に第１ポリシリコン膜
８をRIE（反応性イオンエッチング）により、レジスト
をマスくしてエッチングしてCCDの第１層目のゲート電
極８及びMOS FETのゲート電極８を形成する。次に露出
している第１ゲート酸化膜をエッチング除去してから、
温度1000℃にて厚さ700Åの第２ゲート酸化膜を形成
し、CCD部にＢ（ボロン）をイオン注入し、更にバイポ
ーラ部に内部ベース層10を形成するためＢ（ボロン）の
イオン注入を実施する。その後厚さ4000Åの不純物を含
まない第２ポリシリコン膜９を堆積した後、不純物源と
なるＰ（リン）を含む酸化膜を積層し、950℃にて熱拡
散して、この第２ポリシリコン膜９を高濃度のN+層とす
る。この第２ポリシリコン膜９をレジストをマスクにし
てRIEにてエッチングし、第２層目のゲート電極９を形
成する。次にCCD部、CMOS部のNMOS FETのソース、ドレ
ーン領域、及びバイポーラ部のエミッタ領域等にAsをイ
オン注入してから、900℃、ドライO2にて後酸化し、次
にCMOS部のPMOS FETのソース、ドレーン領域及びバイ
パーラ部の外部ベース領域にＢ（ボロン）をイオン注入
し、（CVD（不純物を含まないSiO2）＋BPSG）膜13を堆
積した後、950℃にてメルト処理及びリンゲッター処理
を実施する。これらの処理により、P+拡散層11及びN+拡
散層12が活性化される。（第２図（ｅ）参照） 次にレジストをマスクにして、RIEにより、前記（CVD＋
BPSG）膜13をエッチングして、コンタクトホールを開口
する。次に厚さ8000Åを有するAl−Si（％）膜14をスパ
ッタ法により形成してから、レジストをマスクにしてRI
EによりこのAl−Si膜14をエッチングして電極配線膜14
を形成する。最後に450℃でホーミングガス処理を施
す。（第１図参照） 本実施例では基板のP-型表面層にCCD型集積回路、N+型
埋め込み層３に包まれるＮ型エピタキシャル層４にバイ
ポーラ型集積回路、他のＮ型エピタキシャル層４にCMOS
型集積回路をオンチップ化したものである。又Ｎ型エピ
タキシャル層４の周辺にはN+型埋め込み層３が存在して
おり、寄生サイリスタのラッチアップに対して強い構造
になっている。
2000Å）と前記シリコン酸化膜（厚さ900Å）とを除去
する。（第２図（ｄ）参照） 次にCCD型IC領域（OOD部と略記）即ち基板１のP-型表面
層とCMOS部のエピタキシャル層４の露出面とに、1000℃
にて厚さ700Åの第１ゲート酸化膜を形成した後、CCD部
にはＰ（リン）を又CMOS部にはしきい値電圧Vth制御用
にＢ（ボロン）を、それぞれイオン注入する。次に厚さ
4000Åの不純物を含まない第１ポリシリコン膜８を基板
に堆積してから、不純物源となるＰ（リン）を含む酸化
膜を積層し、熱拡散してこの第１ポリシリコン膜８を高
不純物濃度の低抵抗膜とする。次に第１ポリシリコン膜
８をRIE（反応性イオンエッチング）により、レジスト
をマスくしてエッチングしてCCDの第１層目のゲート電
極８及びMOS FETのゲート電極８を形成する。次に露出
している第１ゲート酸化膜をエッチング除去してから、
温度1000℃にて厚さ700Åの第２ゲート酸化膜を形成
し、CCD部にＢ（ボロン）をイオン注入し、更にバイポ
ーラ部に内部ベース層10を形成するためＢ（ボロン）の
イオン注入を実施する。その後厚さ4000Åの不純物を含
まない第２ポリシリコン膜９を堆積した後、不純物源と
なるＰ（リン）を含む酸化膜を積層し、950℃にて熱拡
散して、この第２ポリシリコン膜９を高濃度のN+層とす
る。この第２ポリシリコン膜９をレジストをマスクにし
てRIEにてエッチングし、第２層目のゲート電極９を形
成する。次にCCD部、CMOS部のNMOS FETのソース、ドレ
ーン領域、及びバイポーラ部のエミッタ領域等にAsをイ
オン注入してから、900℃、ドライO2にて後酸化し、次
にCMOS部のPMOS FETのソース、ドレーン領域及びバイ
パーラ部の外部ベース領域にＢ（ボロン）をイオン注入
し、（CVD（不純物を含まないSiO2）＋BPSG）膜13を堆
積した後、950℃にてメルト処理及びリンゲッター処理
を実施する。これらの処理により、P+拡散層11及びN+拡
散層12が活性化される。（第２図（ｅ）参照） 次にレジストをマスクにして、RIEにより、前記（CVD＋
BPSG）膜13をエッチングして、コンタクトホールを開口
する。次に厚さ8000Åを有するAl−Si（％）膜14をスパ
ッタ法により形成してから、レジストをマスクにしてRI
EによりこのAl−Si膜14をエッチングして電極配線膜14
を形成する。最後に450℃でホーミングガス処理を施
す。（第１図参照） 本実施例では基板のP-型表面層にCCD型集積回路、N+型
埋め込み層３に包まれるＮ型エピタキシャル層４にバイ
ポーラ型集積回路、他のＮ型エピタキシャル層４にCMOS
型集積回路をオンチップ化したものである。又Ｎ型エピ
タキシャル層４の周辺にはN+型埋め込み層３が存在して
おり、寄生サイリスタのラッチアップに対して強い構造
になっている。
次に本発明の集積回路の第２の実施例を第３図に示す。
同図は該集積回路の最終工程の断面図で、第１図又は第
２図と同じ符号は対応する部分を示すもので説明を省略
する。本実施例では、基板１のP-型表面層にCCD型集積
回路とNMOS型集積回路を、又N+型埋め込み層３に包まれ
るＮ型エピタキシャル層４にバイポーラ型集積回路をオ
ンチップ化したものである。
同図は該集積回路の最終工程の断面図で、第１図又は第
２図と同じ符号は対応する部分を示すもので説明を省略
する。本実施例では、基板１のP-型表面層にCCD型集積
回路とNMOS型集積回路を、又N+型埋め込み層３に包まれ
るＮ型エピタキシャル層４にバイポーラ型集積回路をオ
ンチップ化したものである。
次に本発明の集積回路の第３の実施例を第４図に示す。
本実施例では、第１実施例において、CMOS型集積回路の
うちPMOS FETをＮ型エピタキシャル層４に、これと相
補関係（Complementary）にあるNMOS FETを基板１のP-
型表面層に形成したものである。即ち基板１のP-型表面
層にCCD型集積回路とNMOS FETとを、又Ｎ型エピタキシ
ャル層４にバイポーラ型集積回路を、他のＮ型エピタキ
シャル層４に前記NMOS FETと相補関係にあるPMOS FET
をそれぞれ形成したものである。
本実施例では、第１実施例において、CMOS型集積回路の
うちPMOS FETをＮ型エピタキシャル層４に、これと相
補関係（Complementary）にあるNMOS FETを基板１のP-
型表面層に形成したものである。即ち基板１のP-型表面
層にCCD型集積回路とNMOS FETとを、又Ｎ型エピタキシ
ャル層４にバイポーラ型集積回路を、他のＮ型エピタキ
シャル層４に前記NMOS FETと相補関係にあるPMOS FET
をそれぞれ形成したものである。
なお第１ないし第３実施例のCMOS及びNMOS型集積回路
が、１つのチップに混載されていても、勿論差支えな
い。
が、１つのチップに混載されていても、勿論差支えな
い。
以上述べたように、Ｎ型エピタキシャル層は良好な素子
分離特性を有しP-型基板に島状に形成されるので、CCD
型、CMOS型、NMOS型及びバイポーラ型の各々の素子又は
集積回路をシステムに対応して最適にオンチップ化して
製造が可能であり、他の技術に比較して有力な技術とい
える。又上記実施例ではエピタキシャル層の厚さは約10
μｍであるが、P-型基板のエッチング量、Ｎ型エピタキ
シャル層の研磨及びラッピング量を変えることにより、
Ｎ型エピタキシャル層の厚さを随意に変えることが可能
であり、種々の耐圧のバイポーラ型素子を複雑な工程な
しに製造できる。
分離特性を有しP-型基板に島状に形成されるので、CCD
型、CMOS型、NMOS型及びバイポーラ型の各々の素子又は
集積回路をシステムに対応して最適にオンチップ化して
製造が可能であり、他の技術に比較して有力な技術とい
える。又上記実施例ではエピタキシャル層の厚さは約10
μｍであるが、P-型基板のエッチング量、Ｎ型エピタキ
シャル層の研磨及びラッピング量を変えることにより、
Ｎ型エピタキシャル層の厚さを随意に変えることが可能
であり、種々の耐圧のバイポーラ型素子を複雑な工程な
しに製造できる。
［発明の効果］ 本発明の半導体集積回路においては、フィールド絶縁膜
と高濃度の埋め込み層とにより包囲された島状のエピタ
キシャル層が低濃度の基板内に互いに分離されて配設さ
れたもので、又この集積回路は、本発明の製造方法によ
り、複雑な工程を用いることなしに形成できる。これに
よりCCD型、バイポーラ型、MOS型（CMOS,NMOS）の各集
積回路は、１つの半導体チップに効率よく搭載すること
が可能となった。前記各集積回路をオンチップ化するこ
とにより、従来のマルチチップ技術の課題であるシステ
ムに対する対応性、動作の高速性、機器の小型化、ピン
数の削減、低消費電力等について改善することができ
る。
と高濃度の埋め込み層とにより包囲された島状のエピタ
キシャル層が低濃度の基板内に互いに分離されて配設さ
れたもので、又この集積回路は、本発明の製造方法によ
り、複雑な工程を用いることなしに形成できる。これに
よりCCD型、バイポーラ型、MOS型（CMOS,NMOS）の各集
積回路は、１つの半導体チップに効率よく搭載すること
が可能となった。前記各集積回路をオンチップ化するこ
とにより、従来のマルチチップ技術の課題であるシステ
ムに対する対応性、動作の高速性、機器の小型化、ピン
数の削減、低消費電力等について改善することができ
る。
第１図は本発明の半導体集積回路の第１実施例の断面
図、第２図は第１図の半導体集積回路の製造工程を示す
断面図、第３図は本発明の半導体集積回路の第２実施例
の断面図、第４図は本発明の半導体集積回路の第３実施
例の一部省略断面図である。 １……低濃度の一導電型半導体基板（P-型シリコン基
板）、２……フィールド絶縁物層（フィールド酸化
膜）、３……高濃度の反対導電型埋め込み層（N+型埋め
込み層）、４……反対導電型エピタキシャル層（Ｎ型エ
ピタキシャル層）、５……Ｐウェル拡散層、６……深い
N+拡散層、７……P-型反転防止層、８……第１ポリシリ
コン膜、９……第２ポリシリコン膜、10……Ｐ型内部ベ
ース層、11……P+拡散層、12……N+拡散層、13……（CV
D＋BPSG）膜、14……Al−Si膜。
図、第２図は第１図の半導体集積回路の製造工程を示す
断面図、第３図は本発明の半導体集積回路の第２実施例
の断面図、第４図は本発明の半導体集積回路の第３実施
例の一部省略断面図である。 １……低濃度の一導電型半導体基板（P-型シリコン基
板）、２……フィールド絶縁物層（フィールド酸化
膜）、３……高濃度の反対導電型埋め込み層（N+型埋め
込み層）、４……反対導電型エピタキシャル層（Ｎ型エ
ピタキシャル層）、５……Ｐウェル拡散層、６……深い
N+拡散層、７……P-型反転防止層、８……第１ポリシリ
コン膜、９……第２ポリシリコン膜、10……Ｐ型内部ベ
ース層、11……P+拡散層、12……N+拡散層、13……（CV
D＋BPSG）膜、14……Al−Si膜。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/762
Claims (2)
- 【請求項１】（ａ）低濃度の一導電型半導体基板の主表
面に露出して選択的に形成される島状の反対導電型のエ
ピタキシャル層と、（ｂ）前記エピタキシャル層の前記
露出面の周縁を囲むフィールド絶縁物層と、（ｃ）前記
フィールド絶縁物層に連接し、前記エピタキシャル層を
包む高濃度の反対導電型埋め込み層とを有し、且つ
（ｄ）前記半導体基板の一導電型表面層に形成されるCC
D型集積回路と、（ｅ）前記エピタキシャル層に形成さ
れるバイポーラ型集積回路と、（ｆ）前記半導体基板の
一導電型表面層及び他の前記エピタキシャル層の両方の
層又はいずれか一方の層に形成されるMOS構造のトラン
ジスタを有する集積回路とを、具備することを特徴とす
る半導体集積回路。 - 【請求項２】（イ）低濃度の一導電型半導体基板の主表
面から選択的に島状の凹部を掘る工程と、（ロ）前記凹
部の内面に高濃度の反対導電型不純物を拡散して埋め込
み層を形成する工程と、（ハ）エピタキシャル成長法に
より前記凹部を反対導電型半導体で充填した後、前記基
板の一導電型表面層が現われるまで平坦化処理を行な
い、前記基板の主表面に露出する反対導電型のエピタキ
シャル層を形成する工程と、（ニ）前記反対導電型エピ
タキシャル層の露出面の周縁を囲むフィールド絶縁物層
を形成する工程と、（ホ）前記半導体基板の一導電型表
面層にCCD型集積回路を形成する工程と、（ヘ）前記エ
ピタキシャル層にバイポーラ型集積回路を形成する工程
と、（ト）前記半導体基板の一導電型表面層及び他の前
記エピタキシャル層の両方の層又はいずれか一方の層に
MOS構造のトランジスタを有する集積回路を形成する工
程とを、具備することを特徴とする半導体集積回路の製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160055A JPH07105456B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体集積回路とその製造方法 |
| EP90111880A EP0404180B1 (en) | 1989-06-22 | 1990-06-22 | Semiconductor integrated circuit and method of making the same |
| KR1019900009245A KR930005505B1 (ko) | 1989-06-22 | 1990-06-22 | 반도체 집적회로와 그 제조방법 |
| DE69025989T DE69025989T2 (de) | 1989-06-22 | 1990-06-22 | Integrierte Halbleiterschaltung und Verfahren zu deren Herstellung |
| US07/784,605 US5198880A (en) | 1989-06-22 | 1991-10-28 | Semiconductor integrated circuit and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160055A JPH07105456B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体集積回路とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0324759A JPH0324759A (ja) | 1991-02-01 |
| JPH07105456B2 true JPH07105456B2 (ja) | 1995-11-13 |
Family
ID=15706933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160055A Expired - Fee Related JPH07105456B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体集積回路とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0404180B1 (ja) |
| JP (1) | JPH07105456B2 (ja) |
| KR (1) | KR930005505B1 (ja) |
| DE (1) | DE69025989T2 (ja) |
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|---|---|---|---|---|
| JP2008177620A (ja) * | 2008-04-11 | 2008-07-31 | Fujifilm Corp | 固体撮像装置 |
| JP2023122791A (ja) * | 2022-02-24 | 2023-09-05 | 浜松ホトニクス株式会社 | 固体撮像素子、及び固体撮像素子の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4152715A (en) * | 1977-11-28 | 1979-05-01 | The United States Of America As Represented By The Secretary Of The Army | Silicon base CCD-bipolar transistor compatible methods and products |
| US4253168A (en) * | 1978-10-23 | 1981-02-24 | Westinghouse Electric Corp. | CCD Signal processor |
| JPS57103347A (en) * | 1980-12-18 | 1982-06-26 | Clarion Co Ltd | Manufacture of integrated circuit |
| US4492717A (en) * | 1981-07-27 | 1985-01-08 | International Business Machines Corporation | Method for forming a planarized integrated circuit |
| JPS60141157U (ja) * | 1984-02-25 | 1985-09-18 | ソニー株式会社 | 電荷結合素子 |
| FR2591619B1 (fr) * | 1985-12-16 | 1988-03-25 | Placencia De Las Armas Socieda | Bloc de cames a battant pour la commande du peigne des metiers a tisser |
-
1989
- 1989-06-22 JP JP1160055A patent/JPH07105456B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-22 KR KR1019900009245A patent/KR930005505B1/ko not_active IP Right Cessation
- 1990-06-22 EP EP90111880A patent/EP0404180B1/en not_active Expired - Lifetime
- 1990-06-22 DE DE69025989T patent/DE69025989T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR930005505B1 (ko) | 1993-06-22 |
| KR910001972A (ko) | 1991-01-31 |
| DE69025989D1 (de) | 1996-04-25 |
| EP0404180B1 (en) | 1996-03-20 |
| DE69025989T2 (de) | 1996-09-05 |
| EP0404180A3 (en) | 1991-09-11 |
| EP0404180A2 (en) | 1990-12-27 |
| JPH0324759A (ja) | 1991-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |