DE69025989T2 - Integrierte Halbleiterschaltung und Verfahren zu deren Herstellung - Google Patents

Integrierte Halbleiterschaltung und Verfahren zu deren Herstellung

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Description

  • Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, mit einer niedrigen Störatomkonzentration; erste und zweite epitaktische Schichtinseln eines zweiten Leitfähigkeitstyps, die im Halbleitersubstrat vorgesehen sind, derart, daß sie der Substratoberfläche ausgesetzt sind; eine vergrabene Schicht des zweiten Leitfähigkeitstyps, mit einer hohen Störatomkonzentration, wobei die vergrabene Schicht im Halbleitersubstrat vorgesehen ist und jede der ersten und zweiten epitaktischen Schichtinseln umgibt; einen Feldoxidfilm, der auf dem Halbleitersubstrat gebildet ist, derart, daß er die Peripherie der ersten und zweiten epitaktischen Schichtinseln umgibt; und einen bipolaren Transistor, der in der ersten epitaktischen Schichtinsel gebildet ist.
  • Eine solche Vorrichtung ist aus der Druckschrift JP-A-57- 103347 bekannt.
  • Die Erfindung bezieht sioh auch auf ein Verfahren zur Herstellung einer integrierten Halbleitervorrichtung.
  • Die IEEE-Zeitschrift "Journal of Solid-State Circuits", Bd. SC-12, Nr. 6 (1977-12), S. 633-637 offenbart eine integrierte Schaltung, die ladungsgekoppelte Vorrichtungen (CCD und MOS- Elemente) umfaßt.
  • Die Druokschrift US-A-4253168 offenbart integrierte Schaltungen, die ladungsgekoppelte Vorrichtungen (CCD), modulations-dotierte Transistoren (MOD) und bipolare Transistoren umfaßt.
  • Im Zuge der Entwicklung der Feinmustertechnologie bei integrierten Schaltungen (ICs), oder bei Großintegrationsschaltungen (LSIs) sind seit kurzem verschiedene kompakte elektronische Vorrichtungen entwickelt worden, die Mehrfachfunktionen und einen niedrigen Energieverbrauch aufweisen. Eine kompakte Vorrichtung, die ein Gehäuse mit vielen Stiften verwendet und mindestens ein IC- oder LSI-Chip aufnimmt, ist verlangt worden, und auch ein Multichipmodul ist kommerziell verfügbar.
  • Weiter ist es bei einer Ladungsgekoppelten Vorrichtung (CCD) vom Typ IC leicht, ihre lntegrationsdichte zu erhöhen und ihren Energieverbrauch zu senken. Daher ist die IC des CCD- Typs für Festkörper-Bildaufnehmervorrichtungen, wie etwa Zeilensensoren, Flächensensoren, etc. sowie CCD- Verzögerungsvorrichtungen, benutzt worden. Bei der LSI des CCD-Typs, die für die Videosignalverarbeitung bei TV- Empfängern oder Videobandreoordern verwendet wird, ist es gelungen, eine Vielzahl von LSI-Chips des CCD-Typs sowie LSI- Chips des bipolaren Typ für ein einzelnes Gehäuse zu montieren.
  • Wie dem auch sei, weisen die oben beschriebenen Mehrfachchiptechniken die folgenden Nachteile auf.
  • (1) Da diskrete ICs kombiniert werden, ist es schwierig, eine Vorrichtung entsprechend einem gewünschten System aufzubauen.
  • (2) Da die Elektroden zwischen Chips elektrisch durch Drahtbondieren oder dgl. angeschlossen werden, kann ein Hochgeschwindigkeitsbetrieb der Vorrichtung wegen der langen Verdrahtungsstruktur nicht erzielt werden.
  • (3) Es ist schwierig, eine kompakte Vorrichtung durch Verringern der Anzahl der Stifte zu erhalten.
  • (4) Da das Gehäuse groß wird, wird die Zuverlässigkeit der Vorrichtung aufgrund von Rissen eines Pellets oder Verschlechterung der Widerstandsfähigkeit gegen Feuchtigkeit verringert.
  • (5) Es gibt eine Grenze für die Verringerung des Leistungsverbrauchs der Vorrichtung.
  • Eine integrierte Schaltung des CCD-Typs erfordert eine vorbestimmte Durchbruchspannung. Gleichzeitig müssen zur Schaffung von integrierten Schaltungen des Typs CCD, des bipolaren Typs und des MOS-Typs isolierte Bereiche, die im Halbleitersubstrat angeordnet sind, gute Trenneigenschaften besitzen.
  • Es ist ein Ziel der vorliegenden Erfindung, eine integrierte Halbleitervorrichtung zu schaffen, bei der der Integrationsgrad von integrierten Schaltungen des CCD-Typs, des bipolaren Typs und des MOS-Typs in einem Halbleiterchip erweitert ist, um die Einbeziehung komplementärer Vorrichtungen zu ermöglichen.
  • Ein weiteres Ziel der vorliegenden Erfindung besteht in der Bereitsellung eines Verfahrens zur Herstellung der obigen integrierten Vorrichtung ohne den Einsatz komplizierter Herstellungstechniken.
  • Gemäß dem einen Aspekt der vorliegenden Erfindung ist die in der Einleitung definierte integrierte Halbleitervorrichtung gekennzeichnet durch eine ladungsgekoppelte Vorrichtung auf dem Halbleitersubstrat; einen Wannenbereich des ersten Leitfähigkeitstyps in der zweiten epitaktischen Schichtinsel; und CMOS-Transistoren, die in der zweiten epitaktischen Schichtinsel vorgesehen sind.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zur Herstellung einer integrierten Halbleitervorrichtung bereitgestellt, das folgende Schritte aufweist: Herstellen eines Halbleitersubstrats eines ersten Leitfähigkeitstyps, das eine niedrige Störatomkonzentration besitzt; selektives Ausbilden von ausgesparten Abschnitten im Halbleitersubstrat; Eindiffundieren von Dotierstöratomen eines zweiten Leitfähigkeitstyps in jeden der ausgesparten Abschnitte, um eine vergrabene Schicht anzubringen, die eine hohe Störatomkonzentration besitzt; epitaktisches Aufwachsen einer Halbleiterschicht des zweiten Leitfähigkeitstyps über der Substratoberfläche, derart, daß die ausgesparten Abschnitte mit der Schicht gefüllt werden; Unterziehen der Substratoberfläche dem Läppen und Polieren, um erste und zweite epitaktische Schichtinseln des zweiten Leitfähigkeitstyps in entsprechend ausgesparten Abschnitten anzubringen; Ausbilden eines Wannenbereichs in der zweiten epitaktischen Schichtinsel; Ausbilden eines Kollektorkontakts des zweiten Leitfähigkeitstyps eines bipolaren Transistors in der ersten epitaktischen Schichtinsel, derart, daß die vergrabene Schicht überlappt wird; Ausbilden eines Feldoxidfilms im Halbleitersubstrat, um Vorrichtungselemente zu definieren; anschließendes Ausbilden eines Gatterisolierfilms und einer leitenden Schicht gleichzeitig jeweils auf dem Halbleitersubstrat, dem Wannenbereich und der ersten epitaktischen Schichtinsel; Bemustern der leitenden Schicht und des Gatterisolierfilms, um eine ladungsgekoppelte Vorrichtung auf dem Halbleitersubstrat zu schaffen und um weiter eine Gatterstruktur auf der zweiten epitaktischen Schichtinsel sowie dem Wannenbereich auszubilden; und Einbringen von Dotierstoffen in die erste und zweite epitaktische Schichtinsel sowie in den Wannenbereich, um den bipolaren Transistor und die CMOS-Transistoren zu schaffen.
  • Die Erfindung wird anhand der nachfolgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verstanden.
  • Fig. 1 ist eine Schnittansicht, die schematisch eine integrierte Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt; und
  • Fig. 2A-2E sind Schnittansichten, die schematisch die Herstellungsprozesse für die in Fig. 1 dargestellte integrierte Halbleitervorrichtung veranschaulichen.
  • Eine integrierte Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung ist in Fig. 1 dargestellt, während Herstellungsprozesse für die IC- Schaltung in den Fig. 2A-2E dargestellt sind.
  • Gemäß Fig. 1 umfaßt die IC-Halbleitervorrichtung: N-leitende epitaktische Schichtinseln 4, die so angeordnet sind, daß sie auf einer größeren Oberfläche eines P&supmin;-leitenden Siliziumsubstrats 1 dargeboten werden; Feldoxidschichten 2, die eine Peripherie der dargebotenen Oberfläche jeder epitaktischen Schicht umgeben; N&spplus;-leitende vergrabene Schichten 3, von denen jede mit jeder Feldoxidschicht 2 verbunden ist und jede epitaktische Schicht 4 überdeckt; eine IC des Typs CCD, die auf einer P&supmin;-leitenden Oberflächenschicht des Substrats 1 vorgesehen ist; eine 10 des bipolaren Typs, die in epitaktischen Schichten 4 vorgesehen ist; und eine 10 des Typs CMOS, die in anderen epitaktischen Schichten 4 vorgesehen ist. Es sei darauf hingewiesen, daß Fig. 1 eine Querschnittsansicht ist, bei der die Anordnung von los des Typs CCD, des bipolaren Typs und des CMOS-Typs partiell als typisches Beispiel dargestellt ist.
  • Ein Verfahren zur Herstellung der integrierten Schaltungsvorrichtung gemäß der ersten Ausführungsform wird nunmehr unter Bezugnahme auf die Fig. 2A bis 2E beschrieben; und außerdem wird die detaillierte Struktur der Schaltung beschrieben.
  • Das P&supmin;-leitende Siliziumsubstrat 1 mit einem spezifischen Widerstand von etwa 40 Ω cm wird thermisch bei einer Temperatur von 1000ºC oxidiert, um einen Siliziumoxidfilm 2a mit einer Dicke von 1 µm zu bilden. Der Oxidfilm 2a wird durch lithografische Techniken selektiv entfernt, um sowohl einen beabsichtigten Bereich zur Bildung einer 10 des CMOS- Typs (im folgenden als CMOS-Abschnitt bezeichnet), als auch einen beabsichtigten Bereich zur Herstellung einer IC des bipolaren Typs (im folgenden als bipolarer Abschnitt bezeichnet) zu schaffen. Unter Benutzung des verbleibenden Oxidfilms 2a als Maske wird das P&supmin;-leitende Siliziumsubstrat 1 mit einer Lösung des Systems Fluorwasserstoffsäure/Salpetersäure um etwa 10 µm abgeätzt, wodurch vertiefte Inselabschnitte 4a geschaffen werden (Fig. 2A).
  • Die innere Oberfläche jedes vertieften Abschnittes 4a wird mit N-leitenden Störatomen von Sb (Antimon) dotiert, um die N&spplus;-leitende vergrabene Schicht 3 mit einer höheren Störatomkonzentration zu bilden, dargestellt durch einen Schichtwiderstand von etwa 20 Ω/ . Nachdem der Siliziumoxidfilm 2a abgeätzt worden ist, wird auf der Substratoberfläche eine mit P (Phosphor) dotierte N-leitende epitaktische Schicht 4 mit einer Dicke von 10 µm und einem spezifischen Widerstand von 2 Ω cm epitaktisch aufgewachsen, um die vertieften Abschnitte 4a mit ihr zu füllen (Fig. 2B).
  • Die N-leitende epitaktisohe Schicht wird um etwa 12 µm durch den Einsatz von Läppungs- und Poliertechniken beseitigt. Im vorliegenden Falle wird die eptitaktische Schicht solange abgetragen, bis die Substratoberfläche vollständig freigelegt ist (Fig. 2C).
  • In den epitaktischen Schichten 4, jeweils entsprechend des CMOS-Abschnittes und des bipolaren Abschnittes, wird durch einen Störatomdiffusionsprozeß bei einer Temperatur von 1100ºC eine P-leitende Wannendiffusionsschicht 5 und eine N&spplus;leitende Diffusionsschicht 6 für einen Kollektorkontakt mit einer hohen Störstellenkonzentration gebildet. Die Substraooberfläche wird bei einer Temperatur von 1000ºC thermisch oxidiert, um einen Siliziumoxidfilm mit einer Dicke von 90 nm (900 Å) (nicht dargestellt) gebildet, auf welchem ein Siliziumnitridfilm mit einer Dicke von 200 nm (2000 Å) durch LPCVD-Techniken aufgedampft wird. Der Siliziumnitridfilm wird bis auf aktive Bereiche beseitigt. Um eine unerwünschte Feldinversion zu verhindern, werden B-Ionen (Bor) in das P&supmin;-leitende Siliziumsubstrat durch Öffnungen implantiert, welche durch selektives Entfernen des Siliziumnitridfilms gebildet werden. Anschließend wird für die Substratoberfläche eine LOCOS-Oxidation durchgeführt, um Feldoxidfilme 2 mit einer Dicke von 800 nm (8000 Å) zu bilden, wodurch eine P-leitende Inversionsverhinderungsschicht 7 genau unter den gefüllten Oxidfilmen 2 vorgesehen wird.
  • Der Siliziumnitridfilm (mit einer Dicke von 200 nm (2000 Å)), der als eine Antioxidationsmaske benutzt wird, und der Siliziumoxidfilm (mit einer Dicke von 90 nm (900 Å)) werden beseitigt (Fig. 2D)
  • Auf beiden beabsichtigten Bereichen zur Bildung einer IC des Typs CCD (im folgenden als CCD-Abschnitt bezeichnet), d.h. auf der P&supmin;-leitenden Oberflächenschicht des Substrates 1 und der freigelegten Oberflächen der epitaktischen Schichten 4 des CMOS-Abschnittes, wird ein erster Gatteroxidfilm mit einer Dicke von 70 nm (700 Å) bei einer Temperatur von 1000ºC gebilde. Anschließend werden P-Ionen (Phosphor) und B-Ionen (Bor) jeweils entsprechend in den CCD-Abschnitt und den CMOS- Abschnitt implantiert, um die Schwellenspannung Vth einzustellen. Danach wird auf dem Substrat ein N&spplus;-leitender erster Polysiliziumfilm mit einer Dicke von 400 nm (4000 Å) aufgebracht, der eine hohe Fremdatomkonzentration von P (Phosphor) enthält. Unter Verwendung einer Photolackschicht als Maske wird der Polysiliziumfilm durch RIE (reaktives Ionenätzen) abgeätzt, um erste Gatterelektroden 8 der IC des Typs CCD und Gatterelektroden 8 des MOSFET zu bilden. Nachdem der dargebotene bzw. exponierte erste Gatteroxidfilm beseitigt worden ist, wird bei einer Temperatur von 1000ºC ein zweber Gatteroxidfilm mit einer Dicke von 70 nm (700 Å) auf der Substratoberfläche gebildet. B-Ionen (Bor) werden in den CCD-Abschnitt implantiert und B-Ionen (Bor) werden auch in den bipolaren Abschnitt implantiert, so daß eine innere Basisschicht 10 geschaffen wird. Danach wird auf der Substratoberfläche ein N&spplus;-leitender zweiter Polysiliziumfilm aufgebracht, der eine hohe Störatomkonzentration von P (Phosphor) enthält und eine Dicke von 400 nm (4000 Å) besitzt.
  • Es sei darauf hingewiesen, daß die obigen N&spplus;-leitenden ersten und zweiten Polysiliziumfilme durch beispielsweise Aufbringen eines nichtdotierten Polysiliziumfilms auf der Substratoberfläche, unter Bildung einer P-Schicht (Phosphor), die als eine Störatomquelle dient, jeweils auf den Polysiliziumfilmen, und Eindiffundieren des Phosphors in den Polysiliziumfilm gebilde werden.
  • Unter Benutzung einer Fotolackschicht als Maske wird der zweite Polysiliziumfilm durch RIE (reaktives Ionenätzen) abgeätzt, um zweite Gatterelektroden 9 des CCD-Abschnitte zu schaffen. Anschließend werden As-Ionen (Arsen) selektiv in das Substrat implantiert, um jeweils vorbestimmte Bereiche des CCD-Abschnittes, Source- und Drainbereiche eines NMOSFET im CMOS-Abschnitt, und einen Emitterbereich des bipolaren Abschnittes zu schaffen. Die Oberfläche des Substrats wird dann bei einer Temperatur von 900ºC in einer trockenen O&sub2;- Atmosphäre oxidiert.
  • Anschließend werden B-Ionen (Bor) selektiv in das Substrat implantiert, um Source- und Drainbereiche eines PMOSFET im CMOS-Abschnitt, und einen äußeren Basisbereich des bipolaren Abschnittes zu bilden. Die Substratoberfläche wird mit einem Isolierfilm 13 bedeckt, der aus einem Siliziumoxidfilm, welcher keine Störatome enthält, und einem BPSG-Film besteht. Danach werden bei einer Temperatur von 950ºC Schmelz- und Phosphorgetterungsbehandlungen durchgeführt. Durch diese Behandlungen (Fig. 2E) werden P&spplus;-leitende Diffusionsbereiche 11 und N&spplus;-leitende Diffusionsbereiche 12 aktiviert.
  • Unter Verwendung einer Photolackschicht als Maske wird der Isolierfilm 13 durch RIE abgeätzt, um Kontaktlöcher zu bilden. Nachdem ein Al-Si-Film (1%) mit einer Dicke von 800 nm (8000 Å) auf der Oberfläche des Substrats aufgebracht worden ist, wird er durch RIE selektiv abgeätzt, um Elektrodenverdrahtungsfilme 14 zu bilden. Schließlich wird für das Substrat eine Gasbehandlung bei einer Temperatur von 450ºC durchgeführt (Fig 1).
  • Gemäß dieser Ausführungsform werden die integrierten Schaltungen des Typs CCD, des bipolaren Typs und des CMOS- Typs jeweils in der P&supmin;-leitenden Oberflächenschicht des Substrats, einer einzelnen N-leitenden epitaktischen Schicht 4, die von der N+-leiteriden vergrabenen Schicht 3 umgeben ist, un in der anderen epitaktischen Schicht 4 geschaffen. Da die N&spplus;-leitenden vergrabenen Schichten 3 um die N- leitenden epitaktischen Schichten 4 herum vorgesehen sind, kann diese Struktur unerwünschte Latch-up-Erscheinungen verhindern, die durch einen parasitären Thyristor verursacht werden.
  • Obwohl die Dicke jeder epitaktischen Schicht etwa 10 µm beträgt, kann ihre Dicke durch Variieren der Läppungs- und Poliermengen der N-leitenden epitaktischen Schicht und des P&supmin; -leitenden Substrats geändert werden. Dementsprechend können Halbleiterelemente des bipolaren Typs mit unterschiedlichen Durchbruchsspannungen ohne ein kompliziertes Verfahren hergestellt werden.
  • Wie oben beschrieben worden ist, werden in der integrierten Halbleitervorrichtung gemäß der vorliegenden Erfindung epitaktische Schichtinseln, die sowohl von der Feldisolierschicht, als auch der vergrabenen Schicht umgeben sind und die hohe Störatomkonzentration aufweisen, in dem Substrat mit niedriger Störatomkonzentration plaziert, so daß sie voneinander getrennt werden. Diese IC-Vorrichtung kann ohne Anwendung komplizierter Herstellungstechniken durch das Verfahren der vorliegenden Erfindung hergestellt werden. Somit können integrierte Schaltungen des Typs CCD, des bipolaren Typs und des MOS-Typs (CMOS, NMOS) wirksam im Einzelchip vorgesehen werden. Da diese integrierten Schaltungen auf einem Einzelchip gebildet werden, können verschiedene Probleme eliminiert werden (beispielsweise Gegenmaßnahmen für das System, Hochgeschwindigkeitsbetrieb, Miniaturisierung der Komponenten, Verringerung der Anzahl der Stifte und niedriger Energieverbrauch), die Gegenstand herkömmlicher Multichiptechniken sind.
  • Fachleuten auf diesem Gebiet ist natürlich klar, daß die obige Beschreibung auf bevorzugte Ausführungsformen der offenbarten Vorrichtung gerichtet ist; daß aber verschiedenartige Änderungen und Abwandlungen der Erfindung vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen, die in den beigefügten Ansprüchen definiert ist. Die Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und sollen deren Umfang nicht einschränken.

Claims (6)

1. Integrierte Halbleitervorrichtung, aufweisend:
- ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, mit einer niedrigen Störatomkonzentration;
- erste und zweite epitaktische Schichtinseln (4) eines zweiten Leitfähigkeitstyps, die im Halbleitersubstrat (1) vorgesehen sind, derart, daß sie der Substratoberfläche ausgesetzt sind;
- eine vergrabene Schicht (3) des zweiten Leitfähigkeitstyps, mit einer hohen Störatomkonzentration, wobei die vergrabene Schicht (3) im Halbleitersubstrat (1) vorgesehen ist und jede der ersten und zweiten epitaktischen Schichtinseln (4) umgibt;
- einen Feldoxidfilm (2), der auf dem Halbleitersubscrat (1) gebildet ist, derart, daß er die Peripherie der ersten und zweiten epitaktischen Schichtinseln (4) umgibt; und
- einen bipolaren Transistor, der in der ersten epitaktischen Schichtinsel (4) gebildet ist; gekennzeichnet durch:
- eine ladungsgekoppelte Vorrichtung auf dem Halbleitersubstrat (1);
- einen Wannenbereich (5) des ersten Leitfähigkeitstyps in der zweiten epitaktischen Schichtinsel (4); und
- CMOS-Transistoren, die in der zweiten epitaktischen Schichtinsel (4) vorgesehen sind.
2 Integrierte Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die CMOS- Transistoren elektrisch von der ladungsgekoppelten Vorrichtung (CCD) durch einen Feldoxidfilm (2) getrennt sind.
3. Integrierte Halbleitervorrichtung nach irgendeinem vorhergehenden Anspruch, dadurch gekennzeichnet, daß ein Kollektorkontakt (6) des zweiten Leitfähigkeitstyps, der eine hohe Störatomkonzentration aufweist, so vorgesehen ist, daß er die vergrabene Schicht (3) überlappt.
4. Integrierte Halbleitervorrichtung nach irgendeinem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Inversionsverhinderungsschicht (7) mit der gleichen Leitfähigkeit wie der des Halbleitersubstrats (1) unterhalb des Feldoxidfilms (2) vorgesehen ist.
5. Verfahren zur Herstellung einer integrierten Halbleitervorrichtung, das folgende Schritte aufweist:
- Herstellen eines Halbleitersubstrats (1) eines ersten Leitfähigkeitstyps, das eine niedrige Störatomkonzentration besitzt;
- selektives Ausbilden von ausgesparten Abschnitten (4a) im Halbleitersubstrat (1);
- Eindiffundieren von Dotierstäratomen eines zweiten Leitfähigkeitstyps in jeden der ausgesparten Abschnitte (4a), um eine vergrabene Schicht (3) anzubringen, die eine hohe Störatomkonzentration besitzt;
- epitaktisches Aufwachsen einer Halbleiterschicht (4) des zweiten Leitfähigkeitstyps über der Substratoberfläche, derart, daß die ausgesparten Abschnitte (4a) mit der Schicht gefüllt werden;
- Unterziehen der Substratoberfläche dem Läppen und Polieren, um erste und zweite epitaktische Schichtinseln (4) de zweiten Leitfähigkeitstyps in entsprechend ausgesparten Abschnitten (4a) anzubringen;
- Ausbilden eines Wannenbereichs (5) in der zweiten epitaktischen Schichtinsel (4);
- Ausbilden eines Kollektorkontakts (6) des zweiten Leitfähigkeitstyps eines bipolaren Transistors in der ersten epitaktischen Schichtinsel (4), derart, daß die vergrabene Schicht (3) überlappt wird;
- Ausbilden eines Feldoxidfilms (2) im Halbleitersubstrat (1), um Vorrichtungselemente zu definieren;
- anschließendes Ausbilden eines Gatterisolierfilms und einer leitenden Schicht gleichzeitig jeweils auf dem Halbleitersubstrat (1), dem Wannenbereich (5) und der ersten epitaktischen Schichtinsel (4);
- Bemustern der leitenden Schicht und des Gatterisolierfilms, um eine ladungsgekoppelte Vorrichtung auf dem Halbleitersubstrat (1) zu schaffen und um weiter eine Gatterstruktur auf der zweiten epitaktischen Schichtinsel (4) sowie dem Wannenbereich (5) auszubilden; und
- Einbringen von Dotierstoffen in die erste und zweite epitaktische Schichtinsel (4) sowie in den Wannenbereich (5), um den bipolaren Transistor und die CMOS-Transistoren zu schaffen.
6. Verfahren zur Herstellung einer integrierten Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß ein Isolierfilm (13), bestehend aus einem nichtdotierten Oxidfilm und einem BPSG-Film, nach dem Ausbilden entsprechender aktiver Vorrichtungsbereiche darin, über dem Halbleitersubstrat (1) aufgebracht wird, und daß das Halbleitersubstrat (1) auf eine gewünschte Temperatur erwärmt wird, um eine Oberflächenplanierbehandlung des BPSG-Films durchzuführen.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177620A (ja) * 2008-04-11 2008-07-31 Fujifilm Corp 固体撮像装置
JP2023122791A (ja) * 2022-02-24 2023-09-05 浜松ホトニクス株式会社 固体撮像素子、及び固体撮像素子の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4152715A (en) * 1977-11-28 1979-05-01 The United States Of America As Represented By The Secretary Of The Army Silicon base CCD-bipolar transistor compatible methods and products
US4253168A (en) * 1978-10-23 1981-02-24 Westinghouse Electric Corp. CCD Signal processor
JPS57103347A (en) * 1980-12-18 1982-06-26 Clarion Co Ltd Manufacture of integrated circuit
US4492717A (en) * 1981-07-27 1985-01-08 International Business Machines Corporation Method for forming a planarized integrated circuit
JPS60141157U (ja) * 1984-02-25 1985-09-18 ソニー株式会社 電荷結合素子
FR2591619B1 (fr) * 1985-12-16 1988-03-25 Placencia De Las Armas Socieda Bloc de cames a battant pour la commande du peigne des metiers a tisser

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