JPH04333278A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04333278A JPH04333278A JP3102784A JP10278491A JPH04333278A JP H04333278 A JPH04333278 A JP H04333278A JP 3102784 A JP3102784 A JP 3102784A JP 10278491 A JP10278491 A JP 10278491A JP H04333278 A JPH04333278 A JP H04333278A
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- JP
- Japan
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- high concentration
- concentration impurity
- impurity layer
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは、ＳＯＩ ＣＭＯＳ構造においてラッチアップ
耐性を向上させることができる半導体装置に関する。
しくは、ＳＯＩ ＣＭＯＳ構造においてラッチアップ
耐性を向上させることができる半導体装置に関する。
【０００２】近年、半導体素子においては、高集積化、
高速化、高耐圧及び耐放射線に優れたものが要求されて
おり、更に低ノイズ化のための技術開発が要求されてい
る。このため、ＳＯＩ張り合わせウェーハ等を利用した
ＣＭＯＳ構造が用いられているが、各ウェルを完全分離
しない時、例えば後述するＬＯＣＯＳ分離等を用いたＳ
ＯＩ ＣＭＯＳ構造においてラッチアップ耐性を向上
させることができる半導体装置が要求されている。
高速化、高耐圧及び耐放射線に優れたものが要求されて
おり、更に低ノイズ化のための技術開発が要求されてい
る。このため、ＳＯＩ張り合わせウェーハ等を利用した
ＣＭＯＳ構造が用いられているが、各ウェルを完全分離
しない時、例えば後述するＬＯＣＯＳ分離等を用いたＳ
ＯＩ ＣＭＯＳ構造においてラッチアップ耐性を向上
させることができる半導体装置が要求されている。
【０００３】
【従来の技術】従来の通常基板によるＬＯＣＯＳ分離Ｃ
ＭＯＳ構造の半導体装置は、図１０（ａ）に示す如くｐ
型基板にｐウェルとｎウェルを形成し、ｐウェル内にｎ
ＭＯＳトランジスタを形成するとともにｎウェル内にｐ
ＭＯＳトランジスタを形成し、ｎＭＯＳトランジスタと
ｐＭＯＳトランジスタを直列に接続し、更に各素子領域
間をＬＯＣＯＳ分離することにより構成している。この
構成のＣＭＯＳを用いたＩＣは、通常のＭＯＳトランジ
スタ回路よりも消費電力を極めて少なくすることができ
る他、基板電流ＩＢ をｐ型基板から引き抜くことがで
き、ラッチアップ耐性を向上させることができる。
ＭＯＳ構造の半導体装置は、図１０（ａ）に示す如くｐ
型基板にｐウェルとｎウェルを形成し、ｐウェル内にｎ
ＭＯＳトランジスタを形成するとともにｎウェル内にｐ
ＭＯＳトランジスタを形成し、ｎＭＯＳトランジスタと
ｐＭＯＳトランジスタを直列に接続し、更に各素子領域
間をＬＯＣＯＳ分離することにより構成している。この
構成のＣＭＯＳを用いたＩＣは、通常のＭＯＳトランジ
スタ回路よりも消費電力を極めて少なくすることができ
る他、基板電流ＩＢ をｐ型基板から引き抜くことがで
き、ラッチアップ耐性を向上させることができる。
【０００４】しかしながら、このＬＯＣＯＳ分離ＣＭＯ
Ｓ構造の半導体装置では、近時の厳しい素子微細化の要
求に伴い、高速化、高耐圧、耐放射線及び低ノイズ化の
要求に応えきれなくなってきている。
Ｓ構造の半導体装置では、近時の厳しい素子微細化の要
求に伴い、高速化、高耐圧、耐放射線及び低ノイズ化の
要求に応えきれなくなってきている。
【０００５】この問題を解決する従来の半導体装置とし
ては、図１０（ｂ）に示す如くＳＯＩ張り合わせウェハ
ー等を利用したＳＯＩ ＣＭＯＳ構造のものが知られ
ている。ここでは、Ｓｉ支持基板、ＳｉＯ２ 絶縁膜及
びＳｉ素子基板からなるＳＯＩ基板を形成し、このＳＯ
Ｉ基板のＳｉ素子基板にｐウェルとｎウェルを形成し、
ｐウェル内にｎＭＯＳトランジスタを形成するとともに
ｎウェル内にｐＭＯＳトランジスタを形成し、ｎＭＯＳ
トランジスタとｐＭＯＳトランジスタを直列に接続し、
更に各素子間をＬＯＣＯＳ分離することにより構成して
いる。
ては、図１０（ｂ）に示す如くＳＯＩ張り合わせウェハ
ー等を利用したＳＯＩ ＣＭＯＳ構造のものが知られ
ている。ここでは、Ｓｉ支持基板、ＳｉＯ２ 絶縁膜及
びＳｉ素子基板からなるＳＯＩ基板を形成し、このＳＯ
Ｉ基板のＳｉ素子基板にｐウェルとｎウェルを形成し、
ｐウェル内にｎＭＯＳトランジスタを形成するとともに
ｎウェル内にｐＭＯＳトランジスタを形成し、ｎＭＯＳ
トランジスタとｐＭＯＳトランジスタを直列に接続し、
更に各素子間をＬＯＣＯＳ分離することにより構成して
いる。
【０００６】
【発明が解決しようとする課題】上記した図１０（ｂ）
に示す従来の半導体装置では、ＳＯＩ ＣＭＯＳ構造
を採用しているため、高速化、高耐圧及び耐放射線等に
優れているという利点を有するが、素子基板と支持基板
間に絶縁膜を有するため、基板電流ＩＢ が引き抜き難
く、ラッチアップ耐性が劣化するという問題があった。
に示す従来の半導体装置では、ＳＯＩ ＣＭＯＳ構造
を採用しているため、高速化、高耐圧及び耐放射線等に
優れているという利点を有するが、素子基板と支持基板
間に絶縁膜を有するため、基板電流ＩＢ が引き抜き難
く、ラッチアップ耐性が劣化するという問題があった。
【０００７】そこで本発明は、ＳＯＩ ＣＭＯＳ構造
において基板電流を容易に引き出すことができ、ラッチ
アップ耐性を向上させることができる半導体装置を提供
することを目的としている。
において基板電流を容易に引き出すことができ、ラッチ
アップ耐性を向上させることができる半導体装置を提供
することを目的としている。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は上記達成のため、支持基板と素子基板間に絶縁層を有
し、かつｐＭＯＳトランジスタとｎＭＯＳトランジスタ
からなるＣＭＯＳ構造を有する半導体装置において、該
素子基板の素子形成領域下部に高濃度不純物層が形成さ
れ、該高濃度不純物層にコンタクトするように電位を供
与する端子となる導電性層が形成されてなるものである
。
は上記達成のため、支持基板と素子基板間に絶縁層を有
し、かつｐＭＯＳトランジスタとｎＭＯＳトランジスタ
からなるＣＭＯＳ構造を有する半導体装置において、該
素子基板の素子形成領域下部に高濃度不純物層が形成さ
れ、該高濃度不純物層にコンタクトするように電位を供
与する端子となる導電性層が形成されてなるものである
。
【０００９】本発明においては、電源電圧を入力する拡
散層とウェルと高濃度不純物層との間に少なくとも１箇
所に逆バイアスがかかるように高濃度不純物層に電位を
供与するように構成する場合であってもよく、また、素
子基板をｐ型とし、高濃度不純物層に供与する電位が接
地電位になるように構成する場合であってもよく、更に
は、素子基板をｎ型とし、高濃度不純物層に供与する電
位が電源電圧になるように構成する場合であってもよい
。
散層とウェルと高濃度不純物層との間に少なくとも１箇
所に逆バイアスがかかるように高濃度不純物層に電位を
供与するように構成する場合であってもよく、また、素
子基板をｐ型とし、高濃度不純物層に供与する電位が接
地電位になるように構成する場合であってもよく、更に
は、素子基板をｎ型とし、高濃度不純物層に供与する電
位が電源電圧になるように構成する場合であってもよい
。
【００１０】
【作用】本発明では、図１に示すように、素子基板３の
素子形成領域となるｎウェル９下部に高濃度不純物層８
を形成し、この高濃度不純物層８にコンタクトするよう
に配線層１７とコンタクトされた電位を供与する導電性
膜７を形成するようにしたため、高濃度不純物層８から
導電性膜７及び配線層１７を介して基板電流を容易に引
き出すことができるようになる。
素子形成領域となるｎウェル９下部に高濃度不純物層８
を形成し、この高濃度不純物層８にコンタクトするよう
に配線層１７とコンタクトされた電位を供与する導電性
膜７を形成するようにしたため、高濃度不純物層８から
導電性膜７及び配線層１７を介して基板電流を容易に引
き出すことができるようになる。
【００１１】
【実施例】以下、本発明の実施例について説明する。図
１は本発明の一実施例に則した半導体装置の構造を示す
断面図である。図１において、１はＳｉ等からなる支持
基板であり、この支持基板１と、この支持基板１上に形
成されたＳｉＯ２ 等からなる絶縁層と、この絶縁層２
上に形成されたＳｉ等からなる素子基板３とからＳＯＩ
基板が形成されている。４は素子基板３上に形成された
各素子間を分離するためのＳｉＯ２ 等からなるフィー
ルド酸化膜（ＬＯＣＯＳ酸化膜）であり、５はこのフィ
ールド酸化膜４を貫通するように形成されたトレンチで
ある。このトレンチ側壁にはＳｉＯ２ 等からなる絶縁
膜６が形成されており、更にトレンチ５内を充填するよ
うにポリＳｉ等からなる導電性膜７が形成されている。 次いで、トレンチ５下の素子基板３にはトレンチ５内の
導電性膜７とコンタクトするように高濃度不純物層８が
形成されており、この高濃度不純物層８上の素子基板３
にはｎウェル９が形成されており、このｎウェル９と隣
接するように素子基板３にｐウェル１０が形成されてい
る。次いで、１１はｎウェル９内に形成されたｐＭＯＳ
トランジスタを構成するｐ型のソース／ドレイン拡散層
であり、１２はｐウェル１０内に形成されたｎＭＯＳト
ランジスタを構成するｎ型のソース／ドレイン拡散層で
ある。１３はＳｉＯ２ 等からなるゲート酸化膜であり
、このゲート酸化膜１３上にポリＳｉ等からなるゲート
電極１４が形成されており、１５はこのゲート電極１４
を覆うように形成されソース／ドレイン拡散層１１、１
２が露出されたコンタクトホール１６を有するＳｉＯ２
等からなる層間絶縁膜である。次いで、この層間絶縁
膜１５のコンタクトホール１６を介してソース／ドレイ
ン拡散層１１、１２とコンタクトするようにＡｌ等から
なる配線層１７が形成されており、更に配線層１７はト
レンチ５内の導電性膜７とコンタトクするように形成さ
れている。そして、１８は配線層１７を覆うように形成
されたＰＳＧ等からなるカバー膜である。
１は本発明の一実施例に則した半導体装置の構造を示す
断面図である。図１において、１はＳｉ等からなる支持
基板であり、この支持基板１と、この支持基板１上に形
成されたＳｉＯ２ 等からなる絶縁層と、この絶縁層２
上に形成されたＳｉ等からなる素子基板３とからＳＯＩ
基板が形成されている。４は素子基板３上に形成された
各素子間を分離するためのＳｉＯ２ 等からなるフィー
ルド酸化膜（ＬＯＣＯＳ酸化膜）であり、５はこのフィ
ールド酸化膜４を貫通するように形成されたトレンチで
ある。このトレンチ側壁にはＳｉＯ２ 等からなる絶縁
膜６が形成されており、更にトレンチ５内を充填するよ
うにポリＳｉ等からなる導電性膜７が形成されている。 次いで、トレンチ５下の素子基板３にはトレンチ５内の
導電性膜７とコンタクトするように高濃度不純物層８が
形成されており、この高濃度不純物層８上の素子基板３
にはｎウェル９が形成されており、このｎウェル９と隣
接するように素子基板３にｐウェル１０が形成されてい
る。次いで、１１はｎウェル９内に形成されたｐＭＯＳ
トランジスタを構成するｐ型のソース／ドレイン拡散層
であり、１２はｐウェル１０内に形成されたｎＭＯＳト
ランジスタを構成するｎ型のソース／ドレイン拡散層で
ある。１３はＳｉＯ２ 等からなるゲート酸化膜であり
、このゲート酸化膜１３上にポリＳｉ等からなるゲート
電極１４が形成されており、１５はこのゲート電極１４
を覆うように形成されソース／ドレイン拡散層１１、１
２が露出されたコンタクトホール１６を有するＳｉＯ２
等からなる層間絶縁膜である。次いで、この層間絶縁
膜１５のコンタクトホール１６を介してソース／ドレイ
ン拡散層１１、１２とコンタクトするようにＡｌ等から
なる配線層１７が形成されており、更に配線層１７はト
レンチ５内の導電性膜７とコンタトクするように形成さ
れている。そして、１８は配線層１７を覆うように形成
されたＰＳＧ等からなるカバー膜である。
【００１２】次に、その製造方法について説明する。ま
ず、支持基板１、絶縁層２及び素子基板３からなるＳＯ
Ｉ基板を形成し、素子基板３の素子領域に後述する方法
により高濃度不純物層８を形成し、エピ等により更に素
子領域を形成した後、ＬＯＣＯＳにより素子基板３を酸
化して６０００Å程度のフィールド酸化膜４を形成する
。
ず、支持基板１、絶縁層２及び素子基板３からなるＳＯ
Ｉ基板を形成し、素子基板３の素子領域に後述する方法
により高濃度不純物層８を形成し、エピ等により更に素
子領域を形成した後、ＬＯＣＯＳにより素子基板３を酸
化して６０００Å程度のフィールド酸化膜４を形成する
。
【００１３】次いで、Ｐ １８０ＫｅＶ，８×１０１２
ｃｍ−２及びＢ１５０ ＫｅＶ，１×１０１３ｃｍ−２
をイオン注入し、アニール（１２００℃， ３時間）し
てｎウェル９及びｐウェル１０を形成する。次いで、フ
ィールド酸化膜４上に通常フォトリソグラフィー工程に
よりレジストパターニングを行ってレジストマスクを形
成し、ＲＩＥによりフィールド酸化膜４及び素子基板３
をエッチングしてトレンチ５を形成した後、レジストマ
スクを除去する。
ｃｍ−２及びＢ１５０ ＫｅＶ，１×１０１３ｃｍ−２
をイオン注入し、アニール（１２００℃， ３時間）し
てｎウェル９及びｐウェル１０を形成する。次いで、フ
ィールド酸化膜４上に通常フォトリソグラフィー工程に
よりレジストパターニングを行ってレジストマスクを形
成し、ＲＩＥによりフィールド酸化膜４及び素子基板３
をエッチングしてトレンチ５を形成した後、レジストマ
スクを除去する。
【００１４】次いで、トレンチ５内を酸化して１０００
Å程度の絶縁膜６を形成し、ＲＩＥにより絶縁膜６を部
分的にエッチングして高濃度不純物層８を露出させる。 次いで、トレンチ５内に１．５ μｍ程度ポリＳｉを埋
め込み、Ｐ（燐）拡散法によりポリＳｉに不純物をドー
ピングして導電性膜７を形成した後、等方性エッチング
により導電性膜７をエッチバックする。
Å程度の絶縁膜６を形成し、ＲＩＥにより絶縁膜６を部
分的にエッチングして高濃度不純物層８を露出させる。 次いで、トレンチ５内に１．５ μｍ程度ポリＳｉを埋
め込み、Ｐ（燐）拡散法によりポリＳｉに不純物をドー
ピングして導電性膜７を形成した後、等方性エッチング
により導電性膜７をエッチバックする。
【００１５】次いで、ゲート酸化膜１３（２００ Å）
を形成し、ポリＳｉ（２０００Å） を成長し、燐拡
散を行い、通常フォトリソグラフィー工程によりレジス
トパターニングし、レジストマスクを形成した後、ＲＩ
ＥによりポリＳｉをエッチングしてゲート電極１４を形
成し、レジストマスクを除去する。
を形成し、ポリＳｉ（２０００Å） を成長し、燐拡
散を行い、通常フォトリソグラフィー工程によりレジス
トパターニングし、レジストマスクを形成した後、ＲＩ
ＥによりポリＳｉをエッチングしてゲート電極１４を形
成し、レジストマスクを除去する。
【００１６】次いで、イオン注入法によりＡｓ７０Ｋｅ
Ｖ ４×１０１５ｃｍ−２，Ｐ７０ＫｅＶ ４×１０１
５ｃｍ−２，ＢＦ２ ６０ＫｅＶ ３×１０１５ｃｍ−
２を各々導入し、アニール（９００ ℃，３０分）する
ことによりソース／ドレイン拡散層１１、１２を形成す
る。
Ｖ ４×１０１５ｃｍ−２，Ｐ７０ＫｅＶ ４×１０１
５ｃｍ−２，ＢＦ２ ６０ＫｅＶ ３×１０１５ｃｍ−
２を各々導入し、アニール（９００ ℃，３０分）する
ことによりソース／ドレイン拡散層１１、１２を形成す
る。
【００１７】そして、コンタクトホール１６を有する
５００Å程度のＳｉＯ２ 層間絶縁膜１５を形成し、Ａ
ｌ配線層１７を形成した後、ＰＳＧカバー膜１８を形成
することにより、図１に示すような半導体装置を得るこ
とができる。
５００Å程度のＳｉＯ２ 層間絶縁膜１５を形成し、Ａ
ｌ配線層１７を形成した後、ＰＳＧカバー膜１８を形成
することにより、図１に示すような半導体装置を得るこ
とができる。
【００１８】このように、本実施例では、素子基板３の
素子形成領域となるｎウェル１下部に高濃度不純物層８
を形成し、この高濃度不純物層８にコンタクトするよう
に配線層１７とコンタクトされた電位を供与する導電性
膜７を形成するようにしたため、高濃度不純物層８から
導電性膜７及び配線層１７を介して基板電流を容易に引
き出すことができる。このため、ラッチアップ耐性を向
上させることができる。
素子形成領域となるｎウェル１下部に高濃度不純物層８
を形成し、この高濃度不純物層８にコンタクトするよう
に配線層１７とコンタクトされた電位を供与する導電性
膜７を形成するようにしたため、高濃度不純物層８から
導電性膜７及び配線層１７を介して基板電流を容易に引
き出すことができる。このため、ラッチアップ耐性を向
上させることができる。
【００１９】次に、本発明においては、図２（ａ）に示
すように、高濃度不純物層８をｎウェル９内に形成する
とともに、絶縁層２と離間するように形成する場合であ
ってもよく、また、図２（ｂ）に示すように、高濃度不
純物層８をｎウェル９とｐウェル１０と直接接するよう
にｎウェル９とｐウェル１０下の素子基板３に形成する
とともに、絶縁層２と離間するように形成する場合であ
ってもよく、また、図２（ｃ）に示すように、高濃度不
純物層８をｎウェル９とｐウェル１０とは直接接触しな
いようにｎウェル９とｐウェル１０下の素子基板３に形
成するとともに、絶縁層２と離間するように形成する場
合であってもよい。なお、図２（ａ）〜（ｃ）では、高
濃度不純物層８が絶縁層２と離間する場合を示している
が、高濃度不純物層８と絶縁層２が直接接触する場合で
あってもよい。そして、ここでは、高濃度不純物層８を
形成し、エピ等により素子基板３内に素子領域を形成し
、ＬＯＣＯＳにより６０００Å程度のフィールド酸化膜
４を形成した後、Ｐ１８０ＫｅＶ８×１０１２ｃｍ−２
及びＢ１５０ＫｅＶ１×１０１３ｃｍ−２をイオン注入
し、アニール（１２００ ℃、３ 時間） してｎウェ
ル９及びｐウェル１０を形成している。
すように、高濃度不純物層８をｎウェル９内に形成する
とともに、絶縁層２と離間するように形成する場合であ
ってもよく、また、図２（ｂ）に示すように、高濃度不
純物層８をｎウェル９とｐウェル１０と直接接するよう
にｎウェル９とｐウェル１０下の素子基板３に形成する
とともに、絶縁層２と離間するように形成する場合であ
ってもよく、また、図２（ｃ）に示すように、高濃度不
純物層８をｎウェル９とｐウェル１０とは直接接触しな
いようにｎウェル９とｐウェル１０下の素子基板３に形
成するとともに、絶縁層２と離間するように形成する場
合であってもよい。なお、図２（ａ）〜（ｃ）では、高
濃度不純物層８が絶縁層２と離間する場合を示している
が、高濃度不純物層８と絶縁層２が直接接触する場合で
あってもよい。そして、ここでは、高濃度不純物層８を
形成し、エピ等により素子基板３内に素子領域を形成し
、ＬＯＣＯＳにより６０００Å程度のフィールド酸化膜
４を形成した後、Ｐ１８０ＫｅＶ８×１０１２ｃｍ−２
及びＢ１５０ＫｅＶ１×１０１３ｃｍ−２をイオン注入
し、アニール（１２００ ℃、３ 時間） してｎウェ
ル９及びｐウェル１０を形成している。
【００２０】次に、本発明においては、片側のウェル下
部にのみ高濃度不純物層を形成してもよい。具体的には
、図３に示すように、３μｍのＳＯＩウェハー素子領域
となるエピタキシャル層上に通常フォトリソグラフィー
工程によりレジストパターニングを行ってレジストマス
クを形成し、イオン注入によりＰ１６０ＫｅＶ５×１０
１５ｃｍ−２またはＢ１８０ＫｅＶ１×１０１５ｃｍ−
２をイオン注入してｎ型、ｐ型の注入領域を形成した後
、レジストを除去しアニール（１１００℃、３０分）
を行ってｎ型若しくはｐ型の高濃度不純物層８を形成す
る。この時、高濃度不純物層８は絶縁層２と接するよう
にエピタキシャル層に形成してもよいし、絶縁層２と離
間するようにエピタキシャル層に形成してもよい。そし
て、高濃度不純物層８が形成されたエピタキシャル層上
に更にエピ成長して３μｍ程度のエピタキシャル層を形
成する。
部にのみ高濃度不純物層を形成してもよい。具体的には
、図３に示すように、３μｍのＳＯＩウェハー素子領域
となるエピタキシャル層上に通常フォトリソグラフィー
工程によりレジストパターニングを行ってレジストマス
クを形成し、イオン注入によりＰ１６０ＫｅＶ５×１０
１５ｃｍ−２またはＢ１８０ＫｅＶ１×１０１５ｃｍ−
２をイオン注入してｎ型、ｐ型の注入領域を形成した後
、レジストを除去しアニール（１１００℃、３０分）
を行ってｎ型若しくはｐ型の高濃度不純物層８を形成す
る。この時、高濃度不純物層８は絶縁層２と接するよう
にエピタキシャル層に形成してもよいし、絶縁層２と離
間するようにエピタキシャル層に形成してもよい。そし
て、高濃度不純物層８が形成されたエピタキシャル層上
に更にエピ成長して３μｍ程度のエピタキシャル層を形
成する。
【００２１】次に、本発明においては、両側のウェル下
部に各々別々に高濃度不純物層を形成するようにしても
よい。具体的には、図４に示すように、３μｍのＳＯＩ
ウェハー素子領域となるエピタキシャル層上に通常フォ
トリソグラフィー工程によりレジストパターニングを行
ってレジストマスクを形成し、イオン注入によりＰ１６
０ＫｅＶ５×１０１５ｃｍ−２をイオン注入してＮ型注
入領域を形成した後、レジストマスクを除去する。次い
で、Ｎ型注入領域上に通常フォトリソグラフィー工程に
よりレジストパターニングを行ってレジストマスクを形
成し、Ｂ１８０ＫｅＶ１×１０１５ｃｍ−２のイオン注
入を行って、Ｐ型注入領域を形成する。その後、レジス
トを除去しアニール（１１００℃， ３０分）を行って
高濃度不純物層８を形成する。この時、高濃度不純物層
８は絶縁層２と接するようにエピタキシャル層に形成し
てもよいし、絶縁層２と離間するようにエピタキシャル
層に形成してもよい。そして、高濃度不純物層８が形成
されたエピタキシャル層上に更にエピ成長して３μｍ程
度のエピタキシャル層を形成する。
部に各々別々に高濃度不純物層を形成するようにしても
よい。具体的には、図４に示すように、３μｍのＳＯＩ
ウェハー素子領域となるエピタキシャル層上に通常フォ
トリソグラフィー工程によりレジストパターニングを行
ってレジストマスクを形成し、イオン注入によりＰ１６
０ＫｅＶ５×１０１５ｃｍ−２をイオン注入してＮ型注
入領域を形成した後、レジストマスクを除去する。次い
で、Ｎ型注入領域上に通常フォトリソグラフィー工程に
よりレジストパターニングを行ってレジストマスクを形
成し、Ｂ１８０ＫｅＶ１×１０１５ｃｍ−２のイオン注
入を行って、Ｐ型注入領域を形成する。その後、レジス
トを除去しアニール（１１００℃， ３０分）を行って
高濃度不純物層８を形成する。この時、高濃度不純物層
８は絶縁層２と接するようにエピタキシャル層に形成し
てもよいし、絶縁層２と離間するようにエピタキシャル
層に形成してもよい。そして、高濃度不純物層８が形成
されたエピタキシャル層上に更にエピ成長して３μｍ程
度のエピタキシャル層を形成する。
【００２２】次に、本発明においては、全面に高濃度不
純物層を形成するようにしてもよい。具体的には、図５
に示すように、３μｍのＳＯＩウェハーの素子領域Ｐ１
６０ＫｅＶ５×１０１５ｃｍ−２またはＢ１８０ＫｅＶ
１×１０１５ｃｍ−２をイオン注入して、ｎ型若しくは
ｐ型の注入領域を形成し、レジストを除去してアニール
（１１００℃， ３０分）を行って高濃度不純物層８を
形成する。この時、高濃度不純物層８は絶縁層２と接す
るようにエピタキシャル層に形成してもよいし、絶縁層
２と離間するようにエピタキシャル層に形成してもよい
。そして、高濃度不純物層８が形成されたエピタキシャ
ル層上に更にエピ成長して３μｍ程度のエピタキシャル
層を形成する。
純物層を形成するようにしてもよい。具体的には、図５
に示すように、３μｍのＳＯＩウェハーの素子領域Ｐ１
６０ＫｅＶ５×１０１５ｃｍ−２またはＢ１８０ＫｅＶ
１×１０１５ｃｍ−２をイオン注入して、ｎ型若しくは
ｐ型の注入領域を形成し、レジストを除去してアニール
（１１００℃， ３０分）を行って高濃度不純物層８を
形成する。この時、高濃度不純物層８は絶縁層２と接す
るようにエピタキシャル層に形成してもよいし、絶縁層
２と離間するようにエピタキシャル層に形成してもよい
。そして、高濃度不純物層８が形成されたエピタキシャ
ル層上に更にエピ成長して３μｍ程度のエピタキシャル
層を形成する。
【００２３】次に、本発明においては、張り合わせウェ
ハーを用いて高濃度不純物層を形成してもよい。具体的
には図６に示すように、ウェハー（Ａサンプル：高濃度
不純物層８は、上記図３〜５で説明した方法にて形成す
る）と高濃度不純物層８を有さないウェハー（Ｂサンプ
ル）を張り合わせ、研磨法により素子領域を形成する。
ハーを用いて高濃度不純物層を形成してもよい。具体的
には図６に示すように、ウェハー（Ａサンプル：高濃度
不純物層８は、上記図３〜５で説明した方法にて形成す
る）と高濃度不純物層８を有さないウェハー（Ｂサンプ
ル）を張り合わせ、研磨法により素子領域を形成する。
【００２４】次に、本発明においては、ドープポリＳｉ
等の導電性膜を埋め込んで高濃度不純物層とコンタクト
を取るようにしてもよい。具体的には図７に示すように
、フィールド酸化膜４（６０００Å） 上に通常フォト
リソグラフィー工程によりレジストパターニングを行っ
てレジストマスクを形成し、トレンチ５を形成した後、
レジストマスクを除去する。次いで、トレンチ５を酸化
して１０００Å程度のＳｉＯ２ 絶縁膜６を形成した後
、ＲＩＥによりＳｉＯ２ 絶縁膜６を部分的にエッチン
グして高濃度不純物層８を露出させる（図７（ａ））。 そして、トレンチ５内のポリＳｉ１．５ μｍを埋め込
み、Ｐ拡散法によりポリＳｉに不純物のドーピングを行
い、更に等方性エッチング法によりポリＳｉをフィール
ド酸化膜４が露出するまでエッチバックする（図７（ｂ
））。
等の導電性膜を埋め込んで高濃度不純物層とコンタクト
を取るようにしてもよい。具体的には図７に示すように
、フィールド酸化膜４（６０００Å） 上に通常フォト
リソグラフィー工程によりレジストパターニングを行っ
てレジストマスクを形成し、トレンチ５を形成した後、
レジストマスクを除去する。次いで、トレンチ５を酸化
して１０００Å程度のＳｉＯ２ 絶縁膜６を形成した後
、ＲＩＥによりＳｉＯ２ 絶縁膜６を部分的にエッチン
グして高濃度不純物層８を露出させる（図７（ａ））。 そして、トレンチ５内のポリＳｉ１．５ μｍを埋め込
み、Ｐ拡散法によりポリＳｉに不純物のドーピングを行
い、更に等方性エッチング法によりポリＳｉをフィール
ド酸化膜４が露出するまでエッチバックする（図７（ｂ
））。
【００２５】次に、本発明においては、トレンチ側壁部
のガス拡散層のコンタクトを行うようにしてトレンチに
より素子分離を行うようにしてもよい。具体的には図８
に示すように、フィールド酸化膜４（６０００Å） 上
に通常フォトリソグラフィー工程によりレジストパター
ニングを行ってレジストマスクを形成し、ＲＩＥにより
素子基板３をエッチングしてトレンチ５を形成し、レジ
ストマスクを除去した後、８００ ℃程度でＰによるガ
ス拡散を行って拡散層２１を形成する（図８（ａ））。 そして、トレンチ５内へポリＳｉ（１．５ μｍ）を埋
め込んで導電性膜７を形成し、導電性膜７を等方性エッ
チングによりエッチバックした後、ポリＳｉ導電性膜７
を酸化して２０００Å程度のＳｉＯ２ 絶縁膜２２を形
成する。
のガス拡散層のコンタクトを行うようにしてトレンチに
より素子分離を行うようにしてもよい。具体的には図８
に示すように、フィールド酸化膜４（６０００Å） 上
に通常フォトリソグラフィー工程によりレジストパター
ニングを行ってレジストマスクを形成し、ＲＩＥにより
素子基板３をエッチングしてトレンチ５を形成し、レジ
ストマスクを除去した後、８００ ℃程度でＰによるガ
ス拡散を行って拡散層２１を形成する（図８（ａ））。 そして、トレンチ５内へポリＳｉ（１．５ μｍ）を埋
め込んで導電性膜７を形成し、導電性膜７を等方性エッ
チングによりエッチバックした後、ポリＳｉ導電性膜７
を酸化して２０００Å程度のＳｉＯ２ 絶縁膜２２を形
成する。
【００２６】次に、本発明において、イオン注入により
拡散層を形成して高濃度不純物層とコンタクトを行うよ
うにしてもよい。具体的には図９に示すように、フィー
ルド酸化膜４（６０００Å） 上に通常フォトリソグラ
フィー工程によりレジストパターニングを行ってレジス
トマスクを形成した後、ＲＩＥによりフィールド酸化膜
４をエッチングする。そして、イオン注入（Ｐ１６０Ｋ
ｅＶ５×１０１５ｃｍ−２またはＢ１８０ＫｅＶ１×１
０１５ｃｍ−２）を行った後、アニール（１１００℃、
３０分） を行って拡散層２４を形成する。
拡散層を形成して高濃度不純物層とコンタクトを行うよ
うにしてもよい。具体的には図９に示すように、フィー
ルド酸化膜４（６０００Å） 上に通常フォトリソグラ
フィー工程によりレジストパターニングを行ってレジス
トマスクを形成した後、ＲＩＥによりフィールド酸化膜
４をエッチングする。そして、イオン注入（Ｐ１６０Ｋ
ｅＶ５×１０１５ｃｍ−２またはＢ１８０ＫｅＶ１×１
０１５ｃｍ−２）を行った後、アニール（１１００℃、
３０分） を行って拡散層２４を形成する。
【００２７】
【発明の効果】本発明ににおいて、ＳＯＩ ＣＭＯＳ
構造において基板電流を容易に引き出すことができ、ラ
ッチアップ耐性を向上させることができるという効果が
ある。
構造において基板電流を容易に引き出すことができ、ラ
ッチアップ耐性を向上させることができるという効果が
ある。
【図１】本発明の１ 実施例に則した半導体装置の構造
を示す断面図である。
を示す断面図である。
【図２】本発明に適用できる半導体装置を説明する図で
ある。
ある。
【図３】本発明に適用できる高濃度不純物層の形成方法
を説明する図である。
を説明する図である。
【図４】本発明に適用できる高濃度不純物層の形成方法
を説明する図である。
を説明する図である。
【図５】本発明に適用できる高濃度不純物層の形成方法
を説明する図である。
を説明する図である。
【図６】本発明に適用できる張り合わせウェハーを用い
た場合の高濃度不純物層の形成方法を説明する図である
。
た場合の高濃度不純物層の形成方法を説明する図である
。
【図７】本発明に適用できる高濃度不純物層と導電性膜
とのコンタクト方法を説明する図である。
とのコンタクト方法を説明する図である。
【図８】本発明に適用できる高濃度不純物層とガス拡散
層とのコンタクト方法を説明する図である。
層とのコンタクト方法を説明する図である。
【図９】本発明に適用できる高濃度不純物層とイオン注
入による拡散層とのコンタクト方法を説明する図である
。
入による拡散層とのコンタクト方法を説明する図である
。
【図１０】従来例の半導体装置の構造を示す断面図であ
る。
る。
１ 支持基板
２ 絶縁層
３ 素子基板
７ 導電性膜
８ 高濃度不純物層
Claims (2)
- 【請求項１】 支持基板（１）と素子基板（３）間に
絶縁層（２）を有し、かつｐＭＯＳトランジスタとｎＭ
ＯＳトランジスタからなるＣＭＯＳ構造を有する半導体
装置において、該素子基板（３）の素子形成領域下部に
高濃度不純物層（８）が形成され、該高濃度不純物層（
８）にコンタクトするように電位を供与する端子となる
導電性層（７、２１、２４）が形成されてなることを特
徴とする半導体装置。 - 【請求項２】 前記素子形成領域がウェルであること
を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102784A JPH04333278A (ja) | 1991-05-08 | 1991-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102784A JPH04333278A (ja) | 1991-05-08 | 1991-05-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333278A true JPH04333278A (ja) | 1992-11-20 |
Family
ID=14336765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102784A Withdrawn JPH04333278A (ja) | 1991-05-08 | 1991-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333278A (ja) |
-
1991
- 1991-05-08 JP JP3102784A patent/JPH04333278A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |