CN115835622A

CN115835622A - 一种半导体结构及其制作方法

Info

Publication number: CN115835622A
Application number: CN202111094836.9A
Authority: CN
Inventors: 刘志拯
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2021-09-17
Filing date: 2021-09-17
Publication date: 2023-03-21
Also published as: WO2023040134A1

Abstract

本申请实施例公开了一种半导体结构及其制作方法，该半导体结构包括：衬底；位于衬底上的栅极结构；互连结构，互连结构包括第一结构和第二结构，第二结构凸出于第一结构；其中，第一结构与衬底相连，第二结构与栅极结构的顶部相连。本申请的互连结构与衬底和栅极结构相接触，可以减少互连结构占用体积，增大互连密度，提高互连工艺窗口。

Description

一种半导体结构及其制作方法

技术领域

本申请实施例涉及半导体结构及其制作方法，具体来说，涉及一种具有互连结构的半导体结构及其制作方法。

背景技术

现有技术的动态随机存取存储器(DRAM)中，包含存储单元以及外围控制器件。随着半导体制造技术的进步，半导体元件设计规范中限定的关键尺寸越来越小，提高了外围控制器件的制造难度。

发明内容

本申请实施例的目的是提供一种半导体结构及其制作方法，通过连接于衬底和栅极结构的互连结构的设计，可以减少互连结构占用体积，增大互连密度，提高互连工艺窗口。。

本申请实施例的第一方面提供了一种半导体结构，包括：

衬底；

位于所述衬底上的栅极结构；

互连结构，所述互连结构包括第一结构和第二结构，所述第二结构凸出于所述第一结构；

其中，所述第一结构与所述衬底相连，所述第二结构与所述栅极结构的顶部相连。

在一示例性实施例中，所述栅极结构包括栅介质层和栅电极层；

所述第一结构与所述栅电极层的侧面直接接触；

所述第二结构与所述栅电极层的顶面直接接触。

在一示例性实施例中，还包括：

阻挡层，所述阻挡层至少覆盖在所述第一结构的部分表面以及所述第二结构的部分表面。

在一示例性实施例中，还包括：

隔离层，位于所述栅极结构侧面；

所述第一结构与所述隔离层直接接触。

在一示例性实施例中，还包括：

第一介质层，位于所述衬底上；

所述栅极结构和所述互连结构位于所述第一介质层中，且所述第二结构的顶表面低于所述第一介质层的顶表面。

在一示例性实施例中，还包括：

第二介质层，位于所述第一介质层上并覆盖所述第二结构；

其中，所述第一结构的顶表面和所述第二介质层的顶表面齐平。

在一示例性实施例中，还包括：

电容接触垫，所述电容接触垫的刻蚀底部与所述第二结构的顶表面齐平；所述电容接触垫的顶表面与所述第一结构的顶表面齐平。

在一示例性实施例中，所述栅极结构和所述互连结构构成SRAM存储单元的一部分。

在一示例性实施例中，所述衬底包括隔离结构；

所述栅极结构在所述衬底上的投影至少部分覆盖所述隔离结构。

根据本申请实施例的第二个方面，提供了一种半导体结构的制作方法，包括：

提供衬底；

在所述衬底上形成栅极结构和第一介质层，所述第一介质层覆盖所述栅极结构；

在所述第一介质层中形成第一开口，所述第一开口暴露部分所述衬底以及至少部分所述栅极结构的顶部；

在所述第一开口中形成互连结构；

其中，所述互连结构包括第一结构和第二结构，所述第一结构与所述衬底相连，所述第二结构与所述栅极结构的顶部相连。

在一示例性实施例中，所述在所述第一开口中形成互连结构，包括：

在所述第一开口中形成导电层；

在所述导电层上形成具有第一掩膜图案的掩膜图案层，所述第一掩膜图案至少覆盖所述第一开口中的部分导电层；

利用所述第一掩膜图案刻蚀所述导电层，使得所述栅极结构上的所述导电层的顶表面低于所述第一介质层的顶表面。

在一示例性实施例中，所述第一掩膜图案在所述衬底上的投影与所述第一开口暴露的所述衬底的部分重合。

在一示例性实施例中，还包括：

在所述衬底上形成具有电容接触孔的第三介质层，所述导电层还形成在所述电容接触孔中以及所述第三介质层表面；

所述掩膜图案层还具有覆盖所述电容接触孔中部分导电层以及所述第三介质层上部分所述导电层的第二掩膜图案；

利用所述第二掩膜图案刻蚀所述电容接触孔中的部分所述导电层以及部分所述第三介质层。

在一示例性实施例中，所述利用所述第二掩膜图案刻蚀所述电容接触孔中的部分所述导电层以及部分所述第三介质层，包括：

所述刻蚀底部与所述第二结构的顶表面齐平。

在一示例性实施例中，所述衬底上还形成有隔离结构，所述栅极结构在所述衬底上的投影至少部分覆盖所述隔离结构。

在一示例性实施例中，还包括：

利用所述栅极结构和所述互连结构制作SRAM存储单元。

本申请实施例提供了一种半导体结构及其制作方法，该半导体结构包括与衬底和栅极结构相接触的互连结构。本申请的互连结构与衬底和栅极结构相接触，可以减少互连结构占用体积，增大互连密度，提高互连工艺窗口。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请实施例公开的一些实施方式，而不应将其视为是对本申请实施例范围的限制。

图1-3是本申请实施例半导体结构的结构示意图；

图4-8是本申请实施例半导体结构的形成过程示意图；

其中，图1a、图2-图5、图6a、图7a、图8a为该半导体结构的外围区域示意图，图1b、图6b、图7b和图8b为该半导体结构的存储区域示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本申请实施例进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本申请实施例的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请实施例的概念。

显然，所描述的实施例是本申请实施例一部分实施例，而不是全部的实施例。基于本申请实施例中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

以下结合附图对本申请实施例进行详细说明。根据本申请的实施例，提供了一种半导体结构，该半导体结构的结构示意图如图1-3所示。在一实施例中，参考图1a，半导体结构包括衬底100和位于衬底100上的栅极结构500。半导体结构还可以包括互连结构400，互连结构400包括第一结构401和第二结构402，第二结构402凸出于第一结构401；其中，第一结构401与衬底 100相连，第二结构402与栅极结构500的顶部相连。

在一示例中，衬底100包括硅衬底、砷化镓、氮化镓、碳化镓、绝缘体上硅(SOI)等半导体衬底。以DRAM芯片结构为例，芯片可以包括存储区域和外围区域。图1a可以为外围区域上的器件结构，例如，外围区域上的器件结构可以包括栅极结构500和互连结构400；图1b可以为存储区域上的器件结构，存储区域上的器件结构可以包括电容接触垫801，电容接触垫801可以和衬底100电连接。在其他示例中，电容接触垫801还可以通过多晶硅插塞和衬底100电连接。

在一示例中，栅极结构500可以包括栅介质层502和栅电极层501，栅介质层502与衬底100直接接触，栅电极层501位于栅介质层502之上，第一结构401与栅电极层501的侧面直接接触，第二结构402与栅电极层501的顶面直接接触。示例的，栅介质层502可以包括氧化硅、氮氧化硅中的一种或组合，也可以包括氧化铪等高K材料。栅电极层501可以包括多晶硅、氮化钛、钨、铝等导电材料中的任一种或其任意组合。第一结构401的材质可以为钨或钴等金属，第二结构402的材质可以为钨或钴等金属。第一结构401 和第二结构402的材质可以相同，也可以不同。示例的，第一结构401可以与栅电极层501的侧面直接接触，形成电连接；第二结构402与栅电极层501 的顶面直接接触，形成电连接。

在一示例中，所述衬底100可以包括隔离结构101，参考图2，所述栅极结构500在所述衬底100上的投影至少部分覆盖所述隔离结构101。示例的，所述隔离结构101可以为浅沟槽隔离结构(STI)，用于隔离有源区。栅极结构500可以部分位于隔离结构101上方。

在一示例中，半导体结构还可以包括阻挡层，阻挡层至少覆盖在第一结构 401的部分表面以及第二结构402的部分表面。阻挡层的材料可以为氮化钛、氮化钽中的一种或组合。

在一示例中，半导体结构还可以包括第一介质层200，第一介质层200位于衬底100上，栅极结构500和互连结构400位于所述第一介质层200中，且所述第二结构402的顶表面低于所述第一介质层200的顶表面，可以降低第二结构402与其周围的导电连接线的距离，增大工艺窗口，提升良率。示例的，第一介质层200可以包括氧化硅层、氮化硅层、氮氧化硅层等中的任一中或其任意组合。例如，在衬底100上形成栅极结构500之后，可以通过化学气相沉积工艺等沉积方法在衬底100上形成氧化硅层，所述氧化硅层还覆盖栅极结构500。

在一示例中，半导体结构还可以包括第二介质层300，第二介质层300位于第一介质层200上并覆盖第二结构402；其中，第一结构401的顶表面和第二介质层300的顶表面齐平。示例的，第二介质层300可以包括氧化硅层、氮化硅层、氮氧化硅层等中的任一中或其任意组合。例如，可以通过化学气相沉积工艺等沉积方法在第一介质层200和互连结构400上形成氮化硅层，通过化学机械研磨工艺研磨所述氮化硅层和第一结构401至预定位置，以得到第一结构401的顶表面和第二介质层300的顶表面齐平的平坦表面。

在一示例中，半导体结构还可以包括隔离层600，隔离层600位于所述栅极结构500侧面用于保护栅极结构500。如图1a所示，隔离层600位于栅极结构500的一侧面，第一结构401与隔离层600直接接触。在另一示例中，如图3所示，隔离层600还可以位于所述栅极结构500的另一侧面，隔离层 600与第一介质层200直接接触。在其他示例中，隔离层600还可以分别位于栅极结构500的两个侧面，如图2所示。

在一示例中，半导体结构还可以包括电容接触垫801，参考图1a和图1b，电容接触垫801的刻蚀底部A1与第二结构402的顶表面齐平；电容接触垫 801的顶表面A2与第一结构401的顶表面齐平。栅极结构500和互连结构400 可以用来构成SRAM存储单元的一部分。电容接触垫801的材料可以为W、Cu、 Ti、Ni、Al、Co、TiN或金属硅化物中的任意一种或其任意组合。电容接触垫801可以通过第二介质层300和第三介质层201隔离，第二介质层300用于隔离电容接触垫801的上部，第三介质层201用于隔离电容接触垫801的下部。在一示例中，电容接触垫801的刻蚀底部A1可以理解为第二介质层 300的底部。

在一示例中，栅极结构500和互连结构400构成SRAM存储单元的一部分。

根据本申请实施例的另一实施例，提供了一种半导体结构的制作方法，图 4-8示出了制作方法的过程示意图，半导体结构的制作方法包括如下步骤：参考图4，提供衬底100，在衬底100上形成栅极结构500和第一介质层200，第一介质层200覆盖栅极结构500。衬底100的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它半导体材料，例如砷化镓等Ⅲ-Ⅴ族化合物。第一介质层 200可以为单层或多层堆叠结构，第一介质层200的材料可以为氧化硅、氮化硅、氮氧化硅、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼磷的二氧化硅)、低介电常数材料、其它适合的材料及/或上述的组合。

在第一介质层200中形成第一开口700，参考图5，第一开口700暴露部分衬底100以及至少部分栅极结构500的顶部。

在所述第一开口700中形成互连结构400。作为示例，可以按照以下步骤进行：参考图6a，在第一开口700中形成导电层800，在导电层800上形成掩膜图案层，所述掩膜图案层具有第一掩膜图案900，参考图7a，第一掩膜图案900至少覆盖第一开口700中的部分导电层800；利用第一掩膜图案900 刻蚀导电层800，使得栅极结构500上的导电层800的顶表面低于第一介质层200的顶表面，以形成互连结构400。互连结构400包括第一结构401和第二结构402，第一结构401与衬底100相连，第二结构402与栅极结构500 的顶部相连。

在一示例中，第一掩膜图案900在衬底100上的投影与第一开口700暴露衬底100的部分重合。导电层800的材质包括钨或钴等导电材料。

在一示例中，如图6b所示，半导体结构的制作方法，还可以包括，在衬底100的存储区域上形成第三介质层201以及第三介质层中201中的电容接触孔，导电层800还形成在所述电容接触孔中以及第三介质层201的表面；掩膜图案层还具有第二掩膜图案901，第二掩膜图案901覆盖电容接触孔中部分导电层800以及第三介质层201上部分导电层801。利用第二掩膜图案 901刻蚀电容接触孔中的部分导电层800以及部分第三介质层201。示例的，参考图7a和图7b、以及图8a和图8b，栅极结构500位于衬底100的外围区域，第三介质层201中的电容接触孔位于衬底100的存储区域，导电层800 填充第一开口700以及电容接触孔，同时还覆盖在第一介质层200和第三介质层201的表面，导电层800可以经过化学机械研磨或回刻蚀工艺处理，使得存储区域和外围区域的导电层800的上表面在同一水平面上或大致相同的水平面上。利用第一掩膜图案900刻蚀外围区域的导电层800，使得栅极结构500上方保留的导电层800的顶表面低于第一介质层200的顶表面，同时利用第二掩膜图案901刻蚀存储区域的导电层800和第三介质层201以形成第二开口902，第二开口902的底部部分位于导电层800，以及部分位于第三介质层201中。刻蚀底部A1与栅极结构500上方保留的导电层800的顶表面齐平。即刻蚀底部A1与互连结构400的第二结构402的顶表面齐平。如此设置，可以简化工艺步骤，降低成本。

在一示例中，半导体结构的制作方法，还可以包括：在衬底100上形成有隔离结构101，栅极结构500在衬底100上的投影至少部分覆盖隔离结构101。

在一示例中，如图8a和图8b，图1a和图1b所示还可以在第一介质层200 上和第二开口902中形成第二介质层300，第二介质层300位于第一介质层 200上并覆盖所述第二结构402；其中，第一结构401的顶表面和所述第二介质层300的顶表面齐平。

在一示例中，利用栅极结构500和互连结构400制作SRAM存储单元。

应当理解的是，本申请实施例的上述具体实施方式仅仅用于示例性说明或解释本申请实施例的原理，而不构成对本申请实施例的限制。因此，在不偏离本申请实施例的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本申请实施例的保护范围之内。此外，本申请实施例所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

本申请实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。本申请实施例设备中的模块可以根据实际需要进行合并、划分和删减。

Claims

1.一种半导体结构，其特征在于，包括：

衬底；

位于所述衬底上的栅极结构；

2.根据权利要求1所述的半导体结构，其特征在于，

所述栅极结构包括栅介质层和栅电极层；

所述第一结构与所述栅电极层的侧面直接接触；

所述第二结构与所述栅电极层的顶面直接接触。

3.根据权利要求2所述的半导体结构，其特征在于，还包括：

4.根据权利要求1所述的半导体结构，其特征在于，还包括：

隔离层，位于所述栅极结构侧面；

所述第一结构与所述隔离层直接接触。

5.根据权利要求1所述的半导体结构，其特征在于，还包括：

第一介质层，位于所述衬底上；

6.根据权利要求5所述的半导体结构，其特征在于，还包括：

第二介质层，位于所述第一介质层上并覆盖所述第二结构；

7.根据权利要求1所述的半导体结构，其特征在于，还包括：

8.根据权利要1所述的半导体结构，其特征在于，所述栅极结构和所述互连结构构成SRAM存储单元的一部分。

9.根据权利要求1-8任一所述的半导体结构，其特征在于，

所述衬底包括隔离结构；

10.一种半导体结构的制作方法，其特征在于，包括：

提供衬底；

在所述第一开口中形成互连结构；

11.根据权利要10所述的半导体结构的制作方法，其特征在于，所述在所述第一开口中形成互连结构，包括：

在所述第一开口中形成导电层；

12.根据权利要11所述的半导体结构的制作方法，其特征在于，所述第一掩膜图案在所述衬底上的投影与所述第一开口暴露的所述衬底的部分重合。

13.根据权利要11所述的半导体结构的制作方法，其特征在于，还包括：

14.根据权利要13所述的半导体结构的制作方法，其特征在于，所述利用所述第二掩膜图案刻蚀所述电容接触孔中的部分所述导电层以及部分所述第三介质层，包括：

所述刻蚀底部与所述第二结构的顶表面齐平。

15.根据权利要求10-14任一所述的半导体结构的制作方法，其特征在于，所述衬底上还形成有隔离结构，所述栅极结构在所述衬底上的投影至少部分覆盖所述隔离结构。

16.根据权利要10所述的半导体结构的制作方法，其特征在于，还包括：

利用所述栅极结构和所述互连结构制作SRAM存储单元。