CN103280458A - 一种集成电路芯片esd防护用mos器件 - Google Patents
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Abstract
一种集成电路芯片ESD防护用MOS器件，属于电子技术领域。本发明在不增加器件尺寸、无需消耗更多芯片面积的情况下，通过在源区和衬底接触区之间的下方衬底区域增加若干平行于器件横向方向的条状阱区的方式来增加源区和衬底接触区之间的衬底电阻，从而提高器件的抗静电释放能力；另外，还可以通过调整条状阱区、宽度及相互间的距离来调整器件衬底电阻的大小和改善器件的开启均匀性问题，进一步提高器件的二次击穿电流；同时，本发明的制造工艺与标准CMOS工艺兼容。综上所述，本发明提供的集成电路芯片ESD防护用MOS器件因衬底电阻的增大而具有更强的抗静电释放能力，同时没有增加器件尺寸，不会导致器件成产成本的增加。
Description
技术领域
本发明属于电子技术领域，涉及MOS器件，特别涉及半导体集成电路芯片静电释放（ElectroStatic Discharge，简称为ESD）防护用MOS器件。
背景技术
在集成电路芯片生产、封装、测试过程中，静电放电作为一种不可避免的自然现象而普遍存在。随着集成电路工艺特征尺寸的减小和各种先进工艺的发展，集成电路芯片被ESD现象损毁的情况越来越普遍，这严重着集成电路影响芯片生产的良品率，因此，各大芯片生产厂商越来越重视芯片集成电路抗静电放电能力的设计。
图1和图2分别为普通NMOS管的俯视图和剖面图。NMOS管作为CMOS工艺中的普通器件被广泛应用于芯片的静电放电保护中，但由于其不均匀开启问题，导致NMOS器件的二次击穿电流It2不能和器件宽度成正比，因此，NMOS器件的抗静电放电能力有待进一步提高。同样的问题在普通PMOS器件中依然存在。
为增加器件的抗静电放电能力，可以采用提高衬底电阻的方式来促进器件均匀开启和增加寄生NPN器件的放大系数，以提高器件的二次击穿电流It2。如图3和4所示，传统的提高衬底电阻的方法是拉宽源端与衬底接触之间的距离d。但该方法会导致器件尺寸增加，芯片面积增大，从而导致器件生产成本的增加。
发明内容
为了提高MOS器件的抗静电释放能力，同时避免因器件尺寸的增加而导致器件生产成本的增加，本发明提供一种集成电路芯片ESD防护用MOS器件。该MOS器件通过在源区和衬底接触区之间的下方衬底区域增加若干平行于器件横向方向的条状阱区，通过若干条状阱区将源区和衬底接触区之间的下方衬底区域隔离成相互平行的叉指条。从整体上看，这种结构将导致器件源区至衬底接触区之间的下方型衬底区的总有效宽度减小，而总有效长度保持不变，从而使其衬底电阻增大。因此，本发明提供的集成电路芯片ESD防护用MOS器件因衬底电阻的增大而具有更强的抗静电释放能力，同时没有增加器件尺寸，不会导致器件成产成本的增加。
本发明技术方案如下：
一种集成电路芯片ESD防护用MOS器件，如图5、6所示，包括第二导电类型半导体衬底、第二导电类型半导体源端衬底接触区、第一导电类型半导体源区、第一导电类型半导体漏区；所述第二导电类型半导体源端衬底接触区、第一导电类型半导体源区和第一导电类型半导体漏区均位于第二导电类型半导体衬底表面，其中第二导电类型半导体源端衬底接触区和第一导电类型半导体源区与源极金属相连，第一导电类型半导体漏区与漏极金属相连；所述第一导电类型半导体源区居于第二导电类型半导体源端衬底接触区和第一导电类型半导体漏区之间，在第一导电类型半导体源区和第一导电类型半导体漏区之间的第二导电类型半导体衬底表面具有栅氧化层，栅氧化层的表面具有多晶硅栅电极。在第二导电类型半导体源端衬底接触区和第一导电类型半导体源区之间的下方第二导电类型半导体衬底区域具有至少两个以上的平行于器件横向方向的第一导电类型半导体条状阱区，所述平行于器件横向方向的第一导电类型半导体条状阱区将第二导电类型半导体源端衬底接触区和第一导电类型半导体源区之间的下方第二导电类型半导体衬底区域隔离成相互平行的叉指条。
本发明提供的集成电路芯片ESD防护用MOS器件，当第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述MOS器件为NMOS器件；当第一导电类型半导体为P型半导体、第二导电类型半导体为N型半导体时，所述MOS器件为PMOS器件。
本发明提供的集成电路芯片ESD防护用MOS器件，还可以通过调整第一导电类型半导体条状阱区的数量、宽度及相互间的距离来调整衬底电阻的大小和改善器件的开启均匀性，进一步提高器件的二次击穿电流。
本发明提供的集成电路芯片ESD防护用MOS器件，与普通MOS器件相比，在不增加源区和衬底接触区之间距离（与普通MOS器件相比具有相同的器件尺寸）的情况下，通过在源区和衬底接触区之间的下方衬底区域增加若干平行于器件横向方向的条状阱区，通过若干条状阱区将源区和衬底接触区之间的下方衬底区域隔离成相互平行的叉指条，使得源区至衬底接触区之间的下方型衬底区的总有效宽度减小，而总有效长度保持不变，从而使其衬底电阻增大，最终在不增加器件尺寸（不消耗更多芯片面积）的前提下提高了器件的衬底电阻，从而使其抗静电释放能力得到提高。
本发明相比于传统结构的新颖之处在于本发明在源区与衬底接触区之间下方衬底区域增加了若干（至少两条以上）平行于器件横向方向（垂直于多晶硅栅极方向）的条状阱区，所述若干条状阱区将源区与衬底接触区之间下方衬底区域隔离成相互平行的窄叉指条。从整体上看，这种结构导致源区至衬底接触区之间的下方衬底区域总有效宽度减小，从而使其电阻增大。从单个寄生NPN（或PNP）器件来看，正对着条状阱区部分的源区至衬底接触区的电流路径增长，从而也使其衬底电阻增加。
本发明提供的集成电路芯片ESD防护用MOS器件，在不增加器件尺寸、无需消耗更多芯片面积的情况下，通过在源区和衬底接触区之间的下方衬底区域增加若干平行于器件横向方向的条状阱区的方式来增加源区和衬底接触区之间的衬底电阻，从而提高器件的抗静电释放能力；另外，还可以通过调整条状阱区、宽度及相互间的距离来调整器件衬底电阻的大小和改善器件的开启均匀性问题，进一步提高器件的二次击穿电流；同时，本发明的制造工艺与标准CMOS工艺兼容。综上所述，本发明提供的集成电路芯片ESD防护用MOS器件因衬底电阻的增大而具有更强的抗静电释放能力，同时没有增加器件尺寸，不会导致器件成产成本的增加。
附图说明
图1为普通NMOS器件结构俯视示意图。
图2为普通NMOS器件结构剖面示意图。
图3为传统的增加衬底电阻的NMOS器件俯视示意图。
图4为传统的增加衬底电阻的NMOS器件剖面示意图。
图5为本发明提供的集成电路芯片ESD防护用NMOS器件俯视示意图。
图6为本发明提供的集成电路芯片ESD防护用PMOS器件俯视示意图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及积极效果更加清楚明白，以下结合附图对本发明进行进一步详细说明。
具体实施方式一
一种集成电路芯片ESD防护用NMOS器件，如图5所示，包括P型半导体衬底、P型半导体源端衬底接触区、N型半导体源区、N型半导体漏区；所述P型半导体源端衬底接触区、N型半导体源区和N型半导体漏区均位于P型半导体衬底表面，其中P型源端衬底接触区和N型半导体源区与源极金属相连，N型半导体漏区与漏极金属相连；所述N型半导体源区居于P型半导体源端衬底接触区和N型半导体漏区之间，在N型半导体源区和N型半导体漏区之间的P型半导体衬底表面具有栅氧化层，栅氧化层的表面具有多晶硅栅电极。在P型半导体源端衬底接触区和N型半导体源区之间的下方P型半导体衬底区域具有至少两个以上的平行于器件横向方向的N型半导体条状阱区，所述平行于器件横向方向的N型半导体条状阱区将P型半导体源端衬底接触区和N型半导体源区之间的下方P型半导体衬底区域隔离成相互平行的叉指条。
上述集成电路芯片ESD防护用NMOS器件，还可以通过调整N型半导体条状阱区的数量、宽度及相互间的距离来调整衬底电阻的大小和改善器件的开启均匀性，进一步提高器件的二次击穿电流。
具体实施方式二
一种集成电路芯片ESD防护用PMOS器件，如图6所示，包括N型半导体衬底、N型半导体源端衬底接触区、P型半导体源区、N型半导体漏区；所述N型半导体源端衬底接触区、P型半导体源区和P型半导体漏区均位于N型半导体衬底表面，其中N型源端衬底接触区和P型半导体源区与源极金属相连，P型半导体漏区与漏极金属相连；所述P型半导体源区居于N型半导体源端衬底接触区和P型半导体漏区之间，在P型半导体源区和P型半导体漏区之间的N型半导体衬底表面具有栅氧化层，栅氧化层的表面具有多晶硅栅电极。在N型半导体源端衬底接触区和P型半导体源区之间的下方N型半导体衬底区域具有至少两个以上的平行于器件横向方向的P型半导体条状阱区，所述平行于器件横向方向的P型半导体条状阱区将N型半导体源端衬底接触区和P型半导体源区之间的下方N型半导体衬底区域隔离成相互平行的叉指条。
上述集成电路芯片ESD防护用PMOS器件，还可以通过调整P型半导体条状阱区的数量、宽度及相互间的距离来调整衬底电阻的大小和改善器件的开启均匀性，进一步提高器件的二次击穿电流。
本发明提供的集成电路芯片ESD防护用MOS器件，与普通MOS器件相比，在不增加源区和衬底接触区之间距离（与普通MOS器件相比具有相同的器件尺寸）的情况下，通过在源区和衬底接触区之间的下方衬底区域增加若干平行于器件横向方向的条状阱区，通过若干条状阱区将源区和衬底接触区之间的下方衬底区域隔离成相互平行的叉指条，使得源区至衬底接触区之间的下方型衬底区的总有效宽度减小，而总有效长度保持不变，从而使其衬底电阻增大，最终在不增加器件尺寸（不消耗更多芯片面积）的前提下提高了器件的衬底电阻，从而使其抗静电释放能力得到提高。
本发明相比于传统结构的新颖之处在于本发明在源区与衬底接触区之间下方衬底区域增加了若干（至少两条以上）平行于器件横向方向（垂直于多晶硅栅极方向）的条状阱区，所述若干条状阱区将源区与衬底接触区之间下方衬底区域隔离成相互平行的窄叉指条。从整体上看，这种结构导致源区至衬底接触区之间的下方衬底区域总有效宽度减小，从而使其电阻增大。从单个寄生NPN（或PNP）器件来看，正对着条状阱区部分的源区至衬底接触区的电流路径增长，从而也使其衬底电阻增加。
本发明提供的集成电路芯片ESD防护用MOS器件，在不增加器件尺寸、无需消耗更多芯片面积的情况下，通过在源区和衬底接触区之间的下方衬底区域增加若干平行于器件横向方向的条状阱区的方式来增加源区和衬底接触区之间的衬底电阻，从而提高器件的抗静电释放能力；另外，还可以通过调整条状阱区、宽度及相互间的距离来调整器件衬底电阻的大小和改善器件的开启均匀性问题，进一步提高器件的二次击穿电流；同时，本发明的制造工艺与标准CMOS工艺兼容。综上所述，本发明提供的集成电路芯片ESD防护用MOS器件因衬底电阻的增大而具有更强的抗静电释放能力，同时没有增加器件尺寸，不会导致器件成产成本的增加。
以上所述仅为本发明的部分具体实施方式而已，仅用于说明本发明而非限制本发明，凡是本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种集成电路芯片ESD防护用MOS器件，包括第二导电类型半导体衬底、第二导电类型半导体源端衬底接触区、第一导电类型半导体源区、第一导电类型半导体漏区；所述第二导电类型半导体源端衬底接触区、第一导电类型半导体源区和第一导电类型半导体漏区均位于第二导电类型半导体衬底表面，其中第二导电类型半导体源端衬底接触区和第一导电类型半导体源区与源极金属相连，第一导电类型半导体漏区与漏极金属相连；所述第一导电类型半导体源区居于第二导电类型半导体源端衬底接触区和第一导电类型半导体漏区之间，在第一导电类型半导体源区和第一导电类型半导体漏区之间的第二导电类型半导体衬底表面具有栅氧化层，栅氧化层的表面具有多晶硅栅电极；在第二导电类型半导体源端衬底接触区和第一导电类型半导体源区之间的下方第二导电类型半导体衬底区域具有至少两个以上的平行于器件横向方向的第一导电类型半导体条状阱区，所述平行于器件横向方向的第一导电类型半导体条状阱区将第二导电类型半导体源端衬底接触区和第一导电类型半导体源区之间的下方第二导电类型半导体衬底区域隔离成相互平行的叉指条。
2.根据权利要求1所述的集成电路芯片ESD防护用MOS器件，其特征在于，所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述MOS器件为NMOS器件。
3.根据权利要求1所述的集成电路芯片ESD防护用MOS器件，其特征在于，所述第一导电类型半导体为P型半导体、第二导电类型半导体为N型半导体时，所述MOS器件为PMOS器件。
4.根据权利要求1所述的集成电路芯片ESD防护用MOS器件，其特征在于，通过调整第一导电类型半导体条状阱区的数量、宽度及相互间的距离来调整衬底电阻的大小和改善器件的开启均匀性，进一步提高器件的二次击穿电流。
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