KR20110097453A - 반도체 장치의 전기적 퓨즈 및 그 제조방법 - Google Patents

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Abstract

본 발명은 소형화(또는 집적화)에 적합한 반도체 장치의 전기적 퓨즈 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 형성된 불순물영역; 및 상기 기판 상에서 일측이 상기 불순물영역과 중첩되도록 형성된 게이트를 포함하는 반도체 장치의 전기적 퓨즈를 제공하며, 상술한 본 발명의 전기적 퓨즈는 게이트의 일측이 불순물영역과 중첩된 구조를 가짐으로써, 반도체 장치의 집적도가 증가함에 따라 전기적 퓨즈의 크기가 감소하더라도 게이트 끊어짐 및 제2콘택플러그 끊어짐과 같은 전기적 퓨즈의 손상을 방지할 수 있는 효과가 있다.

Description

반도체 장치의 전기적 퓨즈 및 그 제조방법{ELECTRICAL FUSE IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 소형화(또는 집적화)에 적합한 반도체 장치의 전기적 퓨즈(Electrical Fuse) 및 그 제조방법에 관한 것이다.
반도체 장치에서 퓨즈(Fuse)는 결함 셀의 리페어(repair), 칩 ID(identification)의 저장 및 회로 맞춤화(circuit customization) 등을 위해 다양하게 사용된다. 예를 들어, 메모리 장치의 수많은 셀 중에서 불량 셀로 판명된 셀들은 퓨즈에 의해 여분의 셀(redundancy cell)로 대체될 수 있다. 이에 따라, 일부 셀의 결함으로 인한 수율 저하 문제를 해결할 수 있다.
퓨즈는 레이저 블로잉 타입(laser blowing type)과 전기 블로잉 타입(electrical blowing type)으로 구분될 수 있다. 레이저 블로잉 타입의 경우, 레이저빔으로 퓨즈 라인(fuse line)을 블로잉(cutting)하는 방법을 사용한다. 하지만, 특정 퓨즈 라인에 레이저빔을 조사할 때, 특정 퓨즈 라인 주변의 퓨즈 라인 또는 그 밖의 다른 소자가 손상될 우려가 있다.
한편, 전기 블로잉 타입의 경우, 퓨즈 링크(fuse link)에 프로그래밍 전류를 흘려주어 EM(electromigration) 및 주울 히팅(Joule heating)에 의해 퓨즈 링크를 블로잉하는 방법을 사용한다. 이러한 전기 블로잉 방식은 반도체 칩의 패키지 조립이 완료된 후에도 사용될 수 있는 방식으로, 이러한 방식을 채용하는 퓨즈 소자를 전기적 퓨즈(Electrical Fuse)라 한다.
통상적으로, 전기적 퓨즈로 모스 트랜지스터(MOS transistor)를 사용하며, 모스 트랜지스터의 게이트절연막을 파괴(rupture)하는 방식의 전기적 퓨즈를 블로잉한다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 전기적 퓨즈를 도시한 도면으로, 도 1a는 평면도, 도 1b는 도 1a에 도시된 X-X'절취선을 따라 도시한 단면도이다.
도 1a 및 도 1b를 참조하여 종래기술에 따른 전기적 퓨즈를 살펴보면, 기판(11)에 형성된 소자분리막(12)에 의해 정의된 활성영역(13), 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 게이트(16), 게이트(16) 양측의 활성영역(13)에 형성된 소스 및 드레인영역(14), 소자분리막(12) 상부의 게이트(16) 상에 형성된 제1콘택플러그(17), 소스 및 드레인영역(14) 상에 형성된 제2콘택플러그(15)를 포함한다. 이때, 게이트(16)는 게이트절연막(18)과 게이트전극(19)이 적층된 적층구조물이다.
상술한 구조를 갖는 전기적 퓨즈는 게이트(16)와 소스 및 드레인영역(14) 사이에 큰 전위차를 발생시켜 게이트절연막(18)의 브레이크다운(berakdown)을 유발하는 방식으로 전기적 퓨즈를 블로잉하는 방식을 사용한다.
하지만, 종래기술에 따른 전기적 퓨즈는 반도체 장치의 집적도를 증가시키기 위하여 전기적 퓨즈의 크기를 감소시킴에 따라 전기적 퓨즈가 손상되는 문제점이 발생한다.
구체적으로, 전기적 퓨즈의 길이(Length, L)를 감소시킴에 따라 게이트(16) 길이(또는 채널길이)도 감소하게 된다. 이때, 게이트(16) 길이가 짧아지게 되면 게이트(16)의 저항이 증가하기 때문에 게이트(16)를 통해 흐르는 전류를 견디지 못해 게이트(16)가 끊어지는 문제점이 발생한다.
또한, 전기적 퓨즈의 폭(Width, W)을 감소시킴에 따라 활성영역(13)의 폭 또는 채널의 폭도 감소하게 되면서 소스 및 드레인영역(14) 상에 형성되는 제2콘택플러그(15)의 갯수가 감소하게 된다. 이때, 제2콘택플러그(15)의 갯수가 감소하게 되면 제2콘택플러그(15)에 연결된 금속배선(미도시)과 소스 및 드레인영역(14) 사이의 저항이 증가하기 때문에 제2콘택플러그(15)를 통해 흐르는 전류를 견디지 못해 제2콘택플러그(15)가 끊어지는 문제점이 발생한다.
한편, 전기적 퓨즈의 크기를 감소시킴에 있어 전기적 퓨즈의 안정적인 동작 특성을 확보하기 위해서는 길이(L) 및 폭(W)을 동시에 감소시켜야 한다. 이로 인해, 상술한 문제점들이 복합적으로 작용하여 전기적 퓨즈의 손상이 더욱더 심화된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소형화(또는 집적화)에 적합한 반도체 장치의 전기적 퓨즈 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성된 불순물영역; 및 상기 기판 상에서 일측이 상기 불순물영역과 중첩되도록 형성된 게이트를 포함하는 반도체 장치의 전기적 퓨즈를 제공한다.
또한, 본 발명의 전기적 퓨즈는 상기 기판에 형성되어 상기 불순물영역을 감싸는 소자분리막; 상기 게이트를 포함한 기판 전면을 덮는 층간절연막; 상기 층간절연막을 관통하여 상기 게이트와 연결된 다수의 제1콘택플러그; 상기 층간절연막 상에서 상기 제1콘택플러그와 연결된 제1도전라인; 상기 층간절연막을 관통하여 상기 불순물영역과 연결된 다수의 제2콘택플러그; 및 상기 층간절연막 상에서 상기 제2콘택플러그와 연결된 제2도전라인을 더 포함할 수 있다.
상기 제1도전라인은 상기 게이트와 중첩되는 스트래핑(strapping) 구조를 가질 수 있다. 상기 불순물영역과 중첩되는 영역을 제외한 나머지 게이트는 상기 소자분리막 상에 위치할 수 있다. 그리고, 상기 기판과 상기 불순물영역은 서로 상보적인 도전형을 가질 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 불순물영역이 형성될 공간을 정의하는 소자분리막을 형성하는 단계; 상기 기판에 불순물을 이온주입하여 상기 소자분리막에 의해 둘러싸여진 불순물영역을 형성하는 단계; 및 일측이 상기 불순물영역과 중첩되도록 상기 기판 상에 게이트를 형성하는 단계를 포함하는 반도체 장치의 전기적 퓨즈 제조방법을 제공한다.
또한, 본 발명의 전기적 퓨즈 제조방법은 상기 게이트를 포함한 기판 전면을 덮도록 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 게이트와 연결되는 다수의 제1콘택플러그 및 상기 불순물영역과 연결되는 다수의 제2콘택플러그를 형성하는 단계; 및 상기 층간절연막 상에 상기 제1콘택플러그와 연결되는 제1도전라인 및 상기 제2콘택플러그와 연결되는 제2도전라인을 형성하는 단계를 더 포함할 수 있다.
상기 제1도전라인은 상기 게이트와 중첩되는 스트래핑(strapping) 구조를 갖도록 형성할 수 있다. 상기 불순물영역과 중첩되는 영역을 제외한 나머지 게이트는 상기 소자분리막 상에 위치하도록 형성할 수 있다. 그리고, 상기 불순물영역은 상기 기판과 서로 상보적인 도전형을 갖도록 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명의 전기적 퓨즈는 게이트의 일측이 불순물영역과 중첩되는 구조를 가짐으로써, 이들이 중첩되는 영역의 길이 및 폭(즉, 면적)만 확보된다면, 그외의 게이트 및 불순물영역의 길이 및 폭은 기설정된 전기적 퓨즈의 길이 및 폭 내에서 자유로이 설계가 가능하다.
따라서, 반도체 장치의 집적도가 증가함에 따라 전기적 퓨즈의 크기가 감소하더라도 게이트 끊어짐 및 제2콘택플러그 끊어짐과 같은 전기적 퓨즈의 손상을 방지할 수 있는 효과가 있다.
도 1a는 종래기술에 따른 반도체 장치의 전기적 퓨즈를 도시한 평면도.
도 1b는 종래기술에 따른 반도체 장치의 전기적 퓨즈를 도 1a에 도시된 X-X'절취선을 따라 도시한 단면도.
도 2a는 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈를 도시한 평면도.
도 2b는 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈를 도 2a에 도시된 X-X'절취선을 따라 도시한 단면도.
도 3a 내지 도 3s는 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈 제조방법을 도 2a에 도시된 X-X'절취선을 따라 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 소형화(또는 집적화)에 적합한 반도체 장치의 전기적 퓨즈(Electrical Fuse) 및 그 제조방법을 제공한다. 이를 위한 본 발명의 전기적 퓨즈는 모스 트랜지스터(MOS transistor)를 기반으로 하되, 게이트 양측에 위치하는 불순물영역들(즉, 소스 및 드레인영역) 중 어느 하나를 제거하여 게이트의 일측만이 불순물영역과 중첩되는 구조를 갖는 반도체 장치의 전기적 퓨즈를 제공한다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈를 도시한 도면으로, 도 2a는 평면도, 도 2b는 도 2a에 도시된 X-X'절취선을 따라 도시한 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈는 기판(31)에 형성된 불순물영역(34) 및 기판(31) 상에서 일측이 불순물영역(34)과 중첩되도록 형성된 게이트(36), 기판(31)에 형성되어 불순물영역(34)을 감싸는 소자분리막(32), 게이트(36)를 포함한 기판(31) 전면을 덮는 층간절연막(40), 층간절연막(40)을 관통하여 게이트(36)와 연결된 다수의 제1콘택플러그(37), 층간절연막(40)을 관통하여 불순물영역(34)과 연결된 다수의 제2콘택플러그(37), 층간절연막(40) 상에 형성되어 제1콘택플러그(37)와 연결된 제1도전라인(41) 및 층간절연막(40) 상에 형성되어 제2콘택플러그(35)와 연결된 제2도전라인(42)을 포함한다.
게이트(36)는 게이트절연막(38)과 게이트전극(39)이 순차적으로 적층된 구조의 적층구조물이다. 게이트절연막(38)은 산화막 예컨대, 실리콘산화막일 수 있으며, 게이트절연막(38)의 두께는 전기적 퓨즈에 인가되는 바이어스 및 설계된 블로잉 바이어스(또는 프로그래밍 바이어스)에 따라 조절할 수 있다. 그리고, 게이트전극(39)은 폴리실리콘막(poly-Si)을 포함할 수 있다.
또한, 게이트(36)는 불순물영역(34)와 중첩되는 지역을 제외한 나머지가 소자분리막(32)과 중첩되는 구조를 갖고, 소자분리막(32)과 중첩되는 지역의 게이트(36) 상에 다수의 제1콘택플러그(37)가 배치된 구조를 가질수 있다.
기판(31)과 불순물영역(34)은 서로 상보적인 도전형을 갖는 것이 바람직하다. 일례로, 기판(31)이 P형인 경우에 불순물영역(34)은 N형인 것이 바람직하고, 기판(31)이 N형인 경우에 불순물영역(34)은 P형인 것이 바람직하다. 이는 기판(31)과 불순물영역(34) 사이의 접합누설에 기인한 특성 열화를 방지하기 위해 이들 사이에 역방향 다이오드를 형성하기 위함이다. 참고로, 이들 사이에 접합누설이 발생할 경우에 전기적 퓨즈를 구비하는 반도체 장치의 소비전력이 증가하거나, 또는 전기적 퓨즈가 정상적으로 블로잉되지 않는 문제점이 발생할 수 있다.
제1 및 제2도전라인(41, 42)은 금속성막을 포함할 수 있다. 특히, 제1도전라인(41)은 게이트(36)의 저항을 감소시키기 위해 게이트(36)와 중첩된 스트래핑(strapping) 구조를 갖는 것이 바람직하다.
상술한 구조를 갖는 본 발명의 일실시예에 따른 전기적 퓨즈의 블로잉은 다음과 같은 방법을 사용할 수 있다.
제1도전라인(41)을 통해 게이트(36) 고전압(예컨대, 전원전압 이상)을 인가하고 제2도전라인(42)을 통해 불순물영역(34)에 저전압(예컨대, 접지전압 이하)를 인가하여 이들 사이에 큰 전위차를 발생시킨다. 이때, 게이트(36)와 불순물영역(34) 사이에 큰 전위차에 의하여 게이트(36)와 불순물영역(34)이 중첩되는 영역의 게이트절연막(38)에 브레이크다운(breakdown)을 유발하여 이들이 중첩되는 영역의 게이트절연막(38)을 파괴(rupture)하는 방식으로 전기적 퓨즈를 블로잉할 수 있다.
상술한 구조를 갖는 본 발명의 일실시예에 따른 전기적 퓨즈는 반도체 장치의 집적도를 증가시키기 위해 전기적 퓨즈의 크기를 감소시킴에 따라 전기적 퓨즈가 손상되는 것을 방지할 수 있다.
구체적으로, 종래에는 전기적 퓨즈의 길이(Length, L)를 감소시킴에 따라 게이트(36)의 길이도 감소하게 된다. 이때, 게이트(36) 길이가 짧아지게 되면 게이트(36)의 저항이 증가하기 때문에 게이트(36)를 통해 흐르는 전류를 견디지 못해 게이트(36)가 끊어지는 문제점이 발생하였다.
하지만, 본 발명의 일실시예에 따른 전기적 퓨즈의 게이트(36)는 불순물영역(34)과 중첩되는 지역 이외에는 소자분리막(32) 상에 게이트(36)이 위치하기 때문에 채널이 형성되지 않는다. 이처럼, 본 발명의 전기적 퓨즈는 게이트(36)에 의해 유도되는 채널을 필요로하지 않기 때문에 게이트(36)와 불순물영역(34)이 중첩되는 영역의 길이(또는 면적)만 확보된다면 그외의 소자분리막(36) 상에 형성된 게이트(36)의 길이는 기설정된 전기적 퓨즈의 길이(L)내에서 자유롭게 설계할 수 있다. 아울러, 게이트(36)와 불순물영역(34)이 중첩되는 영역의 길이만 확보된다면 그외 불순물영역(34)의 길이도 기설정된 전기적 퓨즈의 길이(L)내에서 자유롭게 설계할 수 있다.
또한, 본 발명의 일실시예에 따른 전기적 퓨즈는 게이트(36)의 일측만이 불순물영역(34)과 중첩되는 구조를 갖기 때문에 종래의 소스 및 드레인영역 사이의 기판(31) 상에 게이트(36)가 배치되는 경우보다 게이트(36)의 길이를 증가시킬 수 있다.
따라서, 본 발명의 일실시예에 따른 전기적 퓨즈는 전기적 퓨즈의 길이(L)가 감소함에 따라 감소되어야 하는 게이트(36)의 길이가 종래에 비해 상대적으로 작으며, 이를 통해 게이트(36)가 끊어지는 것을 방지할 수 있다. 또한, 금속성막으로 이루어진 제1도전라인(41)과 게이트(36)가 스트래핑 구조를 가짐으로써, 게이트(36)가 끊어지는 것을 보다 효과적으로 방지할 수 있다. 또한, 기설정된 전기적 퓨즈의 길이(L) 내에서 자유롭게 게이트(36)의 길이를 조절할 수 있기 때문에 종래보다 더 많은 수의 제1콘택플러그(37)를 형성할 수 있기 때문에 게이트(36)가 끊어지는 것을 더욱더 효과적으로 방지할 수 있다.
다음으로, 종래에는 전기적 퓨즈의 폭(W)을 감소시킴에 따라 불순물영역(34) 즉, 소스 및 드레인영역의 폭도 감소하게 되면서 불순물영역(34) 상에 형성되는 제2콘택플러그(35)의 갯수가 감소하게 된다. 이때, 제2콘택플러그(35)의 갯수가 감소하게 되면 제2콘택플러그(35)에 연결된 제2금속배선(42)과 불순물영역(34) 사이의 저항이 증가하기 때문에 제2콘택플러그(35)를 통해 흐르는 전류를 견디지 못해 제2콘택플러그(35)가 끊어지는 문제점이 발생하였다.
하지만, 본 발명의 일실시예에 따른 전기적 퓨즈는 앞서 설명한 바와 같이 게이트(36)에 의해 유도되는 채널을 필요로하지 않기 때문에 게이트(36)와 불순물영역(34)이 중첩되는 영역의 폭(또는 면적)만 확보된다면 그외의 게이트(36) 및 불순물영역(34)의 폭은 기설정된 전기적 퓨즈의 폭(W)내에서 자유로이 설계가 가능하다.
또한, 종래의 소스 및 드레인영역 사이에 게이트(34)가 배치되는 경우에는 안정적인 동작 특성을 확보하기 위해 게이트(34)의 길이(즉, 채널길이)가 감소함에 따라 활성영역(또는 채널폭)도 감소해야 하나, 본 발명의 일실시예에 따른 전기적 퓨즈는 게이트(36)의 일측만이 불순물영역(34)과 중첩되는 구조를 갖기 때문에 게이트(36)의 길이가 감소하더라도 불순물영역(34)의 폭을 감소시킬 필요가 없다. 그러므로, 게이트(36)의 폭이 감소하더라도 불순물영역(34)의 폭을 오히려 증가시킬 수 있다.
따라서, 본 발명의 일실시예에 따른 전기적 퓨즈는 전기적 퓨즈의 폭(W)이 감소함에 따라 감소되어야하는 게이트(36) 및 불순물영역(34)의 폭이 종래에 비해 상대적으로 작다. 그러므로, 전기적 퓨즈의 폭(W)이 감소하여도 불순물영역(34) 상에 형성되는 제2콘택플러그(35)의 갯수를 증가시킬 수 있으며, 이를 통해 제2콘택플러그(35)가 끊어지는 것을 방지할 수 있다.
정리하면, 본 발명의 일실시예에 따른 전기적 퓨즈는 게이트(36)의 일측만이 불순물영역(34)과 중첩되는 구조를 가짐으로써, 이들이 중첩되는 영역의 길이 및 폭(즉, 면적)만 확보된다면, 그외의 게이트(36) 및 불순물영역(34)의 길이 및 폭은 기설정된 전기적 퓨즈의 길이(L) 및 폭(W) 내에서 자유로이 설계가 가능하다. 따라서, 전기적 퓨즈의 크기를 감소시키더라도 게이트(36)가 끊어지거나, 제2콘택플러그(35)가 끊어지는 것을 방지할 수 있다.
이하에서는 도 2a 및 도 2b와 같은 구조를 갖는 반도체 장치의 전기적 퓨즈의 제조방법의 일례에 대하여 도 3a 내지 도 3d를 참조하여 설명한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈의 제조방법을 도시한 공정단면도이다. 여기서, 도 3a 내지 도 3d는 도 2a에 도시된 X-X'절취선을 따라 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(31)에 불순물영역이 형성될 영역(33)을 정의하는 소자분리막(32)을 형성한다. 이때, 소자분리막(32)은 STI(Shallow Trench Isolation) 공정을 사용하여 형성할 수 있다.
기판(31)으로는 실리콘기판을 사용할 수 있으며, 기판(31)은 P형 또는 N형 불순물이 도핑된 기판(31)이거나, 또는 도면에 도시하지는 않았지만, P형 웰(Well) 또는 N형 웰이 형성된 기판(31)일 수 있다.
도 3b에 도시된 바와 같이, 불순물영역이 형성될 영역(34)의 기판(31)에 불순물을 이온주입한다. 이때, 불순물은 기판(31)과 상보적인 도전형을 갖는 것이 바람직하다. 예컨대, 기판(31)이 P형일 경우에 이온주입되는 불순물로는 N형 불순물을 사용할 수 있다.
다음으로, 주입된 불순물을 활성화시키기 위한 열처리를 실시하여 불순물영역(34)을 형성한다.
도 3c에 도시된 바와 같이, 기판(31) 상에 게이트절연막(38)과 게이트전극(39)이 순차적으로 적층된 구조의 게이트(36)를 형성한다. 이때, 게이트(36)의 일측만이 불순물영역(34)과 중첩되도록 형성한다. 게이트절연막(38)은 산화막 예컨대, 실리콘산화막일 수 있으며, 게이트절연막(38)의 두께는 전기적 퓨즈에 인가되는 바이어스 및 설계된 블로잉 바이어스(또는 프로그래밍 바이어스)에 따라 조절할 수 있다. 그리고, 게이트전극(39)은 폴리실리콘막(poly-Si)을 포함할 수 있다.
여기서, 종래에는 게이트(36)을 형성한 이후에 게이트(36)을 이온주입장벽으로 기판(31)에 불순물을 이온주입하여 불순물영역(34)을 형성하기 때문에 게이트(36)와 불순물영역(34)이 중첩되는 면적을 조절하기 어렵다. 하지만, 본 발명의 일실시예에 따른 전기적 퓨즈의 제조방법은 불순물영역(34)을 형성한 이후에 게이트(36)를 형성하기 때문에 게이트(36)와 불순물영역(34)이 중첩되는 면적을 용이하게 조절할 수 있다.
따라서, 게이트(36)와 불순물영역(34)이 중첩되는 면적이 확보된 상태에서 게이트(36)와 불순물영역(34)의 길이 및 폭은 기설정된 전기적 퓨즈의 길이 및 폭 내에서 자유로이 설계할 수 있다.
도 3d에 도시된 바와 같이, 게이트(36)를 포함한 기판(31) 전면을 덮도록 층간절연막(40)을 형성한다.
다음으로, 층간절연막(40)을 관통하여 게이트(36)에 연결되는 다수의 제1콘택플러그(37)를 형성함과 동시에 불순물영역(34)에 연결되는 다수의 제2콘택플러그(35)를 형성한다.
다음으로, 층간절연막(40) 상에 제1콘택플러그(37)와 연결되는 제1도전라인(41)을 형성함과 동시에 제2콘택플러그(35)와 연결되는 제2도전라인(42)을 형성한다. 제1 및 제2도전라인(41, 42)은 금속성막으로 형성할 수 있으며, 특히, 제1도전라인(41)은 게이트(36)의 저항을 감소시키기 위해 게이트(36)와 중첩되는 스트래핑 구조를 갖도록 형성하는 것이 바람직하다.
이와 같이, 본 발명의 일실시예에 따른 전기적 퓨즈는 게이트(36) 및 불순물영역(34)의 구조가 단순하기 때문에 설계 및 제조공정에 대한 난이도를 감소시킬 수 있다. 따라서, 전기적 퓨즈 및 전기적 퓨즈를 구비하는 반도체 장치의 생산성 및 신뢰성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 소자분리막
33 : 불순물영역이 형성될 영역 34 : 불순물영역
35 : 제2콘택플러그 36 : 게이트
37 : 제1콘택플러그 38 : 게이트절연막
39 : 게이트전극 40 : 층간절연막
41 : 제1도전라인 42 : 제2도전라인

Claims (10)

  1. 기판에 형성된 불순물영역; 및
    상기 기판 상에서 일측이 상기 불순물영역과 중첩되도록 형성된 게이트
    를 포함하는 반도체 장치의 전기적 퓨즈.
  2. 제1항에 있어서,
    상기 기판에 형성되어 상기 불순물영역을 감싸는 소자분리막;
    상기 게이트를 포함한 기판 전면을 덮는 층간절연막;
    상기 층간절연막을 관통하여 상기 게이트와 연결된 다수의 제1콘택플러그;
    상기 층간절연막 상에서 상기 제1콘택플러그와 연결된 제1도전라인;
    상기 층간절연막을 관통하여 상기 불순물영역과 연결된 다수의 제2콘택플러그; 및
    상기 층간절연막 상에서 상기 제2콘택플러그와 연결된 제2도전라인
    을 더 포함하는 반도체 장치의 전기적 퓨즈.
  3. 제2항에 있어서,
    상기 제1도전라인은 상기 게이트와 중첩되는 스트래핑(strapping) 구조를 갖는 반도체 장치의 전기적 퓨즈.
  4. 제2항에 있어서,
    상기 불순물영역과 중첩되는 영역을 제외한 나머지 게이트는 상기 소자분리막 상에 위치하는 반도체 장치의 전기적 퓨즈.
  5. 제1항에 있어서,
    상기 기판과 상기 불순물영역은 서로 상보적인 도전형을 갖는 반도체 장치의 전기적 퓨즈.
  6. 기판에 불순물영역이 형성될 공간을 정의하는 소자분리막을 형성하는 단계;
    상기 기판에 불순물을 이온주입하여 상기 소자분리막에 의해 둘러싸여진 불순물영역을 형성하는 단계; 및
    일측이 상기 불순물영역과 중첩되도록 상기 기판 상에 게이트를 형성하는 단계
    를 포함하는 반도체 장치의 전기적 퓨즈 제조방법.
  7. 제6항에 있어서,
    상기 게이트를 포함한 기판 전면을 덮도록 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 게이트와 연결되는 다수의 제1콘택플러그 및 상기 불순물영역과 연결되는 다수의 제2콘택플러그를 형성하는 단계; 및
    상기 층간절연막 상에 상기 제1콘택플러그와 연결되는 제1도전라인 및 상기 제2콘택플러그와 연결되는 제2도전라인을 형성하는 단계
    를 더 포함하는 반도체 장치의 전기적 퓨즈 제조방법.
  8. 제7항에 있어서,
    상기 제1도전라인은 상기 게이트와 중첩되는 스트래핑(strapping) 구조를 갖도록 형성하는 반도체 장치의 전기적 퓨즈 제조방법.
  9. 제7항에 있어서,
    상기 불순물영역과 중첩되는 영역을 제외한 나머지 게이트는 상기 소자분리막 상에 위치하도록 형성하는 반도체 장치의 전기적 퓨즈 제조방법.
  10. 제1항에 있어서,
    상기 불순물영역은 상기 기판과 서로 상보적인 도전형을 갖도록 형성하는 반도체 장치의 전기적 퓨즈 제조방법.
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