NL8105192A - Ingangsbeveiliging voor geintegreerde mos-circuits. - Google Patents
Ingangsbeveiliging voor geintegreerde mos-circuits. Download PDFInfo
- Publication number
- NL8105192A NL8105192A NL8105192A NL8105192A NL8105192A NL 8105192 A NL8105192 A NL 8105192A NL 8105192 A NL8105192 A NL 8105192A NL 8105192 A NL8105192 A NL 8105192A NL 8105192 A NL8105192 A NL 8105192A
- Authority
- NL
- Netherlands
- Prior art keywords
- voltage
- gate
- transistor
- region
- input
- Prior art date
Links
- 230000015556 catabolic process Effects 0.000 claims description 36
- 230000001681 protective effect Effects 0.000 claims description 21
- 230000005669 field effect Effects 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 15
- 230000002441 reversible effect Effects 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 6
- 101100400378 Mus musculus Marveld2 gene Proteins 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 9
- 230000010354 integration Effects 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 238000003486 chemical etching Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000021715 photosynthesis, light harvesting Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
E 3099-18 Ned hc/hv _ . . P & C * . * SGS-ATES Component! Elettronici S.p.A.
‘ ...i . Ingangsbeveiliging voor geïntegreerde MOS-circuits.
De uitvinding heeft betrekking op een beveiligingscircuit en een inrichting voor bescherming tegen onbedoelde te hoge ingangsspanningen voor 5 geïntegreerde MOS-circuits met hoge integratie dichtheid en lage voedingsspanning, voorzien van veldeffect-transistoren met geïsoleerde poort waarbij het oxide van de poortisolatie een dikte heeft van ten hoogst 50 nm.
MOS-inrichtingen hebben een buitengewoon hoge ingangsimpedantie. De 14 ingangsweerstaiïd bedraagt in een typerend geval meer dan 10 omega en de 10 ingangscapaciteit is in een typerend geval van de orde van grootte van 10“12f.
Door deze oorzaak zijn MOS-inrichtingen bijzonder gevoelig voor het ophopen van statische ladingen. Dit nadeel treedt steeds meer aan het licht naarmate de integratiedichtheid van MOS-inrichtingen toeneemt, waarbij kor-<5 tere kanalen, ondiepere keer lagen en dunnere poorfcU clatoren worden tc-ege- 7 past. Daar electrische velden van de orde van grootte van 10 V-/cm doorslag van het silicium oxide veroorzaken, zijn de poort oxiden die worden toegepast bij inrichtingen met hoge integratiedichtheid, die buitengewoon dun zijn, zelfs bij spanningen van 25v a 30V onderhevig aan dit .nadeel.
j-· 20 Tijdens de vervaardiging, de controle, de montage en andere bewerkingen van de inrichting is het moeilijk, zo niet onmogelijk, het optreden van overmatige spanningen van deze orde van grootte door het ophopen van electro-statische ladingen te voorkomen. De electrostatische ladingen, die onbedoeld worden geïnduceerd, in het bijzonder door onzorgvuldige hantering door de 25 gebruikers, voeren tot zeer sterke electrische velden die in niet vooraf bepaalbare gebieden leiden tot doorslag van de bipolaire keerlagen in het circuit en van de IGEET-poort oxiden, waarbij de waarschijnlijkheid daarvan groter is naarmate de dikte van de oxiden geringer is.
Een beschermingsinrichting tegen overmatige ingangsspanningen voor een 30 geïntegreerd MOS-circuit met veldeffect transistoren met geïsoleerde poort moet eventuele overspanningen verminderen tot een waarde onder de doorslag-spanning van de poort oxiden en onder de doorslagspanning van de bipolaire keerlagen die in het circuit aanwezig zijn.
Overspanningen aan de ingang mogen de beschermingsinrichting niet be-35 schadigen, zelfs niet als deze herhaèldelijk optreden. De beschermingsinrichting moet derhalve tijdens de ontlading een zo klein mogelijke energie dis-siperen en de onvermijdelijke dissipatie moet zo gelijkmatig mogelijk op de . verschillende planten plaatsvinden, waardoor de waomte-invloeden daarvan zo gering mogèlijk worden gehouden. De ingang-beschermingsinrichting voor een 40' geïntegreerd circuit moet zijn kwaliteit en/of bedrijfssnelheid niet ver- 8105192 -2- S' minderen, moet klein van afmetingen zijn, gebruik maken van een zo klein mogelijk aantal elementen en moet een zo gering mogelijk gebied op het plaatje van het te beschermen geïntegreerde circuit innemen.
Een bekende ingang-beschermingsinrichting voor een geïntegreerd MOS-45 circuit bestaat eenvoudig uit een diode waarvan de kathode rechtstreeks is verbonden met de signaal-ingangsaansluiting en met de poort van de veld-effect transistoren met geïsoleerde poort in het circuit, terwijl de anode is verbonden met de aardaansluiting van het circuit en waarbij de doorslag-spanning van de diode kleiner is dan doorslagspanning van de poortoxiden.
50 Tijdens normaal bedrijf geleidt de diode niet, daar deze is gesperd.
Als echter een overmatige positieve spanning wordt toegevoerd aan de ingangs-aansïuiting slaat de diode door, zodat deze in sperrichting geleidt. Daardoor wordt de resulterende spanning die wordt toegevoerd aan de poorten, zelfs als een overmatige ingangsspanning wordt aangelegd, niet hoger dan 55 de doorslagspanning' van de diode, dat wil zeggen hij bedraagt minder dan de doorslagspanning van de poortoxiden.
In de praktijk beschermt deze soort beschermingsinrichting de poortoxiden niet voldoende tegen doorslag, daar de dynamische impedantie van een diode tijdens sperbedrijf veel hoger is dan tijdens voorwaarts bedrijf. Dit wordt -60 veroorzaakt door het feit dat bij doorslag in sperrichting zeer sterke stromen • ''' vloeien (20A a 30A) , waardoor de spanning over de diode niet constant blijft op de doorslagspanning, maar toeneemt naarmate de stroom toeneemt, zodat de doorslagspanning voor de poortoxiden gemakkelijk kan worden overschreden.
Het gedrag van een beschermingsinrichting met een diode is echter goed gezien 65 vanaf het gezichtspunt van de energie dissipatie in de beveiligingsinrichting zelf.
Een verbetering van de bedoelde beveiligingsinrichting bestaat uit de toevoeging van een weerstand (gewoonlijk gediffendeerd) in serie tussen de ingangsaansluiting en de te beschermen poort, voorafgaande aan de diode die 70. aan het circuit is parallel geschakeld.
Het doel van deze weerstand R is het begrenzen van de maximale stroom
O
die door de beveiligingsdiode vloeit. Vergeleken met een enkele diode is de energie dissipatie van zulk een beschermingsinrichting iets groter, maar de verzwakking van de ingangsspanningen is beter, zodat een betere bescherming 75 van de poort isolatoren tegen doorslag wordt verkregen.
Echter zelfs een beschermingsinrichting bestaande uit een diode en een serie weerstand heeft nadelen, aangezien hij de ingangssignalen eveneens verzwakt en een ongunstige invloed uitoefent bij snel bedrijf, terwijl bovendien de maximaal mogelijke verzwakking van dvermatige spanningen nog onvoldoende 80. is yoor het beschermen van poortoxiden met een dikte van minder dan 50 nm.
8105192 ·* ♦·<.·.·- - _____ ________ __ ...- ‘ « -3-
De bescherming van geïntegreerde MOS-circuits door middel van een diode of een diode met weerstand is nader beschreven in het artikel "Gate protection of MOS devices" van M. Lenzlinger in IEEE Transactions on Electronic Devices, volume ED-18, april 1971, bladzijden 249-257.
85, Het artikel "Hybrid Protective Device for MOS - LSI Chips" van F.H.
De La Moneda e.a. in IEEE Transactions on Parts, Hybrids en Packaging, volume PHP-12, Nr. 3, september 1976, bladzijden 172-175 beschrijft beschermings-inrichtingen bestaande uit een laterale NPN-transistor waarbij de collector en de emitter zijn verbonden met de ingang resp. het substraat terwijl de go basis ontoegankelijk is en waarbij een poort verbonden met het substraat op het oxide dat de ingangskeerlaag bedekt.
Eén inrichting van deze soort met dun oxide heeft uitstekende eigenschappen ten opzichte vein het verzwakken van overmatige spanningen maar is in .stérke mate onderhevig aan tweede doorslag en de daarmee gepaard gaande gevolgen, g5 Een laterale transistor met dik oxide kan echter niet worden gébraikt voor MOS-inrichtingen met hoge integratie dichtheid, daar hij de overmatige spanningen verzwakt tot waarden die nog te hoog zijn voor de toegepaste zeer dunne poortoxiden.
De uitvinding verschaft een geïntegreerd MOS-circuit voor lage voedings-100 spanning en met hoge integratie dichtheid, gekenmerkt door een eerste signaal-ingangsaansluiting, een tweede aansluiting voor verbinding met aarde, een derde aansluiting voor verbinding met een voedingsbron, tenminste één veld-effect transistor met geïsoleerde poort met een poortisolatie oxide met een dikte van ten hoogste 50 nm en een beschermingsinrichting tegen overmatige 105 ingangsspanningen bestaande uit een laterale bipolaire transistor waarvan het emittergebied en het collectorgebied zijn gedoteerd met dezelfde soort en dezelfde concentratie onzuiverheden als de brongebieden en afvoergebieden van de yeldeffecttransistor met geïsoleerde poort, waarbij het emittergebied electrisch is verbonden met de aardaansluiting en het collectorgebied elec-110 trisch is verbonden met de ingangsaansluiting en met de poort electrode van de yeldeffect transistor met geïsoleerde poort, terwijl de onzuiverheid concentratie in het basisgebied van de laterale transistor veel hoger is dan in de andere gebieden met dezelfde polariteit van het geïntegreerde circuit, terwijl de omvang van het basisgebied en de concentratie van onzuiver-115 heden daarin zo zijn gekozen dat de doorslagspanning en de trekkerspanning voor negatieve weerstand-effecten van de laterale transistor optreden bij een lagere waarde dan de doorslagspanning -van het poort isolatie oxide en de doorslagspanning van bipolaire keerlagen in het geïntegreerde circuit, zodat de bedrijfsspanning van de laterale transistor een hogere waarde heeft dan 120 de voedingsspanning van het geïntegreerde circuit.
8105192 ___ • % -4-- ; Daardoor is het mogelijk een ingangbeschermingsinrichting en een circuit 1 voor geïntegreerde MOS-circuits met lage voedingsspanning en hoge integratie dichtheid, voorzien van veldeffect transistoren met geïsoleerde poort te verkrijgen, dat overmatige ingangsspanningen aan de ingang verzwakt tot waarden 125 die geen doorslag veroorzaken van poortisolatie oxiden met een dikte van i ten hoogste 50nm, zoals vereist is bij de geavanceerde integratie technieken, zonder nadelen voor de werking van het beschermde geïntegreerde circuit.
De uitvinding wordt hieronder nader toegelicht aan de hknd van de te- . kening, die betrekking heeft op een uitvoeringsvoorbeeld van een inrichting 130 volgens de uitvinding.
I . ; Figuur IA is een schema van een bekende ingang-beschermingsinrichting i bestaande uit een enkele diode in sperrichting die is parallel geschakeld aan de ingang van het te beschermen circuit. ;' ; : Figuur 1B is een schema van een verbeterde beschermingsinrichting vol- } 1 135 gens Figuur JA, waarbij een weerstand in serie is geschakeld met ingang.
Figuren-.'.2A en 2B zijn schema's van twee verschillende uitvoeringsvormen | van een ingang-beschermingsinrichting van bekende soort met een laterale NPN-transistor waarbij de poort boven de ingangskeerlaag electrisch is verbonden met het substraat en waarbij de poort resp. de keerlaag zijn voorzien 140 van een dunne resp. een dikke oxidelaag.
Figuur 3 is een sterk vergrote doorsnede door een ingang-beschermingsinrichting volgens de uitvinding.
Figuur 4 is één van de mogelijke schema's die een ingang-beschermingsinrichting volgens de uitvinding kan hebben.
145 Figuren 5 t/m 10 zijn sterk vergrote doorsneden door een deel van een geïntegreerd circuit met een ingang-beschermingsinrichting volgens de uitvinding en tenminste één veldeffect transistor met geïsoleerde poort, aan de hand waarvan de vervaardiging wordt toegelicht.
In de verschillende figuren zijn overeenkomstige delen aangeduid met 150 dezelfde verwijzingsletters en vexwijzingscijfers.
De inrichting volgens Figuur 3 omvat een monokristallijne silicium-drager 1.die is gedoteerd met onzuiverheden van het P-type en waarin twee gebieden 4 en 5 zijn gevormd die sterk zijn gedoteerd met onzuiverheden van het N-type (welke dotering in de figuur is aangegeven met N+), gescheiden 155 door een gebied 3 dat sterkL.is gedoteerd met onzuiverheden van het P-type (in de figuur aangeduid met P++) . De gebieden 4, 3 en 5 vormen twee parallelle bipolaire keerlagen 24 en 25 dicht bij elkaar.
De gebieden naast de structuur gevormd door de gebieden 4, 3 en 5 die deel uitmaken van het zogenaamde veld dat in de figuur bij 2 is aangegeven 160 zijn gedoteerd met onzuiverheden van het P-type, maar met grotere concentratie 8 1 0 5 1 92..........................
• «- * -5- dan de drager 1 en. kleinere concentratie dan het gebied 3 (in de figuur is de dotering van de gebieden 2 aangegeven met P+). De gebieden 2 en 3, die zijn aangeduid met een minder dichte resp. dichtere arcering/ zijn volledig bedekt door een laag silicium dioxide 9. Over de oxidelaag ligt een verdere 165 laag beschermend isolatiemateriaal die bekend staat als "P-Vapox" die de oxiden en de diffusiegébieden volledig bedekt, behalve in de contact gebieden van de electroden.
De electroden 10 en 11 van de gebieden 4 en 5 zijn verbonden met aarde resp. het verbindingsorgaan tussen de ingang en het te beveiligen circuit.
170 De inrichting volgens Figuur 3 kan worden voorgesteld door het schema uit Figuur 4. ’
Het paar parallelle bipolaire keerlagen 24 en 25 wordt voorgesteld door een transistor waarvan de gebieden 3, 4 en 5 de basis resp. emitter resp. collector vormen.
175 De emitter is electrisch qeaard en de collector is verbonden met de ingangsaansluiting I en met de poort G van de te beschermen veldeffect tran-sistoren met geïsolèerde poort. De basis van de transistor komt overeen met het gebied 3 dat niet van een aansluiting is voorzien en is in het schema met aarde verbonden via de weerstand die de weerstand voorstelt van het 180 blok halfgeleide materiaal.
In Figuur 4 is een enkele veldeffect transistor met geïsoleerde poort Mj. afgebeeld, die het gehele te beschermen geïntegreerde circuit voorstelt..
Onder normale bedrijfsomstandigheden, dat wil zeggen als uitsluitend een normaal.signaal aanwezig is aan de ingang, geleidt de transistor waarvan 185 de basis-emitter-keerlaag geen instelspanning heeft, niet. Als echter een onbedoelde overspanning optreedt aan de ingang I, die kan worden veroorzaakt door een ophoping van electrostatische ladingen, overschrijdt de collector-emitter-spanning de doorslagspanning van de transistor en er treedt een lawineeffect op door de electronen die worden versneld door het sterke elec-.190 trische veld. De transistor slaat door en de collector stroom neemt snel toe. De collector stroom veroorzaakt een spanning val over de ohmse basisweerstand (r ) van de transistor, waardoor de emitter-keerlaag rechtstreeks ‘ een voorspanning krijgt. Het emittergebied levert dan ladingen die de totale collectorstrocm vergroten voor een gelijke collector-emitter-spanning.
195 De laterale transistor heeft daardoor een negatieve weerstand.
Zulke negatieve weerstand-verschijnselen worden uitgelokt bij een collector-emitter-spanning (LV_.) die iets hoger is dan de doors lagspanning en
CEO
zij yoeren tot een plotselinge verlaging van de spanning V tot een waarde
GE
V die onder de doorspanning ligt. s 200 Deze collector-emitter-spanning blijft ongeveer constant terwijl de 8105192 ......... .......
¢-^ \ -6- ' acbllectorstroom binnen een breed bereik van stroomwaarden verder toeneemt.
Het optreden van een onbegrenste stroom tussen de emitter en de collector bij een constante collector-emitter-spanning staat bekend' als het handhavings-. verschijnsel.
205 Daar de poorten van de veldeffect transistoren met geïsoleerde poort van het beschermde circuit zijn verbonden met de collector electronen van . de transistor worden zij zelfs bij een overmatige ingangsspanning blootgesteld aan een spanning die de maximale spanning V van de transistor T. ' niet overschrijdt, wat de trekkerspanning lvCEq van het negatieve weerstand- ! - 210 verschijnsel is.
* ' -ï i Een beschermingsinrichting volgens de uitvinding volgens de Figuren 3 j en 4 wordt in een monolithisch blok halfgeleide materiaal geïntegreerd tezamen met het te beschermen MOS-circuit. ' _ .
| In wezen bestaat het uit een laterale NPN-transistor (T^) waarvan de 215 emitter en de collector gelijktijdig en op identieke wijze als de bronge- bieden en afvoërgebieden van de veldeffect transistoren met geïsoleerde poort van het MOS-circuit zijn gedoteerd met onzuiverheden van het N-type en waarvan de basis sterk en diep is gedoteerd met acceptor ionen (onzuiverheden .van het P-type) door ionen implantatie.
220 Na een geschikte maskerbewerking maakt de ionen implantatie het mogelijk een beveiligingsgebied te vormen met andere doorslag eigenschappen dan het overige deel van het geïntegreerde circuit, waardoor voor de beschermingsinrichting de zeer lage doorslagspanning wordt verkregen die noodzakelijk is voor het voorkomen van doorslag van de poortoxiden met een dikte van ten 225 hoogste 50. nm in het geval van overmatige ingangsspanningen, terwijl hogere doorslagspanningen behouden blijven voor het beschermde circuit, teneinde moeilijkheden tijdens normaal bedrijf te voorkomen.
De concentratie van basis-acceptor-ionen, die veel hoger is dan in de andere gebieden van het geïntegreerde circuit, bepaalt de doorslagspanning 230 van de laterale transistor en deze spanning moet lager zijn dan de doorslagspanning van de poortoxiden zowel als de doorslagspanning van de bipolaire . keerlagen van het geïntegreerde circuit.
De trekkerspanning voor het negatieve weerstand-verschijnsel moet eveneens onder de doorslagspanning voor de oxiden en onder de doorslag- 235 spanning van de keerlagen worden gehouden. Hij kan worden beheerst door acceptor-ionen te implanteren in het basisgebied 3· en is niet alleen een functie van de ionenconcentratie, zoals de doorslagspanning, maar tevens van de implantatiediepte en van de breedte van de implantatiezone, dat wil zeggen de afstand tussen de beide bipolaire keerlagen van de laterale tran- 240 sistor. De dosis acceptor-ionen die in de basis worden geimplanteerd bepaalt \'*rnc 8105192 ... ...... ' ί- » -7- tevens de waarde van de handhavings spanning V_ waarbij de spanning V _ van de transistor zich stabiliseert voor hoge collectorstroomwaarden en die lager ligt dan de dooslagspanning.
Het is zeer belangrijk dat de spanning V groter is dan de voedings- s 245 spanning van het geïntegreerde circuit waarvan de beschermingsinrichting deel uitmaakt. Anders zou na het overschrijden van de doorslagspanning door een ongevaarlijke overspanning aan de ingang de voeding voldoende energie leveren om de inrichting te laten doorslaan.
Typerende waarden van een uitvoeringsvorm van een beschermingsinrichting 250 volgens de uitvinding voor geïntegreerde MOS-inrichtingen met hoge integratiedichtheid en een voedingsspanning van 5V en voorzien van veldeffect transis-toren met geïsoleerde poort met poort insulatoren met een dikte van 50 nm zijn als volgt: - doorslagspanningen over de beschermingsinrichting : 15V 255 (doorslagspanning over de rest van het circuit: 30V a 35V) - trekkerspanning-voor het negatieve weerstand-verschijnsel
(afstand tussen de keerlagen: 4 urn) 17V
- handhavingsspanning: ^9V a liv
Uit een oogpunt van energie dissipatie vertoont een beschermingsinrichting 260 volgens de uitvinding bestaande uit twee parallelle bipolaire keerlagen waar-' van de ene is verbonden met aarde en die zijn gescheiden door een sterk gedoteerd gebied een zeer goed gedrag, in het bijzonder als zeer sterke stromen in de beschermingsinrichting vloeien. Als de stroom een bepaalde drempelwaarde overschrijdt onder de handhavingstoestand treden gewoonlijk instabili-265 teitsverschijnselen op die bekend staan als tweede doorslag en die destructieve gevolgen voor de inrichting zelf hebben.
In een beschermingsinrichting volgens de uitvinding wordt de stroom gelijkmatig'.verdeeld over de gehele beschermingsinrichting, waardoor de stroomdichtheid op afzonderlijke punten wordt begrensd tot ongevaarlijke 270 waarden.
De totale energie die wordt gedissipeerd in de beschermingsinrichting is de gebruikelijke waarde voor bekende beschermingsinrichtingen met laterale bipolaire transistoren en is dus vrij gering, vergeleken met andere soorten beschermingsinrichtingen.
275 Een yervaardigingswerkwijze voor geïntegreerde MOS-circuits met veld effect transistoren met geïsoleerde poort en N-kanaal die geschikt is voor de gelijktijdige vorming van de beschermingsinrichting volgens de uitvinding zonder dat de kwaliteit en snelheid van het geïntegreerde circuit ongunstig worden beïnvloed kan worden verkregen door een wijziging van het proces dat 280 bekend staat als het Planox-proces.
8 1 0 5 1 92 __ -8-
Deze wijziging bestaat uit twee extra bewerkingen, waarvan de een een • maskerbewerking en de ander een ionen implantatie.is.
Aan de hand van de Figuren 5 t/m 10 die een doorsnede door een deel .van de geïntegreerde inrichting met een ingangsbescherming volgens de uit-285 vinding voorstellen tijdens de verschillende stadia van Vervaardiging kan het aldus gewijzigde proces als volgt worden beschreven: - vorming (door oxidatie bij hoge temperatuur) van een beschermende laag ï silicium dioxide 21 op het hoofdoppervlak van een siliciumplaatje 1 dat · • is gedoteerd met onzuiverheden van het P-type; 290 - afzetting van een laag 22 van silicium nitride (Si^N^) op het geoxideerde ! oppervlak (Figuur 5); i · ' i - vorming door middel van een lichtgevoelig etsmasker 23 van een eerste be-; schermend masker op bepaalde gebieden van de laag silicium nitride; j - chemische etsing van de delen die niet worden beschermd door het licht- ; 295 gevoelige masker, zodat de laag nitride uitsluitend in de beschermde ge-I bieden achterblijft; ' | - ionen-veldimplantatie op bekende wijze van een doteermiddel yan het P- 1 type met voldoende energie om de laag silicium dioxide te doordringen, : maar onvoldoende energie om de op èlkaar liggende lagen van het silicium 300 dioxide, nitride en lichtgevoelig masker te doordringen. In Figuur 6 zijn de op deze wijze gedoteerde gebieden aangegeven door arcering en met het symbool P .
' Bij de voorkeursuitvoering volgens de uitvinding worden acceptor-ionen geïmplanteerd met een implantatie energie van 120 keV en een doteringsniveau 12 2 305 van ongeveer 8.10 ionen/cm ; - Verwijdering van het beschermende lichtgevoelige masker gevolgd door afzetting van een nieuwe beschermde laag 24 van lichtgevoelig beschermend . ; materiaal (Figuur 7) voor het vormen van een tweede beschermend masker; ί .
- ionen implantatie van acceptor ionen van het P-type met voldoende energie
J
310 om door de laag silicium dioxide te dringen, maar onvoldoende energie om ; door de laag lichtgevoelig masker te dringen; deze implantatie vindt plaats in het gebied 3 dat reeds was blootgesteld aan de voorafgaande veldimplan- tatie, via een opening in het lichtgevoelige masker; in het gebied 3 dat ++ is aangegeven met een dichtere arcering en met het symbool P wordt een 315 onzuiverheidconcentratie van het P-type verkregen die veel hoger is dan... die in de andere P-gebieden van de geïntegreerde inrichting; - volgens de voorkeursuitvoering van de uitvinding vindt de ionen implantatie plaats met een implantatie energie' van 120 keV ter verkrijging van een 13 2 doteringsniveau van ongeveer 2.10 ionen/cm en het gebied 3 heeft een 320 constante breedte tussen 4 um en 10 um; 8105192v . -9- - verwijdering van het tweede beschermende lichtgevoelige masker; - oxidatie bij hoge temperatuur gedurende voldoende tijd om een dikke laag silicium dioxide 9 te vormen op de silicium gebieden (Figuur 8) die niet zijn bedekt met nitride; 325 - chemische etsing van het silicium nitride dat wordt verwijderd door middel van bekende selectieve chemische etsmethoden; - poortoxidatie. Een dunne oxide laag wordt gevormd als dielectricum 8 van de poort van de veldeffect transistoren met geïsoleerde poort in de halfge-leiderinrichting; 330 - afzetting van een laag 18 van polycrystallijn silicium; - maskering en chemische etsing' van het polycrystallijne silicium.
- Het niet verwijderde polycrystallijne silicium vormt het automatisch op de juiste wijze gelokaliseerde masker dat nodig is voor de volgende bewerking; 335 - begrenzing van het poortoxide van de veldeffect transistoren met geïsoleerde poort en chemische etsing van het oxide dat niet wordt beschermd door het polycrystallijne silicium; - maskering, afzetting en diffusie bij hoge temperatuur van onzuiverheden van het N-type in de halfgeleider drager ter vorming van het brongebied 6 340 en afvoergebied 7 van de veldeffect-transistoren met geïsoleerde poort die deel uitmaken van het circuit;
De beide gebiede 4 en 5 van het N-type van de ingang-beschermingsinrichting worden gelijktijdig met de andere bewerkingen gevormd en zij vormen met het gebied 3 dat sterk is gedoteerd met onzuiverheden van het P-type twee 345 bipolaire keerlagen op geringe afstand (4 urn a 10 um) evenwijdig aan elkaar (Figuur 9); - afzetting van een beschermende laag ”P-Vapox" 15 (Figuur 10); - blootleggen van de contacten 10, 11‘, 12, 13 en 14 in de laag P-Vapox; - afzetting en begrenzing van de verbindende laag Al-Si; 350 - bedekking met de uiteindelijke passivering en blootlegging van de aansluit-gebieden. ...
8 1 0 5 1 92 "
Claims (1)
- ; -10- , i ------- - -------- - ί !. j. . Geïntegreerd MOS-circuit voor lage voedingsspanning en met hoge integratiedichtheid/ gekenmerkt door een eerste ingangssignaal-aansluiting, een tweede aansluiting voor verbinding met aarde, een derde aansluiting voor verbinding met een voedingsbron, tenminste één veldeffect transistor met 5 geïsoleerde poort met poortisolatie oxide met een dikte van ten hoogste 50 nm en een beschermingsinrichting tegen overmatige ingangsspanmingen ' bestaande uit een laterale bipolaire transistor waarvan het emittergebiéd en collectorgebied zijn gedoteerd met hetzelfde type en dezelfde concen- • l - ! . » ; tratie van onzuiverheid als het brongebied en afvoergebied van de'veld-i •10 . effecttransistor met geïsoleerde poort, waarbij het emittergebied elec-; trisch is verbonden met aardaansluiting en het collectorgebied electrisch j is verbonden met de ingangsaansluiting en de poórtelectrode van de veld- ! I effect transistor met geïsoleerde poort, waarbij de onzuiverheid concentratie die in het basisgebied van de laterale transistor veel hoger is ;15 dan in de andere gebieden met dezelfde polariteit van het geïntegreerde circuit, terwijl de uitgestrektheid van het basisgebied en de concentratie : van onzuiverheden daarin zo zijn gekozen dat de doorslagspanning en de ' trekkerspanning voor negatieve weerstand-verschijnselen van de laterale transistor liggen bij een waarde onder de doorslagspanning van het poort 20 isolatie oxide en de doorslagspanning van bipolaire keerlagen in het geïntegreerde circuit, en zo zijn gekozen dat de handhavingsspanning van de laterale transistor ligt bij een waarde boven de voedingsspanning van het geïntegreerde circuit. i i 8 1 0 5 1 92 ...................... “ ~ n 'ïc:.2,c
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT26063/80A IT1150062B (it) | 1980-11-19 | 1980-11-19 | Protezione di ingresso per circuito integrato di tipo mos, a bassa tensione di alimentazione e ad alta densita' di integrazione |
| IT2606380 | 1980-11-19 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL8105192A true NL8105192A (nl) | 1982-06-16 |
| NL189789B NL189789B (nl) | 1993-02-16 |
| NL189789C NL189789C (nl) | 1993-07-16 |
Family
ID=11218547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NLAANVRAGE8105192,A NL189789C (nl) | 1980-11-19 | 1981-11-16 | Geintegreerd mos-circuit met beschermingsinrichting tegen overmatige ingangsspanningen. |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS57112076A (nl) |
| DE (1) | DE3145592A1 (nl) |
| FR (1) | FR2494501B1 (nl) |
| GB (1) | GB2090701B (nl) |
| IT (1) | IT1150062B (nl) |
| NL (1) | NL189789C (nl) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484244A (en) * | 1982-09-22 | 1984-11-20 | Rca Corporation | Protection circuit for integrated circuit devices |
| JPS5992557A (ja) * | 1982-11-18 | 1984-05-28 | Nec Corp | 入力保護回路付半導体集積回路 |
| JPS60128653A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | 半導体集積回路装置 |
| DE3408285A1 (de) * | 1984-03-07 | 1985-09-19 | Telefunken electronic GmbH, 7100 Heilbronn | Schutzanordnung fuer einen feldeffekttransistor |
| DE3583301D1 (de) * | 1984-03-31 | 1991-08-01 | Toshiba Kawasaki Kk | Schutzanordnung fuer einen mos-transistor. |
| JPS60207383A (ja) * | 1984-03-31 | 1985-10-18 | Toshiba Corp | 半導体装置 |
| JPS6153761A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体装置 |
| FR2575333B1 (fr) * | 1984-12-21 | 1987-01-23 | Radiotechnique Compelec | Dispositif de protection d'un circuit integre contre les decharges electrostatiques |
| IT1217298B (it) * | 1985-05-30 | 1990-03-22 | Sgs Thomson Microelectronics | Dispositivo di protezione da scariche elettrostatiche,in particolare per circuiti integrati bipolari |
| IT1186227B (it) * | 1985-12-03 | 1987-11-18 | Sgs Microelettronica Spa | Dispositivo di protezione contro le sovratensioni in ingresso per un circuito integrato di tipo mos |
| DE3615049C2 (de) * | 1986-05-03 | 1994-04-07 | Bosch Gmbh Robert | Integrierte Widerstandsanordnung mit Schutzelement gegen Verpolung und Über- bzw. Unterspannung |
| US5077591A (en) * | 1986-09-30 | 1991-12-31 | Texas Instruments Incorporated | Electrostatic discharge protection for semiconductor input devices |
| US4739437A (en) * | 1986-10-22 | 1988-04-19 | Siemens-Pacesetter, Inc. | Pacemaker output switch protection |
| JPS63198525A (ja) * | 1987-02-12 | 1988-08-17 | 三菱電機株式会社 | 過電圧保護装置 |
| US4875130A (en) * | 1988-07-06 | 1989-10-17 | National Semiconductor Corporation | ESD low resistance input structure |
| US5189588A (en) * | 1989-03-15 | 1993-02-23 | Matsushita Electric Industrial Co., Ltd. | Surge protection apparatus |
| US5212618A (en) * | 1990-05-03 | 1993-05-18 | Linear Technology Corporation | Electrostatic discharge clamp using vertical NPN transistor |
| US5139959A (en) * | 1992-01-21 | 1992-08-18 | Motorola, Inc. | Method for forming bipolar transistor input protection |
| US5272097A (en) * | 1992-04-07 | 1993-12-21 | Philip Shiota | Method for fabricating diodes for electrostatic discharge protection and voltage references |
| US5591661A (en) * | 1992-04-07 | 1997-01-07 | Shiota; Philip | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
| US5428498A (en) * | 1992-09-28 | 1995-06-27 | Xerox Corporation | Office environment level electrostatic discharge protection |
| FR2716294B1 (fr) | 1994-01-28 | 1996-05-31 | Sgs Thomson Microelectronics | Procédé de réalisation d'un transistor bipolaire pour protection d'un circuit intégré contre les décharges électrostatiques. |
| US5545910A (en) * | 1994-04-13 | 1996-08-13 | Winbond Electronics Corp. | ESD proctection device |
| EP0688054A3 (en) * | 1994-06-13 | 1996-06-05 | Symbios Logic Inc | Protection against electrostatic discharges for a semiconductor integrated circuit device |
| EP0851552A1 (en) * | 1996-12-31 | 1998-07-01 | STMicroelectronics S.r.l. | Protection ciruit for an electric supply line in a semiconductor integrated device |
| DE102009015839B4 (de) | 2009-04-01 | 2019-07-11 | Austriamicrosystems Ag | Integrierte ESD-Schutzschaltung |
| JP2013172085A (ja) * | 2012-02-22 | 2013-09-02 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1179388A (en) * | 1967-11-02 | 1970-01-28 | Ncr Co | Electrical Protective Circuit for Metal-Oxide-Semiconductor Transistors |
| US3739238A (en) * | 1969-09-24 | 1973-06-12 | Tokyo Shibaura Electric Co | Semiconductor device with a field effect transistor |
| JPS5410836B1 (nl) * | 1970-06-26 | 1979-05-10 | ||
| JPS526470B1 (nl) * | 1971-04-20 | 1977-02-22 | ||
| NL176322C (nl) * | 1976-02-24 | 1985-03-18 | Philips Nv | Halfgeleiderinrichting met beveiligingsschakeling. |
-
1980
- 1980-11-19 IT IT26063/80A patent/IT1150062B/it active
-
1981
- 1981-11-16 NL NLAANVRAGE8105192,A patent/NL189789C/nl not_active IP Right Cessation
- 1981-11-17 DE DE19813145592 patent/DE3145592A1/de active Granted
- 1981-11-17 GB GB8134626A patent/GB2090701B/en not_active Expired
- 1981-11-18 JP JP56183933A patent/JPS57112076A/ja active Pending
- 1981-11-19 FR FR8121665A patent/FR2494501B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3145592C2 (nl) | 1993-04-29 |
| NL189789C (nl) | 1993-07-16 |
| GB2090701A (en) | 1982-07-14 |
| DE3145592A1 (de) | 1982-07-15 |
| NL189789B (nl) | 1993-02-16 |
| JPS57112076A (en) | 1982-07-12 |
| IT8026063A0 (it) | 1980-11-19 |
| GB2090701B (en) | 1984-09-26 |
| FR2494501B1 (fr) | 1985-10-25 |
| FR2494501A1 (fr) | 1982-05-21 |
| IT1150062B (it) | 1986-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL8105192A (nl) | Ingangsbeveiliging voor geintegreerde mos-circuits. | |
| US4086642A (en) | Protective circuit and device for metal-oxide-semiconductor field effect transistor and method for fabricating the device | |
| US5274262A (en) | SCR protection structure and circuit with reduced trigger voltage | |
| US6399990B1 (en) | Isolated well ESD device | |
| US5420061A (en) | Method for improving latchup immunity in a dual-polysilicon gate process | |
| US5502317A (en) | Silicon controlled rectifier and method for forming the same | |
| US6624487B1 (en) | Drain-extended MOS ESD protection structure | |
| EP0057024B1 (en) | Semiconductor device having a safety device | |
| US5977596A (en) | Depletion controlled isolation stage | |
| JP3180831B2 (ja) | 絶縁ゲート制御半導体装置 | |
| US6563176B2 (en) | Asymmetrical semiconductor device for ESD protection | |
| JPH0240221B2 (nl) | ||
| US4720737A (en) | Semiconductor device having a protection circuit with lateral bipolar transistor | |
| US4821096A (en) | Excess energy protection device | |
| US5990520A (en) | Method for fabricating a high performance vertical bipolar NPN or PNP transistor having low base resistance in a standard CMOS process | |
| NL8900593A (nl) | Halfgeleiderinrichting met een beveiligingsschakeling. | |
| US4928157A (en) | Protection diode structure | |
| US6075276A (en) | ESD protection device using Zener diodes | |
| US7449751B2 (en) | High voltage operating electrostatic discharge protection device | |
| KR20000029235A (ko) | 정전류를 방전하기 위하여 바이폴러 트랜지스터에 의해구현된 보호회로를 구비한 반도체장치 및 그 제조공정 | |
| JPS626662B2 (nl) | ||
| US4672402A (en) | Semiconductor circuit device including an overvoltage protection element | |
| KR20000067772A (ko) | 정전기방전 방지장치 | |
| EP0225586A1 (en) | An overvoltage protection circuit for an integrated MOS device | |
| US6002567A (en) | ESD protection for high voltage level input for analog application |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A85 | Still pending on 85-01-01 | ||
| BA | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V4 | Discontinued because of reaching the maximum lifetime of a patent |
Free format text: 20011116 |