NL8105192A - ENTRY PROTECTION FOR INTEGRATED MOS CIRCUITS. - Google Patents
ENTRY PROTECTION FOR INTEGRATED MOS CIRCUITS. Download PDFInfo
- Publication number
- NL8105192A NL8105192A NL8105192A NL8105192A NL8105192A NL 8105192 A NL8105192 A NL 8105192A NL 8105192 A NL8105192 A NL 8105192A NL 8105192 A NL8105192 A NL 8105192A NL 8105192 A NL8105192 A NL 8105192A
- Authority
- NL
- Netherlands
- Prior art keywords
- voltage
- gate
- transistor
- region
- input
- Prior art date
Links
- 230000015556 catabolic process Effects 0.000 claims description 36
- 230000001681 protective effect Effects 0.000 claims description 21
- 230000005669 field effect Effects 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 15
- 230000002441 reversible effect Effects 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 6
- 101100400378 Mus musculus Marveld2 gene Proteins 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 9
- 230000010354 integration Effects 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 238000003486 chemical etching Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000021715 photosynthesis, light harvesting Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Protection Of Static Devices (AREA)
Description
E 3099-18 Ned hc/hv _ . . P & C * . * SGS-ATES Component! Elettronici S.p.A.E 3099-18 Ned hc / hv _. . P & C *. * SGS-ATES Component! Elettronici S.p.A.
‘ ...i . Ingangsbeveiliging voor geïntegreerde MOS-circuits."... i. Input protection for integrated MOS circuits.
De uitvinding heeft betrekking op een beveiligingscircuit en een inrichting voor bescherming tegen onbedoelde te hoge ingangsspanningen voor 5 geïntegreerde MOS-circuits met hoge integratie dichtheid en lage voedingsspanning, voorzien van veldeffect-transistoren met geïsoleerde poort waarbij het oxide van de poortisolatie een dikte heeft van ten hoogst 50 nm.The invention relates to a protection circuit and a device for protection against accidental over-input voltages for 5 integrated MOS circuits with high integration density and low supply voltage, provided with insulated gate field effect transistors, the oxide of the gate insulation having a thickness of at least highest 50 nm.
MOS-inrichtingen hebben een buitengewoon hoge ingangsimpedantie. De 14 ingangsweerstaiïd bedraagt in een typerend geval meer dan 10 omega en de 10 ingangscapaciteit is in een typerend geval van de orde van grootte van 10“12f.MOS devices have an extremely high input impedance. The 14 input resistance is typically greater than 10 omega and the 10 input capacitance is typically on the order of 10 "12f.
Door deze oorzaak zijn MOS-inrichtingen bijzonder gevoelig voor het ophopen van statische ladingen. Dit nadeel treedt steeds meer aan het licht naarmate de integratiedichtheid van MOS-inrichtingen toeneemt, waarbij kor-<5 tere kanalen, ondiepere keer lagen en dunnere poorfcU clatoren worden tc-ege- 7 past. Daar electrische velden van de orde van grootte van 10 V-/cm doorslag van het silicium oxide veroorzaken, zijn de poort oxiden die worden toegepast bij inrichtingen met hoge integratiedichtheid, die buitengewoon dun zijn, zelfs bij spanningen van 25v a 30V onderhevig aan dit .nadeel.Because of this cause, MOS devices are particularly sensitive to the accumulation of static charges. This drawback is increasingly apparent as the integration density of MOS devices increases, with shorter channels, shallower layers and thinner gate factors being used. Since electric fields of the order of 10 V / cm cause breakdown of the silicon oxide, the gate oxides used in high integration density devices, which are extremely thin, even at voltages of 25v to 30V are subject to this. disadvantage.
j-· 20 Tijdens de vervaardiging, de controle, de montage en andere bewerkingen van de inrichting is het moeilijk, zo niet onmogelijk, het optreden van overmatige spanningen van deze orde van grootte door het ophopen van electro-statische ladingen te voorkomen. De electrostatische ladingen, die onbedoeld worden geïnduceerd, in het bijzonder door onzorgvuldige hantering door de 25 gebruikers, voeren tot zeer sterke electrische velden die in niet vooraf bepaalbare gebieden leiden tot doorslag van de bipolaire keerlagen in het circuit en van de IGEET-poort oxiden, waarbij de waarschijnlijkheid daarvan groter is naarmate de dikte van de oxiden geringer is.During the manufacture, inspection, assembly and other operations of the device, it is difficult, if not impossible, to avoid the occurrence of excessive voltages of this magnitude due to the accumulation of electrostatic charges. The electrostatic charges, which are unintentionally induced, in particular by careless handling by the users, lead to very strong electric fields that in non-predetermined areas lead to breakdown of the bipolar reverse layers in the circuit and of the IGEET gate oxides, the probability of which is greater the smaller the thickness of the oxides.
Een beschermingsinrichting tegen overmatige ingangsspanningen voor een 30 geïntegreerd MOS-circuit met veldeffect transistoren met geïsoleerde poort moet eventuele overspanningen verminderen tot een waarde onder de doorslag-spanning van de poort oxiden en onder de doorslagspanning van de bipolaire keerlagen die in het circuit aanwezig zijn.A protective device against excessive input voltages for an integrated MOS circuit with insulated gate field effect transistors should reduce any overvoltages to a value below the breakdown voltage of the gate oxides and below the breakdown voltage of the bipolar reverse layers present in the circuit.
Overspanningen aan de ingang mogen de beschermingsinrichting niet be-35 schadigen, zelfs niet als deze herhaèldelijk optreden. De beschermingsinrichting moet derhalve tijdens de ontlading een zo klein mogelijke energie dis-siperen en de onvermijdelijke dissipatie moet zo gelijkmatig mogelijk op de . verschillende planten plaatsvinden, waardoor de waomte-invloeden daarvan zo gering mogèlijk worden gehouden. De ingang-beschermingsinrichting voor een 40' geïntegreerd circuit moet zijn kwaliteit en/of bedrijfssnelheid niet ver- 8105192 -2- S' minderen, moet klein van afmetingen zijn, gebruik maken van een zo klein mogelijk aantal elementen en moet een zo gering mogelijk gebied op het plaatje van het te beschermen geïntegreerde circuit innemen.Overvoltages at the input must not damage the protection device, even if they occur repeatedly. The protective device must therefore dissipate as little energy as possible during the discharge and the inevitable dissipation must be as uniform as possible on the. different plants take place, as a result of which the influences of smoke are kept as small as possible. The input protection device for a 40 'integrated circuit must not degrade its quality and / or operating speed, must be small in size, use the smallest number of elements and minimize the area on the plate of the integrated circuit to be protected.
Een bekende ingang-beschermingsinrichting voor een geïntegreerd MOS-45 circuit bestaat eenvoudig uit een diode waarvan de kathode rechtstreeks is verbonden met de signaal-ingangsaansluiting en met de poort van de veld-effect transistoren met geïsoleerde poort in het circuit, terwijl de anode is verbonden met de aardaansluiting van het circuit en waarbij de doorslag-spanning van de diode kleiner is dan doorslagspanning van de poortoxiden.A known input protection device for an integrated MOS-45 circuit simply consists of a diode whose cathode is directly connected to the signal input terminal and to the gate of the field effect insulated gate transistors while the anode is connected with the earth connection of the circuit and where the breakdown voltage of the diode is less than the breakdown voltage of the gate oxides.
50 Tijdens normaal bedrijf geleidt de diode niet, daar deze is gesperd.50 During normal operation, the diode does not conduct because it is cut off.
Als echter een overmatige positieve spanning wordt toegevoerd aan de ingangs-aansïuiting slaat de diode door, zodat deze in sperrichting geleidt. Daardoor wordt de resulterende spanning die wordt toegevoerd aan de poorten, zelfs als een overmatige ingangsspanning wordt aangelegd, niet hoger dan 55 de doorslagspanning' van de diode, dat wil zeggen hij bedraagt minder dan de doorslagspanning van de poortoxiden.However, if an excessively positive voltage is applied to the input terminal, the diode will trip so that it conducts in reverse direction. Therefore, even if an excessive input voltage is applied, the resulting voltage applied to the gates does not exceed 55 the breakdown voltage of the diode, that is, it is less than the breakdown voltage of the gate oxides.
In de praktijk beschermt deze soort beschermingsinrichting de poortoxiden niet voldoende tegen doorslag, daar de dynamische impedantie van een diode tijdens sperbedrijf veel hoger is dan tijdens voorwaarts bedrijf. Dit wordt -60 veroorzaakt door het feit dat bij doorslag in sperrichting zeer sterke stromen • ''' vloeien (20A a 30A) , waardoor de spanning over de diode niet constant blijft op de doorslagspanning, maar toeneemt naarmate de stroom toeneemt, zodat de doorslagspanning voor de poortoxiden gemakkelijk kan worden overschreden.In practice, this type of protection device does not sufficiently protect the gate oxides from breakdown, since the dynamic impedance of a diode during reverse operation is much higher than during forward operation. This is caused by the fact that very strong currents flow in reverse direction (20A to 30A), so that the voltage across the diode does not remain constant at the breakdown voltage, but increases as the current increases, so that the breakdown voltage for the gate oxides can be easily exceeded.
Het gedrag van een beschermingsinrichting met een diode is echter goed gezien 65 vanaf het gezichtspunt van de energie dissipatie in de beveiligingsinrichting zelf.However, the behavior of a diode protection device is good from the viewpoint of energy dissipation in the protection device itself.
Een verbetering van de bedoelde beveiligingsinrichting bestaat uit de toevoeging van een weerstand (gewoonlijk gediffendeerd) in serie tussen de ingangsaansluiting en de te beschermen poort, voorafgaande aan de diode die 70. aan het circuit is parallel geschakeld.An improvement of the intended protection device consists of the addition of a resistor (usually diffused) in series between the input terminal and the gate to be protected, prior to the diode connected in parallel to the circuit.
Het doel van deze weerstand R is het begrenzen van de maximale stroomThe purpose of this resistor R is to limit the maximum current
OO
die door de beveiligingsdiode vloeit. Vergeleken met een enkele diode is de energie dissipatie van zulk een beschermingsinrichting iets groter, maar de verzwakking van de ingangsspanningen is beter, zodat een betere bescherming 75 van de poort isolatoren tegen doorslag wordt verkregen.flowing through the protection diode. Compared to a single diode, the energy dissipation of such a protection device is slightly greater, but the attenuation of the input voltages is better, so that a better protection of the gate insulators against breakdown is obtained.
Echter zelfs een beschermingsinrichting bestaande uit een diode en een serie weerstand heeft nadelen, aangezien hij de ingangssignalen eveneens verzwakt en een ongunstige invloed uitoefent bij snel bedrijf, terwijl bovendien de maximaal mogelijke verzwakking van dvermatige spanningen nog onvoldoende 80. is yoor het beschermen van poortoxiden met een dikte van minder dan 50 nm.However, even a protective device consisting of a diode and a series of resistors has disadvantages, since it also attenuates the input signals and adversely affects fast operation, while, moreover, the maximum possible attenuation of excessive voltages is still insufficient 80. Protecting gate oxides with a thickness of less than 50 nm.
8105192 ·* ♦·<.·.·- - _____ ________ __ ...- ‘ « -3-8105192 * * ♦ · <. ·. · - - _____ ________ __ ...- "« -3-
De bescherming van geïntegreerde MOS-circuits door middel van een diode of een diode met weerstand is nader beschreven in het artikel "Gate protection of MOS devices" van M. Lenzlinger in IEEE Transactions on Electronic Devices, volume ED-18, april 1971, bladzijden 249-257.The protection of integrated MOS circuits by means of a diode or a diode with resistor is further described in the article "Gate protection of MOS devices" by M. Lenzlinger in IEEE Transactions on Electronic Devices, volume ED-18, April 1971, pages 249-257.
85, Het artikel "Hybrid Protective Device for MOS - LSI Chips" van F.H.85, The article "Hybrid Protective Device for MOS - LSI Chips" by F.H.
De La Moneda e.a. in IEEE Transactions on Parts, Hybrids en Packaging, volume PHP-12, Nr. 3, september 1976, bladzijden 172-175 beschrijft beschermings-inrichtingen bestaande uit een laterale NPN-transistor waarbij de collector en de emitter zijn verbonden met de ingang resp. het substraat terwijl de go basis ontoegankelijk is en waarbij een poort verbonden met het substraat op het oxide dat de ingangskeerlaag bedekt.De La Moneda et al. In IEEE Transactions on Parts, Hybrids and Packaging, volume PHP-12, Nr. 3, September 1976, pages 172-175 describes protective devices consisting of a lateral NPN transistor in which the collector and the emitter are connected to the input, respectively. the substrate while the go base is inaccessible and a gate connected to the substrate on the oxide covering the input barrier.
Eén inrichting van deze soort met dun oxide heeft uitstekende eigenschappen ten opzichte vein het verzwakken van overmatige spanningen maar is in .stérke mate onderhevig aan tweede doorslag en de daarmee gepaard gaande gevolgen, g5 Een laterale transistor met dik oxide kan echter niet worden gébraikt voor MOS-inrichtingen met hoge integratie dichtheid, daar hij de overmatige spanningen verzwakt tot waarden die nog te hoog zijn voor de toegepaste zeer dunne poortoxiden.One thin oxide device of this type has excellent properties over attenuation of excessive voltages but is highly susceptible to second breakdown and associated consequences, g5 However, a thick oxide lateral transistor cannot be used for MOS devices with high integration density, as it weakens the excess voltages to values still too high for the very thin gate oxides used.
De uitvinding verschaft een geïntegreerd MOS-circuit voor lage voedings-100 spanning en met hoge integratie dichtheid, gekenmerkt door een eerste signaal-ingangsaansluiting, een tweede aansluiting voor verbinding met aarde, een derde aansluiting voor verbinding met een voedingsbron, tenminste één veld-effect transistor met geïsoleerde poort met een poortisolatie oxide met een dikte van ten hoogste 50 nm en een beschermingsinrichting tegen overmatige 105 ingangsspanningen bestaande uit een laterale bipolaire transistor waarvan het emittergebied en het collectorgebied zijn gedoteerd met dezelfde soort en dezelfde concentratie onzuiverheden als de brongebieden en afvoergebieden van de yeldeffecttransistor met geïsoleerde poort, waarbij het emittergebied electrisch is verbonden met de aardaansluiting en het collectorgebied elec-110 trisch is verbonden met de ingangsaansluiting en met de poort electrode van de yeldeffect transistor met geïsoleerde poort, terwijl de onzuiverheid concentratie in het basisgebied van de laterale transistor veel hoger is dan in de andere gebieden met dezelfde polariteit van het geïntegreerde circuit, terwijl de omvang van het basisgebied en de concentratie van onzuiver-115 heden daarin zo zijn gekozen dat de doorslagspanning en de trekkerspanning voor negatieve weerstand-effecten van de laterale transistor optreden bij een lagere waarde dan de doorslagspanning -van het poort isolatie oxide en de doorslagspanning van bipolaire keerlagen in het geïntegreerde circuit, zodat de bedrijfsspanning van de laterale transistor een hogere waarde heeft dan 120 de voedingsspanning van het geïntegreerde circuit.The invention provides an integrated MOS circuit for low power 100 voltage and high integration density, characterized by a first signal input terminal, a second terminal for connection to ground, a third terminal for connection to a power source, at least one field effect insulated gate transistor having a gate insulating oxide having a thickness of not more than 50 nm and a protective device against excess 105 input voltages consisting of a lateral bipolar transistor whose emitter region and collector region are doped with the same type and impurity concentration as the source regions and drain regions of the insulated-gate yel effect transistor, wherein the emitter region is electrically connected to the ground terminal and the collector region is electrically connected to the input terminal and to the gate electrode of the insulated-gate yel effect transistor, while the impurity concentration in the base region of the lateral transistor is much higher than in the other regions with the same polarity of the integrated circuit, while the magnitude of the base region and the concentration of impurities present therein are chosen such that the breakdown voltage and the trigger voltage for negative resistance -effects of the lateral transistor occur at a value lower than the breakdown voltage of the gate insulating oxide and the breakdown voltage of bipolar reversals in the integrated circuit, so that the operating voltage of the lateral transistor is higher than 120 the supply voltage of the integrated circuit .
8105192 ___ • % -4-- ; Daardoor is het mogelijk een ingangbeschermingsinrichting en een circuit 1 voor geïntegreerde MOS-circuits met lage voedingsspanning en hoge integratie dichtheid, voorzien van veldeffect transistoren met geïsoleerde poort te verkrijgen, dat overmatige ingangsspanningen aan de ingang verzwakt tot waarden 125 die geen doorslag veroorzaken van poortisolatie oxiden met een dikte van i ten hoogste 50nm, zoals vereist is bij de geavanceerde integratie technieken, zonder nadelen voor de werking van het beschermde geïntegreerde circuit.8105192 ___ •% -4--; Therefore, it is possible to obtain an input protection device and a circuit 1 for integrated MOS circuits with low supply voltage and high integration density, equipped with insulated gate field effect transistors, which attenuates excessive input voltages at the input to values 125 which do not cause gate isolation oxides to breakdown. of a thickness not exceeding 50 nm, as required by the advanced integration techniques, without prejudice to the operation of the protected integrated circuit.
De uitvinding wordt hieronder nader toegelicht aan de hknd van de te- . kening, die betrekking heeft op een uitvoeringsvoorbeeld van een inrichting 130 volgens de uitvinding.The invention will be explained in more detail below to the text of the text. relating to an exemplary embodiment of a device 130 according to the invention.
I . ; Figuur IA is een schema van een bekende ingang-beschermingsinrichting i bestaande uit een enkele diode in sperrichting die is parallel geschakeld aan de ingang van het te beschermen circuit. ;' ; : Figuur 1B is een schema van een verbeterde beschermingsinrichting vol- } 1 135 gens Figuur JA, waarbij een weerstand in serie is geschakeld met ingang.I. ; Figure 1A is a schematic of a known input protection device i consisting of a single reverse diode connected in parallel to the input of the circuit to be protected. ; ' ; Figure 1B is a schematic of an improved protection device according to Figure YES, with a resistor connected in series with input.
Figuren-.'.2A en 2B zijn schema's van twee verschillende uitvoeringsvormen | van een ingang-beschermingsinrichting van bekende soort met een laterale NPN-transistor waarbij de poort boven de ingangskeerlaag electrisch is verbonden met het substraat en waarbij de poort resp. de keerlaag zijn voorzien 140 van een dunne resp. een dikke oxidelaag.Figures 2A and 2B are diagrams of two different embodiments of an input protection device of known type with a lateral NPN transistor in which the gate above the input reverse layer is electrically connected to the substrate and wherein the gate resp. the barrier layer are provided 140 with a thin resp. a thick oxide layer.
Figuur 3 is een sterk vergrote doorsnede door een ingang-beschermingsinrichting volgens de uitvinding.Figure 3 is a greatly enlarged section through an entrance protection device according to the invention.
Figuur 4 is één van de mogelijke schema's die een ingang-beschermingsinrichting volgens de uitvinding kan hebben.Figure 4 is one of the possible diagrams that an input protection device according to the invention may have.
145 Figuren 5 t/m 10 zijn sterk vergrote doorsneden door een deel van een geïntegreerd circuit met een ingang-beschermingsinrichting volgens de uitvinding en tenminste één veldeffect transistor met geïsoleerde poort, aan de hand waarvan de vervaardiging wordt toegelicht.145 Figures 5 to 10 are greatly enlarged cross sections through part of an integrated circuit with an input protection device according to the invention and at least one insulated gate field effect transistor, by means of which the manufacture is explained.
In de verschillende figuren zijn overeenkomstige delen aangeduid met 150 dezelfde verwijzingsletters en vexwijzingscijfers.In the various figures, corresponding parts are indicated by 150 with the same reference letters and reference numbers.
De inrichting volgens Figuur 3 omvat een monokristallijne silicium-drager 1.die is gedoteerd met onzuiverheden van het P-type en waarin twee gebieden 4 en 5 zijn gevormd die sterk zijn gedoteerd met onzuiverheden van het N-type (welke dotering in de figuur is aangegeven met N+), gescheiden 155 door een gebied 3 dat sterkL.is gedoteerd met onzuiverheden van het P-type (in de figuur aangeduid met P++) . De gebieden 4, 3 en 5 vormen twee parallelle bipolaire keerlagen 24 en 25 dicht bij elkaar.The device of Figure 3 comprises a monocrystalline silicon support 1. which is doped with P-type impurities and in which two regions 4 and 5 are formed which are strongly doped with N-type impurities (which is doping in the figure indicated by N +), separated 155 by a region 3 which is strongly L. doped with P-type impurities (designated P ++ in the figure). Areas 4, 3 and 5 form two parallel bipolar barriers 24 and 25 close together.
De gebieden naast de structuur gevormd door de gebieden 4, 3 en 5 die deel uitmaken van het zogenaamde veld dat in de figuur bij 2 is aangegeven 160 zijn gedoteerd met onzuiverheden van het P-type, maar met grotere concentratie 8 1 0 5 1 92..........................The areas adjacent to the structure formed by the areas 4, 3 and 5 that are part of the so-called field indicated at 2 in the figure 160 are doped with P-type impurities, but with greater concentration 8 1 0 5 1 92 ..........................
• «- * -5- dan de drager 1 en. kleinere concentratie dan het gebied 3 (in de figuur is de dotering van de gebieden 2 aangegeven met P+). De gebieden 2 en 3, die zijn aangeduid met een minder dichte resp. dichtere arcering/ zijn volledig bedekt door een laag silicium dioxide 9. Over de oxidelaag ligt een verdere 165 laag beschermend isolatiemateriaal die bekend staat als "P-Vapox" die de oxiden en de diffusiegébieden volledig bedekt, behalve in de contact gebieden van de electroden.• «- * -5- then the carrier 1 and. smaller concentration than the region 3 (in the figure the doping of the regions 2 is indicated by P +). The areas 2 and 3, which are indicated with a less dense resp. denser hatching / are completely covered by a layer of silicon dioxide 9. Over the oxide layer is a further 165 layer of protective insulating material known as "P-Vapox" which completely covers the oxides and the diffusion regions, except in the contact areas of the electrodes.
De electroden 10 en 11 van de gebieden 4 en 5 zijn verbonden met aarde resp. het verbindingsorgaan tussen de ingang en het te beveiligen circuit.The electrodes 10 and 11 of regions 4 and 5 are connected to ground, respectively. the connector between the input and the circuit to be protected.
170 De inrichting volgens Figuur 3 kan worden voorgesteld door het schema uit Figuur 4. ’170 The device shown in Figure 3 can be represented by the diagram in Figure 4. "
Het paar parallelle bipolaire keerlagen 24 en 25 wordt voorgesteld door een transistor waarvan de gebieden 3, 4 en 5 de basis resp. emitter resp. collector vormen.The pair of parallel bipolar reverse layers 24 and 25 is represented by a transistor whose regions 3, 4 and 5 are the base, respectively. emitter resp. collector.
175 De emitter is electrisch qeaard en de collector is verbonden met de ingangsaansluiting I en met de poort G van de te beschermen veldeffect tran-sistoren met geïsolèerde poort. De basis van de transistor komt overeen met het gebied 3 dat niet van een aansluiting is voorzien en is in het schema met aarde verbonden via de weerstand die de weerstand voorstelt van het 180 blok halfgeleide materiaal.175 The emitter is electrically earthed and the collector is connected to the input terminal I and to the gate G of the insulated gate field effect transistors to be protected. The base of the transistor corresponds to the area 3 not provided with a terminal and is connected in the schematic to ground through the resistor representing the resistance of the 180 block of semiconductor material.
In Figuur 4 is een enkele veldeffect transistor met geïsoleerde poort Mj. afgebeeld, die het gehele te beschermen geïntegreerde circuit voorstelt..In Figure 4, a single field effect transistor with insulated gate Mj. depicting the entire integrated circuit to be protected.
Onder normale bedrijfsomstandigheden, dat wil zeggen als uitsluitend een normaal.signaal aanwezig is aan de ingang, geleidt de transistor waarvan 185 de basis-emitter-keerlaag geen instelspanning heeft, niet. Als echter een onbedoelde overspanning optreedt aan de ingang I, die kan worden veroorzaakt door een ophoping van electrostatische ladingen, overschrijdt de collector-emitter-spanning de doorslagspanning van de transistor en er treedt een lawineeffect op door de electronen die worden versneld door het sterke elec-.190 trische veld. De transistor slaat door en de collector stroom neemt snel toe. De collector stroom veroorzaakt een spanning val over de ohmse basisweerstand (r ) van de transistor, waardoor de emitter-keerlaag rechtstreeks ‘ een voorspanning krijgt. Het emittergebied levert dan ladingen die de totale collectorstrocm vergroten voor een gelijke collector-emitter-spanning.Under normal operating conditions, that is, if only a normal signal is present at the input, the transistor whose base-emitter bias has no bias voltage does not conduct. However, if an accidental overvoltage occurs at the input I, which can be caused by an accumulation of electrostatic charges, the collector-emitter voltage exceeds the breakdown voltage of the transistor and an avalanche effect occurs due to the electrons accelerated by the strong elec -.190 tric field. The transistor trips and the collector current increases rapidly. The collector current causes a voltage drop across the ohmic base resistor (r) of the transistor, which directly biases the emitter junction. The emitter region then supplies charges that increase the total collector current for an equal collector-emitter voltage.
195 De laterale transistor heeft daardoor een negatieve weerstand.195 The lateral transistor therefore has a negative resistance.
Zulke negatieve weerstand-verschijnselen worden uitgelokt bij een collector-emitter-spanning (LV_.) die iets hoger is dan de doors lagspanning enSuch negative resistance phenomena are triggered at a collector-emitter voltage (LV_.) Slightly higher than the breakdown voltage and
CEOCEO
zij yoeren tot een plotselinge verlaging van de spanning V tot een waardethey cause a sudden drop in voltage V to a value
GEGE
V die onder de doorspanning ligt. s 200 Deze collector-emitter-spanning blijft ongeveer constant terwijl de 8105192 ......... .......V which is below the span. s 200 This collector-emitter voltage remains approximately constant while the 8105192 ......... .......
¢-^ \ -6- ' acbllectorstroom binnen een breed bereik van stroomwaarden verder toeneemt.¢ - ^ \ -6- 'reflector current increases further over a wide range of current values.
Het optreden van een onbegrenste stroom tussen de emitter en de collector bij een constante collector-emitter-spanning staat bekend' als het handhavings-. verschijnsel.The occurrence of an unlimited current between the emitter and the collector at a constant collector-emitter voltage is known as the maintenance. phenomenon.
205 Daar de poorten van de veldeffect transistoren met geïsoleerde poort van het beschermde circuit zijn verbonden met de collector electronen van . de transistor worden zij zelfs bij een overmatige ingangsspanning blootgesteld aan een spanning die de maximale spanning V van de transistor T. ' niet overschrijdt, wat de trekkerspanning lvCEq van het negatieve weerstand- ! - 210 verschijnsel is.205 Since the gates of the insulated gate field effect transistors of the protected circuit are connected to the collector electrons of. the transistor they are exposed even at an excessive input voltage to a voltage which does not exceed the maximum voltage V of the transistor T. ', which is the trigger voltage lvCEq of the negative resistance. - 210 phenomenon.
* ' -ï i Een beschermingsinrichting volgens de uitvinding volgens de Figuren 3 j en 4 wordt in een monolithisch blok halfgeleide materiaal geïntegreerd tezamen met het te beschermen MOS-circuit. ' _ .A protective device according to the invention according to Figures 3 and 4 is integrated in a monolithic block of semiconductor material together with the MOS circuit to be protected. _.
| In wezen bestaat het uit een laterale NPN-transistor (T^) waarvan de 215 emitter en de collector gelijktijdig en op identieke wijze als de bronge- bieden en afvoërgebieden van de veldeffect transistoren met geïsoleerde poort van het MOS-circuit zijn gedoteerd met onzuiverheden van het N-type en waarvan de basis sterk en diep is gedoteerd met acceptor ionen (onzuiverheden .van het P-type) door ionen implantatie.| Essentially, it consists of a lateral NPN transistor (T ^) whose 215 emitter and collector are doped simultaneously and identically to the source regions and drain regions of the insulated gate field effect transistors of the MOS circuit with impurities of the N-type and the base of which is strongly and deeply doped with acceptor ions (impurities of the P-type) by ion implantation.
220 Na een geschikte maskerbewerking maakt de ionen implantatie het mogelijk een beveiligingsgebied te vormen met andere doorslag eigenschappen dan het overige deel van het geïntegreerde circuit, waardoor voor de beschermingsinrichting de zeer lage doorslagspanning wordt verkregen die noodzakelijk is voor het voorkomen van doorslag van de poortoxiden met een dikte van ten 225 hoogste 50. nm in het geval van overmatige ingangsspanningen, terwijl hogere doorslagspanningen behouden blijven voor het beschermde circuit, teneinde moeilijkheden tijdens normaal bedrijf te voorkomen.220 After an appropriate mask operation, the ion implantation allows to form a protection region with breakdown properties other than the rest of the integrated circuit, providing the protective device with the very low breakdown voltage necessary to prevent breakdown of the gate oxides with a thickness of up to 50 µm in the case of excessive input voltages, while maintaining higher breakdown voltages for the protected circuit, in order to avoid difficulties during normal operation.
De concentratie van basis-acceptor-ionen, die veel hoger is dan in de andere gebieden van het geïntegreerde circuit, bepaalt de doorslagspanning 230 van de laterale transistor en deze spanning moet lager zijn dan de doorslagspanning van de poortoxiden zowel als de doorslagspanning van de bipolaire . keerlagen van het geïntegreerde circuit.The concentration of base acceptor ions, which is much higher than in the other regions of the integrated circuit, determines the breakdown voltage 230 of the lateral transistor and this voltage must be less than the breakdown voltage of the gate oxides as well as the breakdown voltage of the bipolar . reverse layers of the integrated circuit.
De trekkerspanning voor het negatieve weerstand-verschijnsel moet eveneens onder de doorslagspanning voor de oxiden en onder de doorslag- 235 spanning van de keerlagen worden gehouden. Hij kan worden beheerst door acceptor-ionen te implanteren in het basisgebied 3· en is niet alleen een functie van de ionenconcentratie, zoals de doorslagspanning, maar tevens van de implantatiediepte en van de breedte van de implantatiezone, dat wil zeggen de afstand tussen de beide bipolaire keerlagen van de laterale tran- 240 sistor. De dosis acceptor-ionen die in de basis worden geimplanteerd bepaalt \'*rnc 8105192 ... ...... ' ί- » -7- tevens de waarde van de handhavings spanning V_ waarbij de spanning V _ van de transistor zich stabiliseert voor hoge collectorstroomwaarden en die lager ligt dan de dooslagspanning.The trigger voltage for the negative resistance phenomenon must also be kept below the breakdown voltage for the oxides and below the breakdown voltage of the reversals. It can be controlled by implanting acceptor ions in the base region 3 · and is not only a function of the ion concentration, such as the breakdown voltage, but also of the implantation depth and the width of the implantation zone, i.e. the distance between the two bipolar reversals of the lateral transistor 240. The dose of acceptor ions implanted in the base also determines the value of the maintenance voltage V_ at which the voltage V_ of the transistor is located. stabilizes for high collector current values and that is lower than the box stroke voltage.
Het is zeer belangrijk dat de spanning V groter is dan de voedings- s 245 spanning van het geïntegreerde circuit waarvan de beschermingsinrichting deel uitmaakt. Anders zou na het overschrijden van de doorslagspanning door een ongevaarlijke overspanning aan de ingang de voeding voldoende energie leveren om de inrichting te laten doorslaan.It is very important that the voltage V is greater than the power supply voltage of the integrated circuit of which the protection device forms a part. Otherwise, after exceeding the breakdown voltage due to a harmless overvoltage at the input, the power supply would supply sufficient energy to cause the device to trip.
Typerende waarden van een uitvoeringsvorm van een beschermingsinrichting 250 volgens de uitvinding voor geïntegreerde MOS-inrichtingen met hoge integratiedichtheid en een voedingsspanning van 5V en voorzien van veldeffect transis-toren met geïsoleerde poort met poort insulatoren met een dikte van 50 nm zijn als volgt: - doorslagspanningen over de beschermingsinrichting : 15V 255 (doorslagspanning over de rest van het circuit: 30V a 35V) - trekkerspanning-voor het negatieve weerstand-verschijnselTypical values of an embodiment of a protection device 250 according to the invention for integrated MOS devices with a high integration density and a supply voltage of 5V and provided with field effect transistors with insulated gate with gate insulators with a thickness of 50 nm are as follows: breakdown voltages over the protection device: 15V 255 (breakdown voltage over the rest of the circuit: 30V a 35V) - trigger voltage - for the negative resistance phenomenon
(afstand tussen de keerlagen: 4 urn) 17V(distance between the seals: 4 µm) 17V
- handhavingsspanning: ^9V a liv- enforcement voltage: ^ 9V a liv
Uit een oogpunt van energie dissipatie vertoont een beschermingsinrichting 260 volgens de uitvinding bestaande uit twee parallelle bipolaire keerlagen waar-' van de ene is verbonden met aarde en die zijn gescheiden door een sterk gedoteerd gebied een zeer goed gedrag, in het bijzonder als zeer sterke stromen in de beschermingsinrichting vloeien. Als de stroom een bepaalde drempelwaarde overschrijdt onder de handhavingstoestand treden gewoonlijk instabili-265 teitsverschijnselen op die bekend staan als tweede doorslag en die destructieve gevolgen voor de inrichting zelf hebben.From the viewpoint of energy dissipation, a protection device 260 according to the invention, consisting of two parallel bipolar layers, one of which is connected to earth and which are separated by a strongly doped region, exhibits very good behavior, in particular as very strong currents flowing into the protection structure. If the current exceeds a certain threshold value under the maintenance condition, instability phenomena known as second breakdown usually occur and have destructive effects on the device itself.
In een beschermingsinrichting volgens de uitvinding wordt de stroom gelijkmatig'.verdeeld over de gehele beschermingsinrichting, waardoor de stroomdichtheid op afzonderlijke punten wordt begrensd tot ongevaarlijke 270 waarden.In a protective device according to the invention, the current is evenly distributed over the entire protective device, so that the current density is limited at individual points to harmless 270 values.
De totale energie die wordt gedissipeerd in de beschermingsinrichting is de gebruikelijke waarde voor bekende beschermingsinrichtingen met laterale bipolaire transistoren en is dus vrij gering, vergeleken met andere soorten beschermingsinrichtingen.The total energy dissipated in the protective device is the usual value for known protective devices with lateral bipolar transistors and is thus quite small compared to other types of protective devices.
275 Een yervaardigingswerkwijze voor geïntegreerde MOS-circuits met veld effect transistoren met geïsoleerde poort en N-kanaal die geschikt is voor de gelijktijdige vorming van de beschermingsinrichting volgens de uitvinding zonder dat de kwaliteit en snelheid van het geïntegreerde circuit ongunstig worden beïnvloed kan worden verkregen door een wijziging van het proces dat 280 bekend staat als het Planox-proces.275 A manufacturing method for integrated MOS circuits with insulated gate and N-channel field effect transistors suitable for the simultaneous formation of the protective device according to the invention without adversely affecting the quality and speed of the integrated circuit can be obtained by modification of the process known as 280 the Planox process.
8 1 0 5 1 92 __ -8-8 1 0 5 1 92 __ -8-
Deze wijziging bestaat uit twee extra bewerkingen, waarvan de een een • maskerbewerking en de ander een ionen implantatie.is.This change consists of two additional operations, one of which is a mask • operation and the other is an ion implantation.
Aan de hand van de Figuren 5 t/m 10 die een doorsnede door een deel .van de geïntegreerde inrichting met een ingangsbescherming volgens de uit-285 vinding voorstellen tijdens de verschillende stadia van Vervaardiging kan het aldus gewijzigde proces als volgt worden beschreven: - vorming (door oxidatie bij hoge temperatuur) van een beschermende laag ï silicium dioxide 21 op het hoofdoppervlak van een siliciumplaatje 1 dat · • is gedoteerd met onzuiverheden van het P-type; 290 - afzetting van een laag 22 van silicium nitride (Si^N^) op het geoxideerde ! oppervlak (Figuur 5); i · ' i - vorming door middel van een lichtgevoelig etsmasker 23 van een eerste be-; schermend masker op bepaalde gebieden van de laag silicium nitride; j - chemische etsing van de delen die niet worden beschermd door het licht- ; 295 gevoelige masker, zodat de laag nitride uitsluitend in de beschermde ge-I bieden achterblijft; ' | - ionen-veldimplantatie op bekende wijze van een doteermiddel yan het P- 1 type met voldoende energie om de laag silicium dioxide te doordringen, : maar onvoldoende energie om de op èlkaar liggende lagen van het silicium 300 dioxide, nitride en lichtgevoelig masker te doordringen. In Figuur 6 zijn de op deze wijze gedoteerde gebieden aangegeven door arcering en met het symbool P .On the basis of Figures 5 to 10, which represent a section through a part of the integrated device with an entrance protection according to the invention, during the various stages of Manufacture, the process thus modified can be described as follows: - formation (by high temperature oxidation) of a protective layer of silicon dioxide 21 on the major surface of a silicon wafer 1 doped with P-type impurities; 290 - deposition of a layer 22 of silicon nitride (Si ^ N ^) on the oxidized! surface (Figure 5); i - 'i - formation by means of a photosensitive etching mask 23 of a first layer; protective mask on certain areas of the silicon nitride layer; j - chemical etching of parts not protected by light; 295 sensitive mask, so that the nitride layer remains only in the protected areas; | | - ion field implantation in a known manner of a dopant of the P-1 type with sufficient energy to penetrate the layer of silicon dioxide, but insufficient energy to penetrate the superimposed layers of the silicon 300 dioxide, nitride and photosensitive mask. In Figure 6, the areas doped in this manner are indicated by shading and by the symbol P.
' Bij de voorkeursuitvoering volgens de uitvinding worden acceptor-ionen geïmplanteerd met een implantatie energie van 120 keV en een doteringsniveau 12 2 305 van ongeveer 8.10 ionen/cm ; - Verwijdering van het beschermende lichtgevoelige masker gevolgd door afzetting van een nieuwe beschermde laag 24 van lichtgevoelig beschermend . ; materiaal (Figuur 7) voor het vormen van een tweede beschermend masker; ί .In the preferred embodiment of the invention, acceptor ions are implanted with an implantation energy of 120 keV and a doping level of 12 2 305 of approximately 8.10 ions / cm; Removal of the protective photosensitive mask followed by deposition of a new protective layer 24 of photosensitive protective. ; material (Figure 7) for forming a second protective mask; ί.
- ionen implantatie van acceptor ionen van het P-type met voldoende energie- ion implantation of acceptor ions of the P-type with sufficient energy
JJ
310 om door de laag silicium dioxide te dringen, maar onvoldoende energie om ; door de laag lichtgevoelig masker te dringen; deze implantatie vindt plaats in het gebied 3 dat reeds was blootgesteld aan de voorafgaande veldimplan- tatie, via een opening in het lichtgevoelige masker; in het gebied 3 dat ++ is aangegeven met een dichtere arcering en met het symbool P wordt een 315 onzuiverheidconcentratie van het P-type verkregen die veel hoger is dan... die in de andere P-gebieden van de geïntegreerde inrichting; - volgens de voorkeursuitvoering van de uitvinding vindt de ionen implantatie plaats met een implantatie energie' van 120 keV ter verkrijging van een 13 2 doteringsniveau van ongeveer 2.10 ionen/cm en het gebied 3 heeft een 320 constante breedte tussen 4 um en 10 um; 8105192v . -9- - verwijdering van het tweede beschermende lichtgevoelige masker; - oxidatie bij hoge temperatuur gedurende voldoende tijd om een dikke laag silicium dioxide 9 te vormen op de silicium gebieden (Figuur 8) die niet zijn bedekt met nitride; 325 - chemische etsing van het silicium nitride dat wordt verwijderd door middel van bekende selectieve chemische etsmethoden; - poortoxidatie. Een dunne oxide laag wordt gevormd als dielectricum 8 van de poort van de veldeffect transistoren met geïsoleerde poort in de halfge-leiderinrichting; 330 - afzetting van een laag 18 van polycrystallijn silicium; - maskering en chemische etsing' van het polycrystallijne silicium.310 to penetrate the silicon dioxide layer, but insufficient energy to; to penetrate through the layer of photosensitive mask; this implantation takes place in the region 3 already exposed to the previous field implantation, via an opening in the photosensitive mask; in the area 3 + which is indicated with a denser hatching and with the symbol P, a 315 impurity concentration of the P-type is obtained which is much higher than ... that in the other P-areas of the integrated device; according to the preferred embodiment of the invention the ion implantation takes place with an implantation energy of 120 keV to obtain a doping level of about 2.10 ions / cm and the region 3 has a 320 constant width between 4 µm and 10 µm; 8105192v. -9- - removal of the second protective photosensitive mask; high temperature oxidation for sufficient time to form a thick layer of silicon dioxide 9 on the silicon areas (Figure 8) not covered with nitride; 325 - chemical etching of the silicon nitride which is removed by known selective chemical etching methods; - gate oxidation. A thin oxide layer is formed as the dielectric 8 of the gate of the insulated gate field effect transistors in the semiconductor device; 330 - deposition of a layer 18 of polycrystalline silicon; - masking and chemical etching of the polycrystalline silicon.
- Het niet verwijderde polycrystallijne silicium vormt het automatisch op de juiste wijze gelokaliseerde masker dat nodig is voor de volgende bewerking; 335 - begrenzing van het poortoxide van de veldeffect transistoren met geïsoleerde poort en chemische etsing van het oxide dat niet wordt beschermd door het polycrystallijne silicium; - maskering, afzetting en diffusie bij hoge temperatuur van onzuiverheden van het N-type in de halfgeleider drager ter vorming van het brongebied 6 340 en afvoergebied 7 van de veldeffect-transistoren met geïsoleerde poort die deel uitmaken van het circuit;- The non-removed polycrystalline silicon forms the automatically correctly localized mask needed for the next operation; 335 - limiting the gate oxide of the insulated gate field effect transistors and chemical etching of the oxide which is not protected by the polycrystalline silicon; - high temperature masking, deposition and diffusion of N-type impurities in the semiconductor carrier to form the source region 6 340 and drain region 7 of the insulated gate field effect transistors which form part of the circuit;
De beide gebiede 4 en 5 van het N-type van de ingang-beschermingsinrichting worden gelijktijdig met de andere bewerkingen gevormd en zij vormen met het gebied 3 dat sterk is gedoteerd met onzuiverheden van het P-type twee 345 bipolaire keerlagen op geringe afstand (4 urn a 10 um) evenwijdig aan elkaar (Figuur 9); - afzetting van een beschermende laag ”P-Vapox" 15 (Figuur 10); - blootleggen van de contacten 10, 11‘, 12, 13 en 14 in de laag P-Vapox; - afzetting en begrenzing van de verbindende laag Al-Si; 350 - bedekking met de uiteindelijke passivering en blootlegging van de aansluit-gebieden. ...Both N-type regions 4 and 5 of the input protection device are formed simultaneously with the other operations, and with the region 3 heavily doped with P-type impurities form two 345 bipolar baffles at a short distance (4 µm a 10 µm) parallel to each other (Figure 9); - deposition of a protective layer "P-Vapox" 15 (Figure 10); - exposing the contacts 10, 11 ', 12, 13 and 14 in the layer P-Vapox; - deposition and limitation of the connecting layer Al-Si 350 - covering with final passivation and exposure of the connection areas. ...
8 1 0 5 1 92 "8 1 0 5 1 92 "
Claims (1)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT26063/80A IT1150062B (en) | 1980-11-19 | 1980-11-19 | INPUT PROTECTION FOR MOS TYPE INTEGRATED CIRCUIT, LOW POWER SUPPLY VOLTAGE AND HIGH INTEGRATION DENSITY |
| IT2606380 | 1980-11-19 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL8105192A true NL8105192A (en) | 1982-06-16 |
| NL189789B NL189789B (en) | 1993-02-16 |
| NL189789C NL189789C (en) | 1993-07-16 |
Family
ID=11218547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NLAANVRAGE8105192,A NL189789C (en) | 1980-11-19 | 1981-11-16 | INTEGRATED MOS CIRCUIT WITH PROTECTION AGAINST EXCESSIVE INPUT VOLTAGES. |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS57112076A (en) |
| DE (1) | DE3145592A1 (en) |
| FR (1) | FR2494501B1 (en) |
| GB (1) | GB2090701B (en) |
| IT (1) | IT1150062B (en) |
| NL (1) | NL189789C (en) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484244A (en) * | 1982-09-22 | 1984-11-20 | Rca Corporation | Protection circuit for integrated circuit devices |
| JPS5992557A (en) * | 1982-11-18 | 1984-05-28 | Nec Corp | Semiconductor integrated circuit with input protection circuit |
| JPS60128653A (en) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | Semiconductor integrated circuit device |
| DE3408285A1 (en) * | 1984-03-07 | 1985-09-19 | Telefunken electronic GmbH, 7100 Heilbronn | PROTECTIVE ARRANGEMENT FOR A FIELD EFFECT TRANSISTOR |
| JPS60207383A (en) * | 1984-03-31 | 1985-10-18 | Toshiba Corp | Semiconductor device |
| DE3583301D1 (en) * | 1984-03-31 | 1991-08-01 | Toshiba Kawasaki Kk | PROTECTIVE ARRANGEMENT FOR A MOS TRANSISTOR. |
| JPS6153761A (en) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | Semiconductor device |
| FR2575333B1 (en) * | 1984-12-21 | 1987-01-23 | Radiotechnique Compelec | DEVICE FOR PROTECTING AN INTEGRATED CIRCUIT AGAINST ELECTROSTATIC DISCHARGES |
| IT1217298B (en) * | 1985-05-30 | 1990-03-22 | Sgs Thomson Microelectronics | ELECTROSTATIC DISCHARGE PROTECTION DEVICE, IN PARTICULAR FOR BIPOLAR INTEGRATED CIRCUITS |
| IT1186227B (en) * | 1985-12-03 | 1987-11-18 | Sgs Microelettronica Spa | INPUT OVERVOLTAGE PROTECTION DEVICE FOR A MOS TYPE INTEGRATED CIRCUIT |
| DE3615049C2 (en) * | 1986-05-03 | 1994-04-07 | Bosch Gmbh Robert | Integrated resistor arrangement with protective element against reverse polarity and overvoltage or undervoltage |
| US5077591A (en) * | 1986-09-30 | 1991-12-31 | Texas Instruments Incorporated | Electrostatic discharge protection for semiconductor input devices |
| US4739437A (en) * | 1986-10-22 | 1988-04-19 | Siemens-Pacesetter, Inc. | Pacemaker output switch protection |
| JPS63198525A (en) * | 1987-02-12 | 1988-08-17 | 三菱電機株式会社 | Overvoltage protector |
| US4875130A (en) * | 1988-07-06 | 1989-10-17 | National Semiconductor Corporation | ESD low resistance input structure |
| US5189588A (en) * | 1989-03-15 | 1993-02-23 | Matsushita Electric Industrial Co., Ltd. | Surge protection apparatus |
| US5212618A (en) * | 1990-05-03 | 1993-05-18 | Linear Technology Corporation | Electrostatic discharge clamp using vertical NPN transistor |
| US5139959A (en) * | 1992-01-21 | 1992-08-18 | Motorola, Inc. | Method for forming bipolar transistor input protection |
| US5591661A (en) * | 1992-04-07 | 1997-01-07 | Shiota; Philip | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
| US5272097A (en) * | 1992-04-07 | 1993-12-21 | Philip Shiota | Method for fabricating diodes for electrostatic discharge protection and voltage references |
| US5428498A (en) * | 1992-09-28 | 1995-06-27 | Xerox Corporation | Office environment level electrostatic discharge protection |
| FR2716294B1 (en) * | 1994-01-28 | 1996-05-31 | Sgs Thomson Microelectronics | Method for producing a bipolar transistor for protecting an integrated circuit against electrostatic discharges. |
| US5545910A (en) * | 1994-04-13 | 1996-08-13 | Winbond Electronics Corp. | ESD proctection device |
| EP0688054A3 (en) * | 1994-06-13 | 1996-06-05 | Symbios Logic Inc | Electrostatic discharge protection for integrated circuit semiconductor device |
| EP0851552A1 (en) * | 1996-12-31 | 1998-07-01 | STMicroelectronics S.r.l. | Protection ciruit for an electric supply line in a semiconductor integrated device |
| DE102009015839B4 (en) | 2009-04-01 | 2019-07-11 | Austriamicrosystems Ag | Integrated ESD protection circuit |
| JP2013172085A (en) * | 2012-02-22 | 2013-09-02 | Asahi Kasei Electronics Co Ltd | Method of manufacturing semiconductor device and semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1179388A (en) * | 1967-11-02 | 1970-01-28 | Ncr Co | Electrical Protective Circuit for Metal-Oxide-Semiconductor Transistors |
| US3739238A (en) * | 1969-09-24 | 1973-06-12 | Tokyo Shibaura Electric Co | Semiconductor device with a field effect transistor |
| JPS5410836B1 (en) * | 1970-06-26 | 1979-05-10 | ||
| JPS526470B1 (en) * | 1971-04-20 | 1977-02-22 | ||
| NL176322C (en) * | 1976-02-24 | 1985-03-18 | Philips Nv | SEMICONDUCTOR DEVICE WITH SAFETY CIRCUIT. |
-
1980
- 1980-11-19 IT IT26063/80A patent/IT1150062B/en active
-
1981
- 1981-11-16 NL NLAANVRAGE8105192,A patent/NL189789C/en not_active IP Right Cessation
- 1981-11-17 GB GB8134626A patent/GB2090701B/en not_active Expired
- 1981-11-17 DE DE19813145592 patent/DE3145592A1/en active Granted
- 1981-11-18 JP JP56183933A patent/JPS57112076A/en active Pending
- 1981-11-19 FR FR8121665A patent/FR2494501B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| IT8026063A0 (en) | 1980-11-19 |
| NL189789B (en) | 1993-02-16 |
| IT1150062B (en) | 1986-12-10 |
| DE3145592C2 (en) | 1993-04-29 |
| DE3145592A1 (en) | 1982-07-15 |
| GB2090701B (en) | 1984-09-26 |
| JPS57112076A (en) | 1982-07-12 |
| FR2494501B1 (en) | 1985-10-25 |
| NL189789C (en) | 1993-07-16 |
| GB2090701A (en) | 1982-07-14 |
| FR2494501A1 (en) | 1982-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL8105192A (en) | ENTRY PROTECTION FOR INTEGRATED MOS CIRCUITS. | |
| US4086642A (en) | Protective circuit and device for metal-oxide-semiconductor field effect transistor and method for fabricating the device | |
| US5274262A (en) | SCR protection structure and circuit with reduced trigger voltage | |
| US6399990B1 (en) | Isolated well ESD device | |
| US5420061A (en) | Method for improving latchup immunity in a dual-polysilicon gate process | |
| US5502317A (en) | Silicon controlled rectifier and method for forming the same | |
| EP0057024B1 (en) | Semiconductor device having a safety device | |
| US5977596A (en) | Depletion controlled isolation stage | |
| JP3180831B2 (en) | Insulated gate control semiconductor device | |
| US6563176B2 (en) | Asymmetrical semiconductor device for ESD protection | |
| JPH0240221B2 (en) | ||
| US4720737A (en) | Semiconductor device having a protection circuit with lateral bipolar transistor | |
| US4821096A (en) | Excess energy protection device | |
| US5990520A (en) | Method for fabricating a high performance vertical bipolar NPN or PNP transistor having low base resistance in a standard CMOS process | |
| NL8900593A (en) | SEMICONDUCTOR DEVICE WITH A PROTECTION CIRCUIT. | |
| US4928157A (en) | Protection diode structure | |
| US6075276A (en) | ESD protection device using Zener diodes | |
| US7449751B2 (en) | High voltage operating electrostatic discharge protection device | |
| KR20000029235A (en) | Semiconductor device having protection circuit implemented by bipolar transistor for discharging static charge current and process of fabrication | |
| JPS626662B2 (en) | ||
| US4672402A (en) | Semiconductor circuit device including an overvoltage protection element | |
| KR20000067772A (en) | Electrostatic Discharge Protection Device | |
| EP0225586A1 (en) | An overvoltage protection circuit for an integrated MOS device | |
| US6002567A (en) | ESD protection for high voltage level input for analog application | |
| JPS6360547B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A85 | Still pending on 85-01-01 | ||
| BA | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V4 | Discontinued because of reaching the maximum lifetime of a patent |
Free format text: 20011116 |