JP2013172085A

JP2013172085A - Method of manufacturing semiconductor device and semiconductor device

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Publication number: JP2013172085A
Application number: JP2012036394A
Authority: JP
Inventors: Shohei Hamada; 尚平濱田; Aristotle Malay Coronel; アリストテルマライコロネル
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2012-02-22
Filing date: 2012-02-22
Publication date: 2013-09-02

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device that allows manufacturing a bipolar transistor properly functioning as an ESD protection element while suppressing an increase in the number of processes, and to provide the semiconductor device.SOLUTION: An N-type impurity is introduced into a silicon substrate 1, and then a source 15 and a drain 17 of an NMOS transistor 10 and an emitter 31 and a collector 33 of an NPN bipolar transistor are formed simultaneously. Further, a P-type impurity is introduced into the silicon substrate 1, and then a P+ diffusion layer 7 for contacting a P-well diffusion layer 3 and a P+ diffusion layer 35 constituting a base of the NPN bipolar transistor 30 are formed simultaneously. A dimension A between the collector and the P+ diffusion layer 35 are optimized so that a breakdown voltage BVcb between the collector 33 and the P+ diffusion layer 35 is smaller than a breakdown voltage BVds between the source and the drain and is larger than the maximum value of the operating voltage of a circuit.

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタを、工程数の増加を抑えつつ作製することを可能とした技術に関する。 The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to a technique that enables a bipolar transistor that appropriately functions as an ESD protection element to be manufactured while suppressing an increase in the number of steps.

従来、ＥＳＤ（electrostatic discharge：静電破壊）保護回路を備えた半導体装置が知られており、それに使用されるＥＳＤ保護素子としてＮＰＮバイポーラトランジスタを利用することが一般的に用いられている。その方法として、ＮＭＯＳトランジスタに寄生するＮＰＮバイポーラトランジスタを利用することで、ＮＭＯＳトランジスタ自身にＥＳＤ耐性を持たせる方法がある。ただし、ＮＭＯＳトランジスタのドレイン耐圧とオン抵抗はトレードオフの関係にある。このため、上記の方法でＮＭＯＳトランジスタに数十Ｖの高いドレイン耐圧が必要とされる場合は、オン抵抗を低くすることはできず、低オン抵抗のままでＮＭＯＳトランジスタ自身にＥＳＤ耐性を持たせることは困難である。 2. Description of the Related Art Conventionally, a semiconductor device having an ESD (electrostatic discharge) protection circuit is known, and an NPN bipolar transistor is generally used as an ESD protection element used therefor. As a method therefor, there is a method in which the NMOS transistor itself has ESD resistance by using an NPN bipolar transistor parasitic on the NMOS transistor. However, the drain breakdown voltage and the on-resistance of the NMOS transistor are in a trade-off relationship. Therefore, when a high drain breakdown voltage of several tens of volts is required for the NMOS transistor by the above method, the on-resistance cannot be lowered, and the NMOS transistor itself has ESD resistance while maintaining the low on-resistance. It is difficult.

このようにＮＭＯＳトランジスタのＥＳＤ耐性が弱い場合には、ＥＳＤ保護素子として、ＮＭＯＳトランジスタとは別に、ＮＰＮバイポーラトランジスタを回路中に挿入する方法が取られる。挿入するＮＰＮバイポーラトランジスタに求められる特性は、保護対象であるＮＭＯＳトランジスタのドレイン耐圧より低い電圧で動作し、かつ回路の動作電圧の範囲内では動作しないことである。 When the ESD resistance of the NMOS transistor is weak as described above, a method of inserting an NPN bipolar transistor into the circuit as an ESD protection element is provided separately from the NMOS transistor. The characteristic required for the NPN bipolar transistor to be inserted is that it operates at a voltage lower than the drain withstand voltage of the NMOS transistor to be protected and does not operate within the range of the operating voltage of the circuit.

このような特性を達成するために、ＮＰＮバイポーラトランジスタのコレクタ濃度を高めることが特許文献１に開示されている。また、上記の特性を達成するために、バイポーラトランジスタのベース濃度を高めることが特許文献２に開示されている。 In order to achieve such characteristics, Patent Document 1 discloses increasing the collector concentration of an NPN bipolar transistor. In order to achieve the above characteristics, Patent Document 2 discloses increasing the base concentration of a bipolar transistor.

特開２００５−５３３３号公報JP 2005-5333 A 特開２００９−３８１８９号公報JP 2009-38189 A

ところで、特許文献１、２に開示されている方法では、コレクタ濃度又はベース濃度を高める方向に調整する必要がある。コレクタ濃度、ベース濃度を調整するためには、フォトリソグラフィ工程や、イオン注入工程、アッシング工程、熱拡散工程などを追加する必要がある。このため、工程数が増加するという課題があった。工程数の増加は、半導体装置の製造コストの上昇要因となる。 By the way, in the methods disclosed in Patent Documents 1 and 2, it is necessary to adjust the collector concentration or the base concentration in the increasing direction. In order to adjust the collector concentration and the base concentration, it is necessary to add a photolithography process, an ion implantation process, an ashing process, a thermal diffusion process, and the like. For this reason, there existed a subject that the number of processes increased. The increase in the number of processes becomes an increase factor of the manufacturing cost of the semiconductor device.

そこで、この発明はこのような事情に鑑みてなされたものであって、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタを、工程数の増加を抑えつつ作製することを可能とした半導体装置の製造方法及び半導体装置を提供することを目的とする。 Therefore, the present invention has been made in view of such circumstances, and a semiconductor device manufacturing method capable of manufacturing a bipolar transistor that appropriately functions as an ESD protection element while suppressing an increase in the number of processes. Another object is to provide a semiconductor device.

上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、回路に含まれるＮ型のＭＯＳトランジスタと、前記ＭＯＳトランジスタを静電破壊から保護するための保護素子として用いられるＮＰＮ型のバイポーラトランジスタと、を同一の半導体基板に備える半導体装置の製造方法であって、前記半導体基板にＮ型不純物を導入して、前記ＭＯＳトランジスタのドレインと、前記バイポーラトランジスタのコレクタとを同時に形成する工程と、前記半導体基板にＮ型不純物を導入して、前記ＭＯＳトランジスタのソースと、前記バイポーラトランジスタのエミッタとを同時に形成する工程と、前記半導体基板にＰ型不純物を導入して、第１のＰ型不純物拡散層と、前記バイポーラトランジスタのベースを構成する第２のＰ型不純物拡散層とを同時に形成する工程と、を含み、前記コレクタと前記第２のＰ型不純物拡散層との間の耐圧が、前記ソースと前記ドレインとの間の耐圧よりも小さく、かつ前記回路の動作電圧の最大値よりも大きくなるように、前記コレクタと前記第２のＰ型不純物拡散層とを互いに離して配置することを特徴とする。 In order to solve the above problems, a method for manufacturing a semiconductor device according to one embodiment of the present invention is used as an N-type MOS transistor included in a circuit and a protection element for protecting the MOS transistor from electrostatic breakdown. A method of manufacturing a semiconductor device comprising an NPN-type bipolar transistor on the same semiconductor substrate, wherein an N-type impurity is introduced into the semiconductor substrate, and the drain of the MOS transistor and the collector of the bipolar transistor are simultaneously provided. Forming a semiconductor substrate, introducing an N-type impurity into the semiconductor substrate to simultaneously form a source of the MOS transistor and an emitter of the bipolar transistor, introducing a P-type impurity into the semiconductor substrate, 1 P-type impurity diffusion layer and the second P-type constituting the base of the bipolar transistor Forming a pure material diffusion layer at the same time, wherein a breakdown voltage between the collector and the second P-type impurity diffusion layer is smaller than a breakdown voltage between the source and the drain, and The collector and the second P-type impurity diffusion layer are arranged apart from each other so as to be larger than the maximum value of the operating voltage of the circuit.

このような製造方法であれば、ＭＯＳトランジスタのソース、ドレインの形成工程を利用して、バイポーラトランジスタのコレクタ、エミッタを形成する。また、第１のＰ型不純物拡散層の形成工程を利用して、バイポーラトランジスタのベースを形成する。従って、バイポーラトランジスタの形成に伴う工程数の増加を抑えることができる。また、コレクタ−ベース間の耐圧は、バイポーラトランジスタの動作開始電圧と一致する。従って、ＭＯＳトランジスタのドレイン耐圧より低い電圧で動作し、かつ回路の動作電圧の範囲内では動作せず、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタを作製することができる。 With such a manufacturing method, the collector and emitter of the bipolar transistor are formed using the process of forming the source and drain of the MOS transistor. In addition, the base of the bipolar transistor is formed using the first P-type impurity diffusion layer forming step. Therefore, an increase in the number of processes accompanying the formation of the bipolar transistor can be suppressed. The breakdown voltage between the collector and the base matches the operation start voltage of the bipolar transistor. Therefore, it is possible to manufacture a bipolar transistor that operates at a voltage lower than the drain breakdown voltage of the MOS transistor and does not operate within the range of the operating voltage of the circuit and functions appropriately as an ESD protection element.

なお、本発明の「半導体基板」としては、例えば、後述するシリコン基板１が該当する。「第１のＰ型不純物拡散層」としては、例えば、後述するＰ＋拡散層７、１１６の何れか一が該当する。「第２のＰ型不純物拡散層」としては、例えば、後述するＰ＋拡散層３５が該当する。「Ｎ型のＭＯＳトランジスタ」としては、例えば、後述するＮＭＯＳトランジスタ１０が該当する。「ＮＰＮ型のバイポーラトランジスタ」としては、例えば、後述するＮＰＮバイポーラトランジスタ３０が該当する。 The “semiconductor substrate” of the present invention corresponds to, for example, a silicon substrate 1 described later. As the “first P-type impurity diffusion layer”, for example, any one of P + diffusion layers 7 and 116 described later corresponds. As the “second P-type impurity diffusion layer”, for example, a P + diffusion layer 35 described later corresponds. As the “N-type MOS transistor”, for example, the NMOS transistor 10 described later corresponds. As the “NPN type bipolar transistor”, for example, an NPN bipolar transistor 30 described later corresponds.

また、上記の半導体装置の製造方法において、前記ドレインと前記コレクタとを同時に形成する工程、及び、前記ソースと前記エミッタとを同時に形成する工程では、前記ドレイン、前記ソース、前記コレクタ及び前記エミッタの全てを同時に形成することを特徴とする。このような製造方法であれば、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタを、工程数を増加させることなく作製することができる。 In the method for manufacturing a semiconductor device, in the step of simultaneously forming the drain and the collector and the step of simultaneously forming the source and the emitter, the drain, the source, the collector, and the emitter are formed. All are formed simultaneously. With such a manufacturing method, a bipolar transistor that appropriately functions as an ESD protection element can be manufactured without increasing the number of steps.

また、上記の半導体装置の製造方法において、前記半導体基板にＰ型不純物を導入してＰ型ウェル拡散層を形成する工程と、前記Ｐ型ウェル拡散層に素子分離用の絶縁膜を形成する工程と、をさらに含み、前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成する工程では、前記Ｐ型ウェル拡散層のうちの前記絶縁膜から露出する部分に、前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成することを特徴とする。このような製造方法であれば、第１のＰ型不純物拡散層として、例えば、Ｐ型ウェル拡散層への電気的接続を確保する（即ち、コンタクトする）ための不純物拡散層を形成することができる。コンタクト用の不純物拡散層の形成工程を利用して、ベースを構成する第２のＰ型不純物拡散層を形成することができる。なお、本発明の「Ｐ型ウェル拡散層」としては、例えば、後述するＰウェル拡散層３が該当する。「素子分離用の絶縁膜」としては、例えば、後述する素子分離膜５が該当する。 In the method for manufacturing a semiconductor device, a step of introducing a P-type impurity into the semiconductor substrate to form a P-type well diffusion layer, and a step of forming an insulating film for element isolation in the P-type well diffusion layer In the step of simultaneously forming the first P-type impurity diffusion layer and the second P-type impurity diffusion layer, a portion exposed from the insulating film in the P-type well diffusion layer is formed. The first P-type impurity diffusion layer and the second P-type impurity diffusion layer are formed at the same time. With such a manufacturing method, for example, an impurity diffusion layer for ensuring electrical connection (that is, contact) to the P-type well diffusion layer can be formed as the first P-type impurity diffusion layer. it can. Using the contact impurity diffusion layer forming step, the second P-type impurity diffusion layer constituting the base can be formed. The “P-type well diffusion layer” of the present invention corresponds to a P-well diffusion layer 3 described later, for example. As the “insulating film for element isolation”, for example, an element isolation film 5 described later corresponds.

また、上記の半導体装置の製造方法において、前記半導体基板にＰ型不純物を導入してＰ型ウェル拡散層を形成する工程と、前記Ｐ型ウェル拡散層に素子分離用の絶縁膜を形成する工程と、をさらに含み、前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成する工程では、前記Ｐ型ウェル拡散層のうちの前記絶縁膜で覆われる部分に、前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成することを特徴とする。 In the method for manufacturing a semiconductor device, a step of introducing a P-type impurity into the semiconductor substrate to form a P-type well diffusion layer, and a step of forming an insulating film for element isolation in the P-type well diffusion layer In the step of simultaneously forming the first P-type impurity diffusion layer and the second P-type impurity diffusion layer, a portion of the P-type well diffusion layer covered with the insulating film is formed. The first P-type impurity diffusion layer and the second P-type impurity diffusion layer are formed at the same time.

このような製造方法であれば、第１のＰ型不純物拡散層として、例えば、寄生ＭＯＳトランジスタとして形成されるＮ型のフィールドＭＯＳトランジスタが動作することを防止するために、Ｎ型のフィールドＭＯＳトランジスタの閾値電圧を調整するためのＰ＋拡散層を形成することができる。このＰ＋拡散層の形成工程を利用して、ベースを構成する第２のＰ型不純物拡散層を形成することができる。 In such a manufacturing method, for example, an N-type field MOS transistor is used as the first P-type impurity diffusion layer in order to prevent an N-type field MOS transistor formed as a parasitic MOS transistor from operating. A P + diffusion layer for adjusting the threshold voltage can be formed. Using this P + diffusion layer forming step, the second P-type impurity diffusion layer constituting the base can be formed.

また、上記の半導体装置の製造方法において、前記コレクタは下層部と上層部とを有し、前記半導体基板にＮ型不純物を導入して、Ｎ型ウェル拡散層と、前記下層部とを同時に形成する工程、をさらに含み、前記ドレインと前記コレクタとを同時に形成する工程では、前記コレクタのうちの前記上層部を前記ドレインと同時に形成し、断面視による横方向において、前記上層部と前記第２のＰ型不純物拡散層との間の第１の離間距離よりも、前記下層部と前記第２のＰ型不純物拡散層との間の第２の離間距離の方が大きくなるように、前記下層部と前記上層部とをそれぞれ前記第２のＰ型不純物拡散層から離して配置することを特徴とする。 In the method for manufacturing a semiconductor device, the collector has a lower layer portion and an upper layer portion, and an N-type impurity is introduced into the semiconductor substrate to simultaneously form an N-type well diffusion layer and the lower layer portion. In the step of simultaneously forming the drain and the collector, the upper layer portion of the collector is formed at the same time as the drain, and the upper layer portion and the second layer in the lateral direction in a cross-sectional view are formed. The lower layer so that the second separation distance between the lower layer portion and the second P-type impurity diffusion layer is larger than the first separation distance between the P-type impurity diffusion layer and the second P-type impurity diffusion layer. And the upper layer portion are arranged separately from the second P-type impurity diffusion layer.

このような製造方法であれば、ベース−コレクタ間の電流経路を半導体基板の深さ方向に広げることができ、バイポーラトランジスタが破壊されるときのコレクタ電流（即ち、破壊電流）を大きくすることができる。即ち、破壊電流について、バイポーラトランジスタの単位電流当たりの素子サイズを小さくすることができる。このため、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタの小面積化が可能であり、その分だけ回路面積を大きく確保することが可能となる。なお、本発明の「下層部」としては、例えば、Ｎ＋拡散層２３４が該当する。「上層部」としては、例えば、Ｎ＋拡散層２３３が該当する。「第１の離間距離」としては、例えば、後述する寸法Ａが該当する。「第２の離間距離」としては、例えば、後述する寸法Ｂが該当する。 With such a manufacturing method, the current path between the base and the collector can be expanded in the depth direction of the semiconductor substrate, and the collector current (that is, the breakdown current) when the bipolar transistor is destroyed can be increased. it can. That is, with respect to the breakdown current, the element size per unit current of the bipolar transistor can be reduced. For this reason, it is possible to reduce the area of the bipolar transistor that appropriately functions as an ESD protection element, and it is possible to secure a large circuit area by that amount. The “lower layer portion” of the present invention corresponds to, for example, the N + diffusion layer 234. As the “upper layer portion”, for example, the N + diffusion layer 233 corresponds. As the “first separation distance”, for example, a dimension A described later corresponds. As the “second separation distance”, for example, a dimension B described later corresponds.

本発明の別の態様に係る半導体装置は、回路に含まれるＮ型のＭＯＳトランジスタと、前記ＭＯＳトランジスタを静電破壊から保護するための保護素子として用いられるＮＰＮ型のバイポーラトランジスタと、を同一の半導体基板に備える半導体装置であって、前記ＭＯＳトランジスタのドレインと前記バイポーラトランジスタのコレクタは、Ｎ型不純物の種類と濃度が同一で、かつ前記半導体基板の表面から同一の深さに形成されており、前記ＭＯＳトランジスタのソースと、前記バイポーラトランジスタのエミッタは、Ｎ型不純物の種類と濃度が同一で、かつ前記半導体基板の表面から同一の深さに形成されており、前記半導体基板に形成された第１のＰ型不純物拡散層と、前記バイポーラトランジスタのベースを構成する第２のＰ型不純物拡散層は、Ｐ型不純物の種類と濃度が同一で、かつ前記半導体基板の表面から同一の深さに形成されており、前記コレクタと前記第２のＰ型不純物拡散層との間の耐圧が、前記ソースと前記ドレインとの間の耐圧よりも小さく、かつ前記回路の動作電圧の最大値よりも大きくなるように、前記コレクタと前記第２のＰ型不純物拡散層とが互いに離して配置されていることを特徴とする。このような構成であれば、ＥＳＤ保護素子として適切に機能し、その作製の際に工程数の増加が抑えられたバイポーラトランジスタ、を備えた半導体装置を提供することができる。 In a semiconductor device according to another aspect of the present invention, an N-type MOS transistor included in a circuit is identical to an NPN-type bipolar transistor used as a protection element for protecting the MOS transistor from electrostatic breakdown. A semiconductor device provided on a semiconductor substrate, wherein the drain of the MOS transistor and the collector of the bipolar transistor have the same type and concentration of N-type impurities and are formed at the same depth from the surface of the semiconductor substrate. The source of the MOS transistor and the emitter of the bipolar transistor have the same type and concentration of N-type impurities and are formed at the same depth from the surface of the semiconductor substrate, and are formed on the semiconductor substrate. A first P-type impurity diffusion layer and a second P-type impurity that forms the base of the bipolar transistor; The material diffusion layer has the same type and concentration of P-type impurities and is formed at the same depth from the surface of the semiconductor substrate, and has a breakdown voltage between the collector and the second P-type impurity diffusion layer. However, the collector and the second P-type impurity diffusion layer are spaced apart from each other so that the withstand voltage between the source and the drain is smaller than the maximum operating voltage of the circuit. It is characterized by being. With such a structure, it is possible to provide a semiconductor device including a bipolar transistor that functions appropriately as an ESD protection element and in which an increase in the number of steps is suppressed during its manufacture.

本発明によれば、ＥＳＤ保護素子として適切に機能する（即ち、ＭＯＳトランジスタのドレイン耐圧より低い電圧で動作し、かつ回路の動作電圧の範囲内では動作しない）バイポーラトランジスタを、工程数の増加を抑えつつ作製することができる。 According to the present invention, a bipolar transistor that functions appropriately as an ESD protection element (that is, operates at a voltage lower than the drain breakdown voltage of the MOS transistor and does not operate within the range of the operating voltage of the circuit) It can be produced while suppressing.

本発明の第１実施形態に係る半導体装置１００の構成例を示す図。1 is a diagram illustrating a configuration example of a semiconductor device 100 according to a first embodiment of the present invention. ＮＰＮバイポーラトランジスタ３０の特性を調べた結果を示す図。The figure which shows the result of having investigated the characteristic of the NPN bipolar transistor. 半導体装置１００の製造方法を示す図（その１）。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device 100 (part 1); 半導体装置１００の製造方法を示す図（その２）。FIG. 2 is a diagram illustrating a method for manufacturing the semiconductor device 100 (No. 2). 半導体装置１００の変形例を示す図。FIG. 10 is a view showing a modification of the semiconductor device 100. 第２実施形態に係る半導体装置２００の構成例を示す図。The figure which shows the structural example of the semiconductor device 200 which concerns on 2nd Embodiment. 半導体装置２００の製造方法を示す図。FIG. 6 is a view showing a method for manufacturing the semiconductor device 200. 第３実施形態に係る半導体装置３００の構成例を示す図。The figure which shows the structural example of the semiconductor device 300 which concerns on 3rd Embodiment. 半導体装置３００について、トランスミッションラインパルシングメソッド測定の結果を示す図。The figure which shows the result of the transmission line pulsing method measurement about the semiconductor device 300. 半導体装置３００の製造方法を示す図。FIG. 6 is a view showing a method for manufacturing the semiconductor device 300.

以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（１）第１実施形態
（１．１）構造
図１（ａ）及び（ｂ）は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図と回路図であるである。図１（ａ）に示すように、この半導体装置１００は、Ｐ型のシリコン基板（ＰＳＵＢ）１と、シリコン基板１のうちのＮＭＯＳ領域とバイポーラ領域とに連続して形成されたＰウェル拡散層（ＰＷＥＬＬ）３と、Ｐウェル拡散層３上に形成された素子分離膜５と、ＮＭＯＳ領域のＰウェル拡散層３に形成されたＮＭＯＳトランジスタ１０と、バイポーラ領域のＰウェル拡散層３に形成されたＮＰＮバイポーラトランジスタ３０と、Ｐウェル拡散層３と配線とを電気的に接続するための（即ち、コンタクト用の）Ｐ＋拡散層７と、を備える。 Hereinafter, embodiments according to the present invention will be described with reference to the drawings. Note that, in each drawing described below, parts having the same configuration are denoted by the same reference numerals, and repeated description thereof is omitted.
(1) Structure of First Embodiment (1.1) FIGS. 1A and 1B are a sectional view and a circuit diagram showing a configuration example of a semiconductor device 100 according to the first embodiment of the present invention. . As shown in FIG. 1A, a semiconductor device 100 includes a P-type silicon substrate (PSUB) 1 and a P-well diffusion layer formed continuously in an NMOS region and a bipolar region of the silicon substrate 1. (PWELL) 3, element isolation film 5 formed on P well diffusion layer 3, NMOS transistor 10 formed in P well diffusion layer 3 in the NMOS region, and P well diffusion layer 3 in the bipolar region. The NPN bipolar transistor 30 and the P + diffusion layer 7 for electrically connecting the P well diffusion layer 3 and the wiring (that is, for contact) are provided.

ＮＭＯＳトランジスタ１０は、シリコン基板に形成される回路に含まれる素子である。ＮＭＯＳトランジスタ１０は、ＮＭＯＳ領域のＰウェル拡散層３上に形成されたゲート酸化膜１１と、ゲート酸化膜１１上に形成されたゲート電極１３と、ゲート電極１３の両側下のシリコン基板１に形成されたＮ型のソース１５及びドレイン１７とを有する。
一方、ＮＰＮバイポーラトランジスタ３０は、ＥＳＤ保護素子である。ＮＰＮバイポーラトランジスタ３０は、バイポーラ領域のＰウェル拡散層３に形成されたＮ型のエミッタ３１及びコレクタ３３と、Ｐ型のベースとを有する。この例では、エミッタ３１及びコレクタ３３はＮ＋拡散層で構成されている。また、ベースは、Ｐウェル拡散層３とＰ＋拡散層３５とで構成されている。図１（ｂ）に示すように、回路５０に静電気が加えられると、この静電気はＮＭＯＳトランジスタ１０に流れずに、ＮＰＮバイポーラトランジスタ３０に流れ、ＮＭＯＳトランジスタ１０はＥＳＤから保護されるようになっている。 The NMOS transistor 10 is an element included in a circuit formed on a silicon substrate. The NMOS transistor 10 is formed on the gate oxide film 11 formed on the P well diffusion layer 3 in the NMOS region, the gate electrode 13 formed on the gate oxide film 11, and the silicon substrate 1 below both sides of the gate electrode 13. N-type source 15 and drain 17 formed.
On the other hand, the NPN bipolar transistor 30 is an ESD protection element. The NPN bipolar transistor 30 has an N-type emitter 31 and a collector 33 formed in the P-well diffusion layer 3 in the bipolar region, and a P-type base. In this example, the emitter 31 and the collector 33 are composed of N + diffusion layers. The base is composed of a P well diffusion layer 3 and a P + diffusion layer 35. As shown in FIG. 1B, when static electricity is applied to the circuit 50, the static electricity does not flow to the NMOS transistor 10, but flows to the NPN bipolar transistor 30, and the NMOS transistor 10 is protected from ESD. Yes.

図１（ａ）に示す半導体装置１００では、ソース１５、ドレイン１７、エミッタ３１及びコレクタ３３は全て、同一のプロセスにより同時に形成されている。このため、ソース１５、ドレイン１７、エミッタ３１及びコレクタ３３は全て、それぞれが有するＮ型不純物の種類と濃度とが同一となっており、且つ、それぞれが同一の深さに形成されている。また、Ｐウェル拡散層３とコンタクトするためのＰ＋拡散層７と、ベースを構成しているＰ＋拡散層３５も同時に形成されている。このため、Ｐ＋拡散層７、３５は、それぞれが有するＰ型不純物の種類と濃度とが同一となっており、且つ、それぞれが同一の深さに形成されている。 In the semiconductor device 100 shown in FIG. 1A, the source 15, the drain 17, the emitter 31, and the collector 33 are all formed simultaneously by the same process. For this reason, the source 15, drain 17, emitter 31 and collector 33 all have the same type and concentration of N-type impurities, and are formed at the same depth. A P + diffusion layer 7 for contacting the P well diffusion layer 3 and a P + diffusion layer 35 constituting the base are also formed at the same time. For this reason, the P + diffusion layers 7 and 35 have the same type and concentration of P-type impurities, and are formed at the same depth.

ところで、ＮＰＮバイポーラトランジスタ３０がＥＳＤ保護素子として適切に機能するためには、ＮＰＮバイポーラトランジスタ３０が、その保護対象であるＮＭＯＳトランジスタ１０のドレイン耐圧より低い電圧で動作し、かつ回路の動作電圧の範囲内では動作しないことが求められる。これを達成するために、図１（ａ）に示す半導体装置１００では、ベースを構成するＰ＋拡散層３５とコレクタ３３との間の離間距離（以下、寸法）Ａが最適化されている。 By the way, in order for the NPN bipolar transistor 30 to function properly as an ESD protection element, the NPN bipolar transistor 30 operates at a voltage lower than the drain breakdown voltage of the NMOS transistor 10 to be protected, and the range of the operating voltage of the circuit It is required not to work within. In order to achieve this, in the semiconductor device 100 shown in FIG. 1A, the separation distance (hereinafter referred to as dimension) A between the P + diffusion layer 35 and the collector 33 constituting the base is optimized.

この点について、さらに詳しく説明する。図１（ａ）に示す半導体装置１００では、コレクタ３３とＰ＋拡散層３５とを互いに離して配置している。このコレクタ３３とＰ＋拡散層３５との間の寸法Ａは、コレクタ−ベース間の耐圧ＢＶｃｂが、ソース−ドレイン間の耐圧（即ち、ドレイン耐圧）ＢＶｄｓよりも小さく、かつ回路の動作電圧の最大値（例えば、回路の電源電圧Ｖｄｄ）よりも大きくなるように調整されている。つまり、コレクタ濃度やベース濃度を調整するのではなく、上記の寸法Ａを調整することにより、Ｖｄｄ＜ＢＶｃｂ＜ＢＶｄｓとなっている。
ここで、コレクタ−ベース間の耐圧ＢＶｃｂは、ＮＰＮバイポーラトランジスタ３０の動作開始電圧と一致する。このため、ＮＰＮバイポーラトランジスタ３０は、ＮＭＯＳトランジスタ１０のドレイン耐圧ＢＶｄｓよりも低い電圧で動作し、かつ回路の動作電圧の範囲内では動作せず、ＥＳＤ保護素子として適切に機能する。 This point will be described in more detail. In the semiconductor device 100 shown in FIG. 1A, the collector 33 and the P + diffusion layer 35 are arranged apart from each other. The dimension A between the collector 33 and the P + diffusion layer 35 is such that the collector-base breakdown voltage BVcb is smaller than the source-drain breakdown voltage (ie, drain breakdown voltage) BVds and the maximum value of the circuit operating voltage. It is adjusted to be larger than (for example, the power supply voltage Vdd of the circuit). In other words, Vdd <BVcb <BVds is obtained by adjusting the dimension A rather than adjusting the collector concentration and the base concentration.
Here, the collector-base breakdown voltage BVcb matches the operation start voltage of the NPN bipolar transistor 30. For this reason, the NPN bipolar transistor 30 operates at a voltage lower than the drain withstand voltage BVds of the NMOS transistor 10 and does not operate within the circuit operating voltage range, and functions appropriately as an ESD protection element.

図２（ａ）及び（ｂ）は、ＮＰＮバイポーラトランジスタ３０の特性を調べた結果を示す図である。図３（ａ）は、トランスミッションラインパルシングメソッド測定の結果であり、横軸がコレクタ電圧を示し、縦軸がコレクタ電流を示す。また、図２（ｂ）は、ＮＰＮバイポーラトランジスタ３０の動作開始電圧と寸法Ａとの関係を調べた結果であり、横軸が寸法Ａを示し、縦軸が動作開始電圧を示す。 2A and 2B are diagrams showing the results of examining the characteristics of the NPN bipolar transistor 30. FIG. FIG. 3A shows the result of the transmission line pulsing method measurement, where the horizontal axis indicates the collector voltage and the vertical axis indicates the collector current. FIG. 2B shows the result of examining the relationship between the operation start voltage of the NPN bipolar transistor 30 and the dimension A. The horizontal axis indicates the dimension A, and the vertical axis indicates the operation start voltage.

図２（ａ）が示すように、寸法Ａを０．７μｍ〜１．３μｍの範囲で振っても、電圧−電流特性にほとんど影響が無いことが確認された。また、図２（ｂ）が示すように、ＮＰＮバイポーラトランジスタ３０の動作開始電圧は、寸法Ａを十分に大きくするとおよそ一定であるのに対し、寸法Ａを小さくすると急激に低下することが確認された。具体的には、寸法Ａが０．９μｍ以上のときは動作開始電圧はおよそ３５Ｖ〜４０Ｖの一定値であるのに対し、寸法Ａを０．９μｍ未満にすると動作開始電圧が急激に低下することが確認された。 As shown in FIG. 2A, it was confirmed that even when the dimension A was shaken in the range of 0.7 μm to 1.3 μm, the voltage-current characteristics were hardly affected. Further, as shown in FIG. 2B, it has been confirmed that the operation start voltage of the NPN bipolar transistor 30 is approximately constant when the dimension A is sufficiently increased, but rapidly decreases when the dimension A is decreased. It was. Specifically, when the dimension A is 0.9 μm or more, the operation start voltage is a constant value of about 35 V to 40 V, whereas when the dimension A is less than 0.9 μm, the operation start voltage rapidly decreases. Was confirmed.

本発明では、例えば以下の手順で寸法Ａを最適化する。まず、図２（ｂ）に示したように、ＮＰＮバイポーラトランジスタ３０の動作開始電圧（＝耐圧ＢＶｃｂ）と寸法Ａとの関係を予め求めておく。次に、ＮＰＮバイポーラトランジスタ３０の動作開始電圧が、保護対象であるＮＭＯＳトランジスタ１０のドレイン耐圧ＢＶｄｓよりも小さく、かつ回路５０の動作電圧の最大値（例えば、Ｖｄｄ）よりも大きいときの寸法Ａを求める。そして、求めた寸法Ａを図１（ａ）に示したＮＰＮバイポーラトランジスタ３０に適用する。これにより、ＮＰＮバイポーラトランジスタ３０をＥＳＤ保護素子として適切に機能させることができる。次に、図１（ａ）及び（ｂ）に示した半導体装置１００の製造方法について説明する。 In the present invention, for example, the dimension A is optimized by the following procedure. First, as shown in FIG. 2B, the relationship between the operation start voltage (= breakdown voltage BVcb) of the NPN bipolar transistor 30 and the dimension A is obtained in advance. Next, the dimension A when the operation start voltage of the NPN bipolar transistor 30 is smaller than the drain breakdown voltage BVds of the NMOS transistor 10 to be protected and larger than the maximum value (for example, Vdd) of the operation voltage of the circuit 50 is obtained. Ask. The obtained dimension A is applied to the NPN bipolar transistor 30 shown in FIG. Thereby, the NPN bipolar transistor 30 can be appropriately functioned as an ESD protection element. Next, a method for manufacturing the semiconductor device 100 shown in FIGS. 1A and 1B will be described.

（１．２）製造方法
図３（ａ）〜図４（ｂ）は、本発明の第１実施形態に係る半導体装置１００の製造方法を示す断面図である。図３（ａ）に示すように、まず始めに、シリコン基板１に素子分離膜を形成する。素子分離膜５は例えばシリコン酸化膜（ＳｉＯ_２）であり、その形成は例えばＬＯＣＯＳ（local oxidation of silicon）法で行う。次に、シリコン基板１にＰウェル拡散層３を形成する。Ｐウェル拡散層３は、シリコン基板１にボロン等のＰ型不純物をイオン注入し、熱拡散することにより形成する。 (1.2) Manufacturing Method FIGS. 3A to 4B are cross-sectional views illustrating a method for manufacturing the semiconductor device 100 according to the first embodiment of the present invention. As shown in FIG. 3A, first, an element isolation film is formed on the silicon substrate 1. The element isolation film 5 is, for example, a silicon oxide film (SiO ₂ ), and is formed by, for example, a LOCOS (local oxidation of silicon) method. Next, a P-well diffusion layer 3 is formed on the silicon substrate 1. The P well diffusion layer 3 is formed by ion implantation of a P-type impurity such as boron into the silicon substrate 1 and thermal diffusion.

次に、図３（ｂ）に示すように、シリコン基板１の表面を熱酸化してゲート酸化膜１１を形成する。続いて、例えばＣＶＤ法を用いて、ゲート酸化膜１１上にポリシリコン膜を堆積する。そして、フォトリソグラフィ技術及びエッチング技術を用いて、このポリシリコン膜をパターニングする。これにより、ＮＭＯＳ領域のゲート酸化膜１１上にゲート電極１３を形成する。 Next, as shown in FIG. 3B, the surface of the silicon substrate 1 is thermally oxidized to form a gate oxide film 11. Subsequently, a polysilicon film is deposited on the gate oxide film 11 by using, for example, a CVD method. Then, the polysilicon film is patterned using a photolithography technique and an etching technique. Thereby, the gate electrode 13 is formed on the gate oxide film 11 in the NMOS region.

次に、図４（ａ）に示すように、フォトリソグラフィ技術を用いてシリコン基板１上にレジストパターン４１を形成する。このレジストパターン４１は、ＮＭＯＳ領域のうちの素子分離膜５で囲まれた領域（即ち、アクティブ領域）の上方と、バイポーラ領域のうちのエミッタ、コレクタが形成される領域の上方とを開口し、それ以外の領域を覆う形状に形成する。そして、このレジストパターン４１とゲート電極１３とをマスクに用いて、Ｐウェル拡散層３にリン又はヒ素等のＮ型不純物をイオン注入する。これにより、ＮＭＯＳ領域のＰウェル拡散層３にソース１５、ドレイン１７を形成すると同時に、バイポーラ領域のＰウェル拡散層３にエミッタ３１、コレクタ３３を形成する。その後、レジストパターン４１を例えばアッシングして除去する。 Next, as shown in FIG. 4A, a resist pattern 41 is formed on the silicon substrate 1 using a photolithography technique. The resist pattern 41 opens above the region surrounded by the element isolation film 5 in the NMOS region (that is, the active region) and above the region of the bipolar region where the emitter and collector are formed, It is formed in a shape that covers other regions. Then, an N-type impurity such as phosphorus or arsenic is ion-implanted into the P well diffusion layer 3 using the resist pattern 41 and the gate electrode 13 as a mask. As a result, the source 15 and the drain 17 are formed in the P well diffusion layer 3 in the NMOS region, and at the same time, the emitter 31 and the collector 33 are formed in the P well diffusion layer 3 in the bipolar region. Thereafter, the resist pattern 41 is removed by ashing, for example.

次に、図４（ｂ）に示すように、フォトリソグラフィ技術を用いてシリコン基板１上にレジストパターン４２を形成する。このレジストパターン４２は、Ｐウェル拡散層３とコンタクトするための領域の上方と、バイポーラ領域のうちのベースが形成される領域の上方とを開口し、それ以外の領域を覆う形状に形成する。そして、このレジストパターン４２をマスクに用いて、Ｐウェル拡散層３にボロン等のＰ型不純物をイオン注入する。これにより、Ｐウェル拡散層３にコンタクト用のＰ＋拡散層７を形成すると同時に、バイポーラ領域のＰウェル拡散層３にベースの一部となるＰ＋拡散層３５を形成する。その後、レジストパターン４２を例えばアッシングして除去する。 Next, as shown in FIG. 4B, a resist pattern 42 is formed on the silicon substrate 1 using a photolithography technique. The resist pattern 42 is formed in a shape that opens above the region for contacting the P well diffusion layer 3 and above the region of the bipolar region where the base is formed, and covers the other regions. Then, using this resist pattern 42 as a mask, P-type impurities such as boron are ion-implanted into the P-well diffusion layer 3. As a result, the P + diffusion layer 7 for contact is formed in the P well diffusion layer 3, and at the same time, the P + diffusion layer 35 that is a part of the base is formed in the P well diffusion layer 3 in the bipolar region. Thereafter, the resist pattern 42 is removed by ashing, for example.

次に、シリコン基板１に熱処理を施す。これにより、イオン注入されたＮ型不純物、Ｐ型不純物がそれぞれ熱拡散して活性化する。続いて、シリコン基板１上に図示しない層間絶縁膜を形成する。そして、この層間絶縁膜に図示しないコンタクトホールを形成し、配線を形成する。例えば図１（ｂ）に示したように、ドレイン（Ｄ）とコレクタ（Ｃ）とが電気的に接続されると共に、ベース（Ｂ）とエミッタ（Ｅ）とがそれぞれ接地電位に接続されるように、配線を形成する。このようにして、図１（ａ）及び（ｂ）に示した半導体装置１００が完成する。 Next, the silicon substrate 1 is subjected to heat treatment. Thereby, the ion-implanted N-type impurity and P-type impurity are thermally diffused and activated. Subsequently, an interlayer insulating film (not shown) is formed on the silicon substrate 1. Then, contact holes (not shown) are formed in the interlayer insulating film to form wirings. For example, as shown in FIG. 1B, the drain (D) and the collector (C) are electrically connected, and the base (B) and the emitter (E) are respectively connected to the ground potential. Next, a wiring is formed. In this manner, the semiconductor device 100 shown in FIGS. 1A and 1B is completed.

（１．３）第１実施形態の効果
本発明の第１実施形態によれば、ＮＭＯＳトランジスタの製造プロセスを用いて、ドレイン１７、ソース１５、コレクタ３３及びエミッタ３１の全てを同時に形成する。また、Ｐウェル拡散層３にコンタクトするためのＰ＋拡散層７と、ＮＰＮバイポーラトランジスタ３０のベースを構成するＰ＋拡散層７とを同時に形成する。コレクタ３３、エミッタ３１、ベースは何れも、ＮＭＯＳトランジスタ１０の形成工程を利用して形成することができ、ＮＰＮバイポーラトランジスタ３０を形成するための専用工程は不要である。従って、工程数を増加させることなく（即ち、追加工程ゼロで）、ＮＰＮバイポーラトランジスタ３０を作製することができる。 (1.3) Effects of the First Embodiment According to the first embodiment of the present invention, all of the drain 17, the source 15, the collector 33, and the emitter 31 are simultaneously formed using the NMOS transistor manufacturing process. Further, the P + diffusion layer 7 for contacting the P well diffusion layer 3 and the P + diffusion layer 7 constituting the base of the NPN bipolar transistor 30 are formed simultaneously. The collector 33, the emitter 31, and the base can all be formed by using the formation process of the NMOS transistor 10, and a dedicated process for forming the NPN bipolar transistor 30 is not necessary. Therefore, the NPN bipolar transistor 30 can be manufactured without increasing the number of steps (that is, with no additional steps).

また、本発明の第１実施形態によれば、例えば、Ｖｄｄ＜ＢＶｃｂ＜ＢＶｄｓを満たすように、コレクタ３３とＰ＋拡散層３５との間の寸法Ａが最適化されている。ここで、コレクタ３３とＰ＋拡散層３５との間の耐圧ＢＶｃｂは、ＮＰＮバイポーラトランジスタ３０の動作開始電圧と一致する。従って、ＮＰＮバイポーラトランジスタ３０を、ＮＭＯＳトランジスタ１０のドレイン耐圧ＢＶｄｓより低い電圧で動作させ、かつ回路の動作電圧の範囲内では動作させないようにすることができ、ＥＳＤ保護素子として適切に機能させることができる。 Further, according to the first embodiment of the present invention, for example, the dimension A between the collector 33 and the P + diffusion layer 35 is optimized so as to satisfy Vdd <BVcb <BVds. Here, the breakdown voltage BVcb between the collector 33 and the P + diffusion layer 35 matches the operation start voltage of the NPN bipolar transistor 30. Therefore, the NPN bipolar transistor 30 can be operated at a voltage lower than the drain breakdown voltage BVds of the NMOS transistor 10 and not operated within the range of the circuit operating voltage, and can function appropriately as an ESD protection element. it can.

（１．４）変形例
なお、上記の第１実施形態では、ドレイン１７、ソース１５、コレクタ３３及びエミッタ３１の全てを、イオン注入で同時に形成する場合について説明した。しかしながら、本発明では、ドレイン１７とコレクタ３３とを第１のイオン注入で同時に形成し、ソース１５とエミッタ３１とを第２のイオン注入で同時に形成するようにしてもよい。また、その場合は、第１のイオン注入と、第２のイオン注入とで、例えば、注入するイオン種（不純物の種類）や、ドーズ量（濃度）、注入エネルギー（深さ）を変えるようにしてもよい。これにより、例えば、ソース１５とドレイン１７とを非対称の構造に形成し、エミッタ３１とコレクタ３３とを非対称の構造に形成してもよい。 (1.4) Modification In the first embodiment, the case where all of the drain 17, the source 15, the collector 33, and the emitter 31 are simultaneously formed by ion implantation has been described. However, in the present invention, the drain 17 and the collector 33 may be simultaneously formed by the first ion implantation, and the source 15 and the emitter 31 may be simultaneously formed by the second ion implantation. In that case, for example, the ion type (impurity type), the dose (concentration), and the implantation energy (depth) to be implanted are changed between the first ion implantation and the second ion implantation. May be. Thereby, for example, the source 15 and the drain 17 may be formed in an asymmetric structure, and the emitter 31 and the collector 33 may be formed in an asymmetric structure.

また、上記の第１実施形態では、例えば図５に示すように、ソース１５、ドレイン１７、エミッタ３１、コレクタ３３にそれぞれＮ型のドリフト層４５ａ〜４５ｄを設けてもよい。これにより、ドレイン耐圧ＢＶｄｓを高めることができる。図５に示す構造を形成する場合は、例えば、ソース１５、ドレイン１７、エミッタ３１及びコレクタ３３を形成する前に、フォトリソグラフィ技術及びイオン注入技術を用いて、Ｎ型ドリフト層４５ａ〜４５ｄを同時に形成する。 In the first embodiment, for example, as shown in FIG. 5, N-type drift layers 45 a to 45 d may be provided on the source 15, the drain 17, the emitter 31, and the collector 33, respectively. Thereby, the drain breakdown voltage BVds can be increased. In the case of forming the structure shown in FIG. 5, for example, before forming the source 15, the drain 17, the emitter 31, and the collector 33, the N-type drift layers 45 a to 45 d are simultaneously formed using a photolithography technique and an ion implantation technique. Form.

（２）第２実施形態
（２．１）構造
第１実施形態では、コンタクト用のＰ＋拡散層７と、ベースを構成するＰ＋拡散層３５とを同時に形成する場合について説明した。しかしながら、Ｐ＋拡散層３５はＰウェル拡散層３よりもＰ型不純物濃度が高ければよい。このため、Ｐ＋拡散層３５は、例えば、Ｎ型のフィールドＭＯＳトランジスタが動作することを防止するために閾値電圧を調整するＰ型不純物拡散層と同時に形成してもよい。ここで、フィールドＭＯＳトランジスタとは、素子分離膜（即ち、フィールド絶縁膜）５をゲート酸化膜とする寄生ＭＯＳトランジスタのことである。 (2) Second Embodiment (2.1) Structure In the first embodiment, the case where the P + diffusion layer 7 for contact and the P + diffusion layer 35 constituting the base are simultaneously formed has been described. However, the P + diffusion layer 35 only needs to have a higher P-type impurity concentration than the P well diffusion layer 3. For this reason, the P + diffusion layer 35 may be formed simultaneously with the P-type impurity diffusion layer for adjusting the threshold voltage in order to prevent the N-type field MOS transistor from operating, for example. Here, the field MOS transistor is a parasitic MOS transistor having an element isolation film (that is, field insulating film) 5 as a gate oxide film.

図６は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。図６に示すように、この半導体装置２００は、ＮＭＯＳ領域にＮ型のフィールドＭＯＳトランジスタ１１０が形成される。フィールドＭＯＳトランジスタ１１０は、Ｐウェル拡散層３に形成された素子分離膜５と、素子分離膜５の両側下に位置するソース１５及びドレイン１７と、素子分離膜５下に形成された閾値電圧調整用のＰ＋拡散層１１６と、により構成される。 FIG. 6 is a cross-sectional view showing a configuration example of a semiconductor device 200 according to the second embodiment of the present invention. As shown in FIG. 6, in this semiconductor device 200, an N-type field MOS transistor 110 is formed in the NMOS region. The field MOS transistor 110 includes an element isolation film 5 formed in the P-well diffusion layer 3, a source 15 and a drain 17 located below both sides of the element isolation film 5, and a threshold voltage adjustment formed under the element isolation film 5. P + diffusion layer 116 for use.

この半導体装置２００では、ソース１５、ドレイン１７、エミッタ３１、コレクタ３３は全て、同一のプロセスにより同時に形成されている。このため、ソース１５、ドレイン１７、エミッタ３１、コレクタ３３は全て、それぞれが有するＮ型不純物の種類と濃度が同一となっており、且つ、それぞれが同一の深さに形成されている。また、Ｐ＋拡散層１１６と、ベースを構成しているＰ＋拡散層３５も、同一のプロセスにより同時に形成されている。このため、Ｐ＋拡散層１１６と、Ｐ＋拡散層３５は、それぞれが有するＰ型不純物の種類と濃度が同一となっており、且つ、それぞれが同一の深さに形成されている。 In this semiconductor device 200, the source 15, the drain 17, the emitter 31, and the collector 33 are all formed simultaneously by the same process. For this reason, the source 15, the drain 17, the emitter 31, and the collector 33 all have the same type and concentration of the N-type impurities, and are formed at the same depth. Also, the P + diffusion layer 116 and the P + diffusion layer 35 constituting the base are simultaneously formed by the same process. For this reason, the P + diffusion layer 116 and the P + diffusion layer 35 have the same type and concentration of P-type impurities, and are formed at the same depth.

また、この半導体装置２００においても、第１実施形態で説明した半導体装置１００と同様に、コレクタ３３とＰ＋拡散層３５との間の寸法Ａが最適化されている。これにより、ＮＰＮバイポーラトランジスタ３０は、ＥＳＤ保護素子として適切に機能するようになっている。次に、図６に示した半導体装置２００の製造方法について説明する。 In the semiconductor device 200 as well, the dimension A between the collector 33 and the P + diffusion layer 35 is optimized as in the semiconductor device 100 described in the first embodiment. Thereby, the NPN bipolar transistor 30 functions appropriately as an ESD protection element. Next, a method for manufacturing the semiconductor device 200 shown in FIG. 6 will be described.

（２．２）製造方法
図７（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置２００の製造方法を示す断面図である。図７（ａ）に示すように、シリコン基板１上に素子分離膜５を形成し、続いて、Ｐウェル拡散層３を形成する。次に、図７（ｂ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１上にレジストパターン１４１を形成する。このレジストパターン１４１は、所定領域の上方を開口し、それ以外の領域を覆う形状に形成する。次に、このレジストパターン１４１をマスクに、Ｐウェル拡散層３にボロン等のＰ型不純物をイオン注入する。これにより、閾値電圧調整用のＰ＋拡散層１１６と、ベースを構成するＰ＋拡散層３５とを同時に形成する。その後、レジストパターン１４１を例えばアッシングして除去する。
これ以降の工程は、第１実施形態と同じである（但し、図１（ａ）に示したコンタクト用のＰ＋拡散層７を形成する工程では、Ｐ＋拡散層３５は既に形成されているので、Ｐ＋拡散層７のみを形成する。）。このようにして、図６に示した半導体装置２００が完成する。 (2.2) Manufacturing Method FIGS. 7A and 7B are cross-sectional views illustrating a method for manufacturing the semiconductor device 200 according to the second embodiment of the present invention. As shown in FIG. 7A, the element isolation film 5 is formed on the silicon substrate 1, and then the P well diffusion layer 3 is formed. Next, as shown in FIG. 7B, a resist pattern 141 is formed on the silicon substrate 1 by using a photolithography technique. The resist pattern 141 is formed in a shape that opens above a predetermined region and covers other regions. Next, using this resist pattern 141 as a mask, a P-type impurity such as boron is ion-implanted into the P-well diffusion layer 3. Thereby, the P + diffusion layer 116 for adjusting the threshold voltage and the P + diffusion layer 35 constituting the base are formed simultaneously. Thereafter, the resist pattern 141 is removed by ashing, for example.
The subsequent steps are the same as those in the first embodiment (however, in the step of forming the contact P + diffusion layer 7 shown in FIG. 1A, the P + diffusion layer 35 is already formed. Only the P + diffusion layer 7 is formed.) In this way, the semiconductor device 200 shown in FIG. 6 is completed.

（２．３）第２実施形態の効果
本発明の第２実施形態によれば、第１実施形態と同様の効果を奏する。なお、第２実施形態においても、第１実施形態で説明した変形例を適用してよい。
（３）第３実施形態
（３．１）構造
図８は、本発明の第３実施形態に係る半導体装置３００の構成例を示す断面図である。図８に示すように、この半導体装置３００は、コレクタ３３が、Ｎ＋拡散層２３３と、Ｎ＋拡散層２３３の直下（即ち、Ｎ＋拡散層２３３よりも深い位置）に形成されたＮ拡散層２３４とで構成されている。Ｎ＋拡散層２３３とＮ拡散層２３４は接している。また、Ｎ拡散層２３４におけるＮ型不純物の濃度は、Ｎ＋拡散層２３３におけるＮ型不純物の濃度よりも低い。 (2.3) Effects of Second Embodiment According to the second embodiment of the present invention, the same effects as those of the first embodiment can be obtained. Note that the modification described in the first embodiment may also be applied to the second embodiment.
(3) Structure of Third Embodiment (3.1) FIG. 8 is a sectional view showing a configuration example of a semiconductor device 300 according to the third embodiment of the present invention. As shown in FIG. 8, the semiconductor device 300 includes an N + diffusion layer 233 and an N diffusion layer 234 formed immediately below the N + diffusion layer 233 (ie, at a position deeper than the N + diffusion layer 233). It consists of The N + diffusion layer 233 and the N diffusion layer 234 are in contact with each other. Further, the concentration of the N-type impurity in the N diffusion layer 234 is lower than the concentration of the N-type impurity in the N + diffusion layer 233.

Ｎ＋拡散層２３３にＮ拡散層２３４を追加してコレクタ３３を深く形成することにより、ＮＰＮバイポーラトランジスタ３０が破壊されるときのコレクタ電流（即ち、破壊電流）を大きくすることが可能となる。この点については、後述の図９にデータを示す。
また、この半導体装置３００では、断面視による横方向（即ち、水平方向）において、Ｎ＋拡散層２３３とＰ＋拡散層３５との間の寸法Ａよりも、Ｎ拡散層２３４とＰ＋拡散層３５との間の離間距離（寸法）Ｂの方が大きくなるように、寸法Ｂの大きさが調整されている。これは、水平方向において、寸法Ａよりも寸法Ｂの方が小さい（即ち、Ｎ＋拡散層２３３よりもＮ拡散層２３４の方がＰ＋拡散層３５に近い）と、ＮＰＮバイポーラトランジスタの動作開始電圧は寸法Ａではなく、寸法Ｂの大きさに依存して決定されてしまうからである。 By adding the N diffusion layer 234 to the N + diffusion layer 233 to form the collector 33 deeply, it becomes possible to increase the collector current (ie, the breakdown current) when the NPN bipolar transistor 30 is destroyed. Regarding this point, data is shown in FIG. 9 described later.
Further, in the semiconductor device 300, the N diffusion layer 234 and the P + diffusion layer 35 are larger than the dimension A between the N + diffusion layer 233 and the P + diffusion layer 35 in the lateral direction (that is, the horizontal direction) in a sectional view. The size of the dimension B is adjusted so that the distance (dimension) B between them becomes larger. If the dimension B is smaller than the dimension A in the horizontal direction (that is, the N diffusion layer 234 is closer to the P + diffusion layer 35 than the N + diffusion layer 233), the operation start voltage of the NPN bipolar transistor is This is because it is determined depending on not the dimension A but the dimension B.

そこで、この第３実施形態では、ＮＰＮバイポーラトランジスタ３０をＥＳＤ保護素子として適切に機能させるために、寸法Ｂが最適化されている。即ち、コレクタ−ベース間の耐圧ＢＶｃｂが、ソース−ドレイン間の耐圧ＢＶｄｓよりも小さく、かつ回路の動作電圧の最大値よりも大きくなるように、寸法Ｂが最適化されている。
図９は、図８に示した半導体装置３００において、コレクタ３３にＮ拡散層２３４がある場合と無い場合とのトランスミッションラインパルシングメソッド測定の結果である。図９の横軸がコレクタ電圧を示し、縦軸がコレクタ電流を示す。なお、図９のＮ拡散層２３４がある場合の測定結果は、寸法Ｂを上記のように最適化した場合の結果である。寸法Ａについては、Ｎ拡散層２３４がある場合と無い場合の何れも、同じ値に設定した。 Therefore, in the third embodiment, the dimension B is optimized in order for the NPN bipolar transistor 30 to function properly as an ESD protection element. That is, the dimension B is optimized so that the collector-base breakdown voltage BVcb is smaller than the source-drain breakdown voltage BVds and larger than the maximum value of the operating voltage of the circuit.
FIG. 9 shows the result of transmission line pulsing method measurement with and without the N diffusion layer 234 in the collector 33 in the semiconductor device 300 shown in FIG. The horizontal axis in FIG. 9 indicates the collector voltage, and the vertical axis indicates the collector current. In addition, the measurement result when there is the N diffusion layer 234 in FIG. 9 is a result when the dimension B is optimized as described above. The dimension A was set to the same value both when the N diffusion layer 234 was present and when it was absent.

図９に示すように、Ｎ拡散層２３４がある場合は破壊に至るまでの電流量（即ち、破壊電流）が３Ａであるのに対し、Ｎ拡散層２３４がない場合の破壊電流は２Ａであった。コレクタ３３にＮ拡散層２３４を追加することで、ＮＰＮバイポーラトランジスタ３０の破壊電流が増幅されることが確認された。次に、図９に示した半導体装置３００の製造方法について説明する。 As shown in FIG. 9, when the N diffusion layer 234 is present, the current amount until destruction (ie, the breakdown current) is 3 A, whereas when the N diffusion layer 234 is not present, the breakdown current is 2 A. It was. It was confirmed that the breakdown current of the NPN bipolar transistor 30 is amplified by adding the N diffusion layer 234 to the collector 33. Next, a method for manufacturing the semiconductor device 300 shown in FIG. 9 will be described.

（３．２）製造方法
図１０（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体装置３００の製造方法を示す断面図である。図１０（ａ）に示すように、シリコン基板１上に素子分離膜５を形成する。次に、図１０（ｂ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１上にレジストパターン２４１を形成する。このレジストパターン２４１は、ＰＭＯＳトランジスタが形成される領域（即ち、ＰＭＯＳ領域）と、バイポーラ領域のうちのＮ拡散層２３４が形成される領域の上方を開口し、それ以外の領域を覆う形状に形成する。次に、このレジストパターン２４１をマスクに、シリコン基板１にリン等のＮ型不純物をイオン注入する。これにより、ＮＭＯＳ領域にＮウェル拡散層４を形成すると同時に、バイポーラ領域にＮ拡散層２３４を形成する。その後、レジストパターン２４１を例えばアッシングして除去する。 (3.2) Manufacturing Method FIGS. 10A to 10C are cross-sectional views illustrating a method for manufacturing the semiconductor device 300 according to the third embodiment of the present invention. As shown in FIG. 10A, an element isolation film 5 is formed on the silicon substrate 1. Next, as shown in FIG. 10B, a resist pattern 241 is formed on the silicon substrate 1 by using a photolithography technique. The resist pattern 241 is formed in a shape that opens above the region where the PMOS transistor is formed (that is, the PMOS region) and the region where the N diffusion layer 234 is formed in the bipolar region and covers the other regions. To do. Next, N-type impurities such as phosphorus are ion-implanted into the silicon substrate 1 using the resist pattern 241 as a mask. Thus, the N well diffusion layer 4 is formed in the NMOS region, and at the same time, the N diffusion layer 234 is formed in the bipolar region. Thereafter, the resist pattern 241 is removed by ashing, for example.

次に、図１０（ｃ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１上にレジストパターン２４２を形成する。このレジストパターン２４２は、ＰＭＯＳ領域と、Ｎ拡散層２３４が形成された領域とを覆い、それ以外の領域の上方を開口する形状に形成する。次に、このレジストパターン２４２をマスクに、シリコン基板１にボロン等のＰ型不純物をイオン注入する。これにより、Ｐウェル拡散層３を形成する。その後、レジストパターン２４２を例えばアッシングして除去する。これ以降の工程は、第１実施形態と同じである。このようにして、図８に示した半導体装置３００が完成する。 Next, as shown in FIG. 10C, a resist pattern 242 is formed on the silicon substrate 1 by using a photolithography technique. This resist pattern 242 covers the PMOS region and the region where the N diffusion layer 234 is formed, and is formed in a shape that opens above the other region. Next, P-type impurities such as boron are ion-implanted into the silicon substrate 1 using the resist pattern 242 as a mask. Thereby, the P well diffusion layer 3 is formed. Thereafter, the resist pattern 242 is removed by, for example, ashing. The subsequent steps are the same as those in the first embodiment. In this way, the semiconductor device 300 shown in FIG. 8 is completed.

（３．３）第３実施形態の効果
本発明の第３実施形態によれば、第１実施形態と同様の効果を奏する。また、Ｎ拡散層２３４を追加することにより、ベース−コレクタ３３間の電流経路をシリコン基板１の深さ方向に広げることができ、ＮＰＮバイポーラトランジスタ３０の破壊電流を大きくすることができる。即ち、破壊電流について、ＮＰＮバイポーラトランジスタ３０の単位電流当たりの素子サイズを小さくすることができる。このため、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタの小面積化が可能であり、その分だけ回路面積を大きく確保することが可能となる。
なお、第３実施形態においても、第１実施形態で説明した変形例を適用してよい。また、本発明では、第３実施形態と第２実施形態とを組み合わせてもよい（即ち、図６に示した半導体装置２００に、図８に示したＮ拡散層２３４を追加してもよい）。 (3.3) Effects of Third Embodiment According to the third embodiment of the present invention, the same effects as those of the first embodiment can be obtained. Further, by adding the N diffusion layer 234, the current path between the base and the collector 33 can be expanded in the depth direction of the silicon substrate 1, and the breakdown current of the NPN bipolar transistor 30 can be increased. That is, with respect to the breakdown current, the element size per unit current of the NPN bipolar transistor 30 can be reduced. For this reason, it is possible to reduce the area of the bipolar transistor that appropriately functions as an ESD protection element, and it is possible to secure a large circuit area by that amount.
Note that the modification described in the first embodiment may also be applied to the third embodiment. In the present invention, the third embodiment and the second embodiment may be combined (that is, the N diffusion layer 234 shown in FIG. 8 may be added to the semiconductor device 200 shown in FIG. 6). .

（４）その他
上記の第１〜第３実施形態では、ＮＭＯＳトランジスタ１０のＥＳＤ保護素子として、ＮＰＮ型のバイポーラトランジスタ３０を形成する場合について説明した。しかしながら、本発明において、保護対象とするＭＯＳトランジスタはＮ型に限定されるものではない。即ち、保護対象とするＭＯＳトランジスタはＰ型であってもよい。その場合は、ＰＭＯＳトランジスタのＥＳＤ保護素子として、ＰＮＰバイポーラトランジスタを形成すればよい。例えば、上記の第１〜第３実施形態の各説明及び各図において、Ｎ型をＰ型に、Ｐ型をＮ型にそれぞれ入れ替える。これにより、ＰＭＯＳトランジスタをＥＳＤから保護するＰＮＰバイポーラトランジスタを、工程数の増加を抑えつつ作製することができる。 (4) Others In the first to third embodiments, the case where the NPN bipolar transistor 30 is formed as the ESD protection element of the NMOS transistor 10 has been described. However, in the present invention, the MOS transistor to be protected is not limited to the N-type. That is, the MOS transistor to be protected may be a P-type. In that case, a PNP bipolar transistor may be formed as an ESD protection element of the PMOS transistor. For example, in the descriptions and drawings of the first to third embodiments, the N type is replaced with the P type, and the P type is replaced with the N type. Accordingly, a PNP bipolar transistor that protects the PMOS transistor from ESD can be manufactured while suppressing an increase in the number of processes.

１シリコン基板
３Ｐウェル拡散層
４Ｎウェル拡散層
５素子分離膜
７Ｐ＋拡散層（コンタクト用）
１０ＮＭＯＳトランジスタ
１１ゲート酸化膜
１３ゲート電極
１５ソース
１７ドレイン
３０ＮＰＮバイポーラトランジスタ
３１エミッタ
３３コレクタ
３５Ｐ＋拡散層（ベースの一部）
４１、４２、１４１、２４１、２４２レジストパターン
４５ａ〜４５ｄドリフト層
５０回路
１００、２００、３００半導体装置
１１０フィールドＭＯＳトランジスタ
１１６Ｐ＋拡散層（閾値調整用）
２３３Ｎ＋拡散層
２３４Ｎ拡散層
ＢＶｃｂ耐圧
ＢＶｄｓドレイン耐圧 1 Silicon substrate 3 P well diffusion layer 4 N well diffusion layer 5 Element isolation film 7 P + diffusion layer (for contact)
10 NMOS transistor 11 Gate oxide film 13 Gate electrode 15 Source 17 Drain 30 NPN bipolar transistor 31 Emitter 33 Collector 35 P + diffusion layer (part of base)
41, 42, 141, 241, 242 Resist pattern 45a-45d Drift layer 50 Circuit 100, 200, 300 Semiconductor device 110 Field MOS transistor 116 P + diffusion layer (for threshold adjustment)
233 N + diffusion layer 234 N diffusion layer BVcb breakdown voltage BVds drain breakdown voltage

Claims

A method for manufacturing a semiconductor device comprising: an N-type MOS transistor included in a circuit; and an NPN-type bipolar transistor used as a protective element for protecting the MOS transistor from electrostatic breakdown. ,
Introducing an N-type impurity into the semiconductor substrate to simultaneously form a drain of the MOS transistor and a collector of the bipolar transistor;
Introducing an N-type impurity into the semiconductor substrate to simultaneously form a source of the MOS transistor and an emitter of the bipolar transistor;
Introducing a P-type impurity into the semiconductor substrate and simultaneously forming a first P-type impurity diffusion layer and a second P-type impurity diffusion layer constituting the base of the bipolar transistor;
The breakdown voltage between the collector and the second P-type impurity diffusion layer is smaller than the breakdown voltage between the source and the drain and larger than the maximum value of the operating voltage of the circuit. A method for manufacturing a semiconductor device, comprising: arranging a collector and the second P-type impurity diffusion layer apart from each other.

In the step of simultaneously forming the drain and the collector, and the step of simultaneously forming the source and the emitter,
2. The method of manufacturing a semiconductor device according to claim 1, wherein all of the drain, the source, the collector, and the emitter are formed simultaneously.

Introducing a P-type impurity into the semiconductor substrate to form a P-type well diffusion layer;
Forming an insulating film for element isolation in the P-type well diffusion layer,
In the step of simultaneously forming the first P-type impurity diffusion layer and the second P-type impurity diffusion layer, the portion of the P-type well diffusion layer exposed from the insulating film is exposed to the first P-type impurity diffusion layer. 3. The method of manufacturing a semiconductor device according to claim 1, wherein the type impurity diffusion layer and the second P type impurity diffusion layer are formed simultaneously.

Introducing a P-type impurity into the semiconductor substrate to form a P-type well diffusion layer;
Forming an insulating film for element isolation in the P-type well diffusion layer,
In the step of simultaneously forming the first P-type impurity diffusion layer and the second P-type impurity diffusion layer, a portion of the P-type well diffusion layer covered with the insulating film is provided with the first P-type impurity diffusion layer. 3. The method of manufacturing a semiconductor device according to claim 1, wherein the type impurity diffusion layer and the second P type impurity diffusion layer are formed simultaneously.

The collector has a lower layer and an upper layer;
Introducing an N-type impurity into the semiconductor substrate to simultaneously form an N-type well diffusion layer and the lower layer part;
In the step of simultaneously forming the drain and the collector, the upper layer portion of the collector is formed simultaneously with the drain,
In the lateral direction in a cross-sectional view, a first distance between the lower layer portion and the second P-type impurity diffusion layer is greater than a first separation distance between the upper layer portion and the second P-type impurity diffusion layer. 5. The method according to claim 1, wherein the lower layer portion and the upper layer portion are arranged separately from the second P-type impurity diffusion layer so that the separation distance of 2 becomes larger. A method for manufacturing a semiconductor device according to claim 1.

A semiconductor device comprising an N-type MOS transistor included in a circuit and an NPN-type bipolar transistor used as a protective element for protecting the MOS transistor from electrostatic breakdown, on the same semiconductor substrate,
The drain of the MOS transistor and the collector of the bipolar transistor have the same type and concentration of N-type impurities and are formed at the same depth from the surface of the semiconductor substrate,
The source of the MOS transistor and the emitter of the bipolar transistor have the same type and concentration of N-type impurities and are formed at the same depth from the surface of the semiconductor substrate,
The first P-type impurity diffusion layer formed on the semiconductor substrate and the second P-type impurity diffusion layer constituting the base of the bipolar transistor have the same type and concentration of P-type impurities, and the semiconductor substrate Is formed at the same depth from the surface of
The breakdown voltage between the collector and the second P-type impurity diffusion layer is smaller than the breakdown voltage between the source and the drain and larger than the maximum value of the operating voltage of the circuit. A semiconductor device, wherein a collector and the second P-type impurity diffusion layer are arranged apart from each other.