JPH06334135A - 相補型ｍｉｓトランジスタの製造方法 - Google Patents
相補型ｍｉｓトランジスタの製造方法Info
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- JPH06334135A JPH06334135A JP5141333A JP14133393A JPH06334135A JP H06334135 A JPH06334135 A JP H06334135A JP 5141333 A JP5141333 A JP 5141333A JP 14133393 A JP14133393 A JP 14133393A JP H06334135 A JPH06334135 A JP H06334135A
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- Japan
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- gate electrode
- transistor
- film
- polycrystalline silicon
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 LDD構造を有する相補型ＭＩＳトランジスタ
において、該トランジスタの信頼性等を低下させること
なく、１回のマスク工程で高濃度と低濃度のソース・ド
レインを形成する方法を提供すること。 【構成】 工程Ｅに示すように、サイドウォールの多結
晶シリコン７を付けた状態で高濃度不純物のイオン注入
を行い、その後サイドウォールを除去して低濃度不純物
のイオン注入を行うことにより、１回のマスク工程で高
濃度拡散層１２ａと低濃度拡散層１３ａ（工程Ｇ参照）
を形成する。 【効果】 従来技術のようにゲ−ト酸化膜の耐圧を低下
させたり、トランジスタとしての信頼性を低下させるこ
となく、しかも厳しい位置合わせ精度を必要とせず、容
易に１回のマスク工程で高濃度と低濃度のソ−ス・ドレ
インを形成することができる。
において、該トランジスタの信頼性等を低下させること
なく、１回のマスク工程で高濃度と低濃度のソース・ド
レインを形成する方法を提供すること。 【構成】 工程Ｅに示すように、サイドウォールの多結
晶シリコン７を付けた状態で高濃度不純物のイオン注入
を行い、その後サイドウォールを除去して低濃度不純物
のイオン注入を行うことにより、１回のマスク工程で高
濃度拡散層１２ａと低濃度拡散層１３ａ（工程Ｇ参照）
を形成する。 【効果】 従来技術のようにゲ−ト酸化膜の耐圧を低下
させたり、トランジスタとしての信頼性を低下させるこ
となく、しかも厳しい位置合わせ精度を必要とせず、容
易に１回のマスク工程で高濃度と低濃度のソ−ス・ドレ
インを形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にLDD（Lightly Doped Drain）構造を有する
相補型ＭＩＳトランジスタの製造法に関する。
に関し、特にLDD（Lightly Doped Drain）構造を有する
相補型ＭＩＳトランジスタの製造法に関する。
【０００２】
【従来の技術】特開昭64−2349号公報には、LDD構造を
有する相補型ＭＩＳ半導体装置の製造に際し、LDDサイ
ドウォ−ル酸化膜を除去して工程短縮をはかる例が記載
されている。上記LDD構造を有する相補型ＭＩＳ半導体
装置の製造法を図３（工程Ａ〜Ｄよりなる製造工程順断
面図）及び図４（図３に続く工程Ｅ〜Ｇよりなる製造工
程順断面図）に基づいて説明する。
有する相補型ＭＩＳ半導体装置の製造に際し、LDDサイ
ドウォ−ル酸化膜を除去して工程短縮をはかる例が記載
されている。上記LDD構造を有する相補型ＭＩＳ半導体
装置の製造法を図３（工程Ａ〜Ｄよりなる製造工程順断
面図）及び図４（図３に続く工程Ｅ〜Ｇよりなる製造工
程順断面図）に基づいて説明する。
【０００３】図３及び図４の各工程において、１はＰ型
シリコン基板、２はＮウエル、３、１４はシリコン酸化
膜、４はゲ−ト酸化膜、５はゲ−ト電極である。まず、
図３工程Ａに示すように、ゲ−ト電極５を形成後、膜厚
2000オングストロ−ム程度のシリコン酸化膜１５を全面
に被着する。続いて、このシリコン酸化膜１５を異方性
エッチングすることにより、図３工程Ｂに示すように、
ゲ−ト電極５の側壁にのみシリコン酸化膜１５を残存せ
しめる。
シリコン基板、２はＮウエル、３、１４はシリコン酸化
膜、４はゲ−ト酸化膜、５はゲ−ト電極である。まず、
図３工程Ａに示すように、ゲ−ト電極５を形成後、膜厚
2000オングストロ−ム程度のシリコン酸化膜１５を全面
に被着する。続いて、このシリコン酸化膜１５を異方性
エッチングすることにより、図３工程Ｂに示すように、
ゲ−ト電極５の側壁にのみシリコン酸化膜１５を残存せ
しめる。
【０００４】そして、図３工程Ｃに示すように、Ｎウエ
ル２領域上をホトレジスト８で覆い、Ａｓ(ヒ素)等のＮ
型不純物をド−ズ量3×1015ｃｍ-2程度イオン注入す
る。（工程Ｃ中９は高濃度Ｎ型不純物を示す。）次に、
図３工程Ｄに示すように、側壁のシリコン酸化膜１５を
ウエットエッチング等で除去後、Ｐ(リン)等のＮ型不純
物をド−ズ量2×1013ｃｍ-2程度イオン注入する。（工
程Ｄ中１０は低濃度Ｎ型不純物を示す。）
ル２領域上をホトレジスト８で覆い、Ａｓ(ヒ素)等のＮ
型不純物をド−ズ量3×1015ｃｍ-2程度イオン注入す
る。（工程Ｃ中９は高濃度Ｎ型不純物を示す。）次に、
図３工程Ｄに示すように、側壁のシリコン酸化膜１５を
ウエットエッチング等で除去後、Ｐ(リン)等のＮ型不純
物をド−ズ量2×1013ｃｍ-2程度イオン注入する。（工
程Ｄ中１０は低濃度Ｎ型不純物を示す。）
【０００５】次に、前記ホトレジスト８を除去後、図４
工程Ｅに示すように、Ｎウエル２領域上以外の領域をホ
トレジスト１１で覆い、Ｂ(ボロン)等のＰ型不純物をド
−ズ量3×1015ｃｍ-2程度イオン注入する。（工程Ｅ中
１２は高濃度Ｐ型不純物を示す。）続いて、図４工程Ｆ
に示すように、側壁のシリコン酸化膜１５をウエットエ
ッチング等で除去後、Ｂ(ボロン)等のＰ型不純物をド−
ズ量2×1013ｃｍ-2程度イオン注入する。（工程Ｆ中１
３は低濃度Ｐ型不純物を示す。）
工程Ｅに示すように、Ｎウエル２領域上以外の領域をホ
トレジスト１１で覆い、Ｂ(ボロン)等のＰ型不純物をド
−ズ量3×1015ｃｍ-2程度イオン注入する。（工程Ｅ中
１２は高濃度Ｐ型不純物を示す。）続いて、図４工程Ｆ
に示すように、側壁のシリコン酸化膜１５をウエットエ
ッチング等で除去後、Ｂ(ボロン)等のＰ型不純物をド−
ズ量2×1013ｃｍ-2程度イオン注入する。（工程Ｆ中１
３は低濃度Ｐ型不純物を示す。）
【０００６】最後に、ホトレジスト１１を除去後、図４
工程Ｇに示すように、膜厚500オングストロ−ム程度の
シリコン酸化膜１６を形成し、850〜900℃程度のアニ−
ルを行い、各々の拡散層（高濃度Ｎ型拡散層９ａ、低濃
度Ｎ型拡散層１０ａ、高濃度Ｐ型拡散層１２ａ、低濃度
Ｐ型拡散層１３ａの各拡散層）を形成する。
工程Ｇに示すように、膜厚500オングストロ−ム程度の
シリコン酸化膜１６を形成し、850〜900℃程度のアニ−
ルを行い、各々の拡散層（高濃度Ｎ型拡散層９ａ、低濃
度Ｎ型拡散層１０ａ、高濃度Ｐ型拡散層１２ａ、低濃度
Ｐ型拡散層１３ａの各拡散層）を形成する。
【０００７】
【発明が解決しようとする課題】前述した従来の半導体
装置においては、図３工程Ｄもしくは図４工程Ｆに示す
ように、サイドウォ−ルがシリコン酸化膜であるため、
サイドウォ−ルをウエットエッチング等で除去する際、
ゲ−ト電極５の下のゲ−ト酸化膜４をエッチングしてし
まう問題点があった。このことは、ゲ−ト酸化膜の耐圧
を低下させ、更にトランジスタとしての信頼性を低下さ
せる要因であった。
装置においては、図３工程Ｄもしくは図４工程Ｆに示す
ように、サイドウォ−ルがシリコン酸化膜であるため、
サイドウォ−ルをウエットエッチング等で除去する際、
ゲ−ト電極５の下のゲ−ト酸化膜４をエッチングしてし
まう問題点があった。このことは、ゲ−ト酸化膜の耐圧
を低下させ、更にトランジスタとしての信頼性を低下さ
せる要因であった。
【０００８】また、特開昭63−308382号公報には、サイ
ドウオ−ルに自己整合的にゲ−ト電極を形成することに
ついて記載されている。しかしながら、このゲ−ト電極
形成法は、非常に厳しい位置合わせ精度が要求されると
いう問題点を有し、そのため実用的ではない。
ドウオ−ルに自己整合的にゲ−ト電極を形成することに
ついて記載されている。しかしながら、このゲ−ト電極
形成法は、非常に厳しい位置合わせ精度が要求されると
いう問題点を有し、そのため実用的ではない。
【０００９】本発明は、従来技術の前記問題点に鑑み成
なされたものであって、その目的は、前記従来例のよう
にゲ−ト酸化膜の耐圧を低下させたり、トランジスタと
しての信頼性を低下させることなく、しかも厳しい位置
合わせ精度を必要としない相補型ＭＩＳトランジスタの
製造法を提供するすることにある。
なされたものであって、その目的は、前記従来例のよう
にゲ−ト酸化膜の耐圧を低下させたり、トランジスタと
しての信頼性を低下させることなく、しかも厳しい位置
合わせ精度を必要としない相補型ＭＩＳトランジスタの
製造法を提供するすることにある。
【００１０】
【課題を解決するための手段】本発明は、相補型ＭＩＳ
半導体装置の製造方法において、ゲ−ト電極形成後、
(1) 全面に薄い絶縁膜と多結晶シリコン膜（又はDOPOS
膜）を形成し、薄い絶縁膜を残し、かつ多結晶シリコン
（又はDOPOS）をゲ−ト電極側壁にのみ残存せしめる工
程、(2) 一チャネル型トランジスタ領域を保護膜で覆
い、逆チャネル型トランジスタの高濃度ソ−ス・ドレイ
ンを形成する工程、(3) 逆チャネル型トランジスタのゲ
−ト電極側壁の多結晶シリコン(又はDOPOS)のみを除去
し、低濃度ソ−ス・ドレインを形成する工程、(4) 逆チ
ャネル型トランジスタ領域を保護膜で覆い、前記一チャ
ネル型トランジスタの高濃度ソ−ス・ドレインを形成す
る工程、(5) 一チャネル型トランジスタのゲ−ト電極側
壁の多結晶シリコン(又はDOPOS)を除去し、低濃度ソ−
ス・ドレインを形成する工程、とを含んでいる。
半導体装置の製造方法において、ゲ−ト電極形成後、
(1) 全面に薄い絶縁膜と多結晶シリコン膜（又はDOPOS
膜）を形成し、薄い絶縁膜を残し、かつ多結晶シリコン
（又はDOPOS）をゲ−ト電極側壁にのみ残存せしめる工
程、(2) 一チャネル型トランジスタ領域を保護膜で覆
い、逆チャネル型トランジスタの高濃度ソ−ス・ドレイ
ンを形成する工程、(3) 逆チャネル型トランジスタのゲ
−ト電極側壁の多結晶シリコン(又はDOPOS)のみを除去
し、低濃度ソ−ス・ドレインを形成する工程、(4) 逆チ
ャネル型トランジスタ領域を保護膜で覆い、前記一チャ
ネル型トランジスタの高濃度ソ−ス・ドレインを形成す
る工程、(5) 一チャネル型トランジスタのゲ−ト電極側
壁の多結晶シリコン(又はDOPOS)を除去し、低濃度ソ−
ス・ドレインを形成する工程、とを含んでいる。
【００１１】
【実施例】次に、本発明について図１及び図２を参照し
て説明する。 （実施例１）図１は、本発明の一実施例を説明する図で
あって、工程Ａ〜Ｄよりなる製造工程順断面図であり、
図２は、図１に続く工程Ｅ〜Ｇよりなる製造工程順断面
図である。
て説明する。 （実施例１）図１は、本発明の一実施例を説明する図で
あって、工程Ａ〜Ｄよりなる製造工程順断面図であり、
図２は、図１に続く工程Ｅ〜Ｇよりなる製造工程順断面
図である。
【００１２】図１及び図２の各工程において、１はＰ型
シリコン基板、２はＮウエル、３はシリコン酸化膜、４
はゲ−ト酸化膜、５はゲ−ト電極である。まず、図１工
程Ａに示すように、ゲ−ト電極５を形成後、膜厚200オ
ングストロ−ム程度のHTO（High Temperature Oxide）
膜６と膜厚2000オングストロ−ム程度の多結晶シリコン
膜７を全面に被着する。続いて、この多結晶シリコン膜
７のみ異方性エッチングすることにより、図１工程Ｂに
示すように、ゲ−ト電極５の側壁にのみ多結晶シリコン
膜７を残存せしめる。
シリコン基板、２はＮウエル、３はシリコン酸化膜、４
はゲ−ト酸化膜、５はゲ−ト電極である。まず、図１工
程Ａに示すように、ゲ−ト電極５を形成後、膜厚200オ
ングストロ−ム程度のHTO（High Temperature Oxide）
膜６と膜厚2000オングストロ−ム程度の多結晶シリコン
膜７を全面に被着する。続いて、この多結晶シリコン膜
７のみ異方性エッチングすることにより、図１工程Ｂに
示すように、ゲ−ト電極５の側壁にのみ多結晶シリコン
膜７を残存せしめる。
【００１３】そして、図１工程Ｃに示すように、Ｎウエ
ル２領域上をホトレジスト８で覆い、Ａｓ(ヒ素)等のＮ
型不純物をド−ズ量3×1015ｃｍ-2程度イオン注入す
る。（工程Ｃ中９は高濃度Ｎ型不純物を示す。）続い
て、図１工程Ｄに示すように、側壁の多結晶シリコン膜
７を等方性プラズマエッチングにより除去後、Ｐ(リン)
等のＮ型不純物をド−ズ量2×1013ｃｍ-2程度イオン注
入する。（工程Ｄ中１０は低濃度Ｎ型不純物を示す。）
ル２領域上をホトレジスト８で覆い、Ａｓ(ヒ素)等のＮ
型不純物をド−ズ量3×1015ｃｍ-2程度イオン注入す
る。（工程Ｃ中９は高濃度Ｎ型不純物を示す。）続い
て、図１工程Ｄに示すように、側壁の多結晶シリコン膜
７を等方性プラズマエッチングにより除去後、Ｐ(リン)
等のＮ型不純物をド−ズ量2×1013ｃｍ-2程度イオン注
入する。（工程Ｄ中１０は低濃度Ｎ型不純物を示す。）
【００１４】次に、前記ホトレジスト８を除去後、図２
工程Ｅに示すように、Ｎウエル２領域上以外の領域をホ
トレジスト１１で覆い、Ｂ(ボロン)等のＰ型不純物をド
−ズ量2×1013ｃｍ-2程度イオン注入する。（工程Ｅ中
１２は高濃度Ｐ型不純物を示す。）続いて、図２工程Ｆ
に示すように、側壁の多結晶シリコン膜７を等方性プラ
ズマエッチングにより除去した後、Ｂ(ボロン)等のＰ型
不純物をド−ズ量2×1013ｃｍ-2程度イオン注入する。
（工程Ｆ中１３は低濃度Ｐ型不純物を示す。）
工程Ｅに示すように、Ｎウエル２領域上以外の領域をホ
トレジスト１１で覆い、Ｂ(ボロン)等のＰ型不純物をド
−ズ量2×1013ｃｍ-2程度イオン注入する。（工程Ｅ中
１２は高濃度Ｐ型不純物を示す。）続いて、図２工程Ｆ
に示すように、側壁の多結晶シリコン膜７を等方性プラ
ズマエッチングにより除去した後、Ｂ(ボロン)等のＰ型
不純物をド−ズ量2×1013ｃｍ-2程度イオン注入する。
（工程Ｆ中１３は低濃度Ｐ型不純物を示す。）
【００１５】最後に、ホトレジスト１１を除去後、図２
工程Ｇに示すように、850〜900℃程度のアニ−ルを行
い、各々の拡散層（高濃度Ｎ型拡散層９ａ、低濃度Ｎ型
拡散層１０ａ、高濃度Ｐ型拡散層１２ａ、低濃度Ｐ型拡
散層１３ａの各拡散層）を形成する。
工程Ｇに示すように、850〜900℃程度のアニ−ルを行
い、各々の拡散層（高濃度Ｎ型拡散層９ａ、低濃度Ｎ型
拡散層１０ａ、高濃度Ｐ型拡散層１２ａ、低濃度Ｐ型拡
散層１３ａの各拡散層）を形成する。
【００１６】上記実施例１では、前記従来技術に比し拡
散層形成のためのパタン化工程が低減でき（パタン化工
程：４回→２回）、しかもステップ数低減による歩留向
上が期待できる（ステップ数：２１ステップ→９ステッ
プ）。
散層形成のためのパタン化工程が低減でき（パタン化工
程：４回→２回）、しかもステップ数低減による歩留向
上が期待できる（ステップ数：２１ステップ→９ステッ
プ）。
【００１７】（実施例２）上記実施例１では、サイドウ
ォ−ル材として多結晶シリコンを用いたが、この実施例
２では、この多結晶シリコンの代わりにDOPOS（Doped P
oly Silicon）を用いた。この実施例２によれば、DOPOS
を用いたので、異方性エッチング時や等方性プラズマエ
ッチング時に下地HTO膜６との選択比がより大きくなる
ので、プロセスマ−ジンをより拡げることが可能であ
る。
ォ−ル材として多結晶シリコンを用いたが、この実施例
２では、この多結晶シリコンの代わりにDOPOS（Doped P
oly Silicon）を用いた。この実施例２によれば、DOPOS
を用いたので、異方性エッチング時や等方性プラズマエ
ッチング時に下地HTO膜６との選択比がより大きくなる
ので、プロセスマ−ジンをより拡げることが可能であ
る。
【００１８】
【発明の効果】以上説明したように本発明は、サイドウ
ォ−ル材として、多結晶シリコンを用いているので、従
来例のようにゲ−ト酸化膜の耐圧を低下させたり、トラ
ンジスタとしての信頼性を低下させることなく、しかも
厳しい位置合わせ精度を必要とせず、容易に１回のマス
ク工程で高濃度と低濃度のソ−ス・ドレインを形成でき
るという効果を有する。
ォ−ル材として、多結晶シリコンを用いているので、従
来例のようにゲ−ト酸化膜の耐圧を低下させたり、トラ
ンジスタとしての信頼性を低下させることなく、しかも
厳しい位置合わせ精度を必要とせず、容易に１回のマス
ク工程で高濃度と低濃度のソ−ス・ドレインを形成でき
るという効果を有する。
【００１９】また、サイドウォ−ル材として上記多結晶
シリコンに代えてDOPOS（Doped Poly Silicon）を用い
れば、異方性エッチング時や等方性プラズマエッチング
時に下地HTO膜との選択比がより大きくなるので、プロ
セスマ−ジンをより拡げることができる効果が生じる。
シリコンに代えてDOPOS（Doped Poly Silicon）を用い
れば、異方性エッチング時や等方性プラズマエッチング
時に下地HTO膜との選択比がより大きくなるので、プロ
セスマ−ジンをより拡げることができる効果が生じる。
【図１】本発明の一実施例を説明する図であって、工程
Ａ〜Ｄよりなる製造工程順断面図。
Ａ〜Ｄよりなる製造工程順断面図。
【図２】図１に続く工程Ｅ〜Ｇよりなる製造工程順断面
図。
図。
【図３】従来のLDD構造を有する相補型ＭＩＳ半導体装
置の製造法を説明する図であって、工程 Ａ〜Ｄよりな
る製造工程順断面図。
置の製造法を説明する図であって、工程 Ａ〜Ｄよりな
る製造工程順断面図。
【図４】図３に続く工程Ｅ〜Ｇよりなる製造工程順断面
図。
図。
１ Ｐ型シリコン基板 ２ Ｎウエル ３、１４、１５、１６ シリコン酸化膜 ４ ゲ−ト酸化膜 ５ ゲ−ト電極 ６ ＨＴＯ膜 ７ 多結晶シリコン膜 ８、１１ ホトレジスト ９ 高濃度Ｎ型不純物 ９ａ 高濃度Ｎ型拡散層 １０ 低濃度Ｎ型不純物 １０ａ 低濃度Ｎ型拡散層 １２ 高濃度Ｐ型不純物 １２ａ 高濃度Ｐ型拡散層 １３ 低濃度Ｐ型不純物 １３ａ 低濃度Ｐ型拡散層
Claims (2)
- 【請求項１】 相補型ＭＩＳトランジスタにおいて、ゲ
−ト電極形成後、 (1) 全面に薄い絶縁膜と多結晶シリコン膜を形成し、薄
い絶縁膜を残しかつ多結晶シリコンをゲ−ト電極側壁に
のみ残存せしめる工程、 (2) 一チャネル型トランジスタ領域を保護膜で覆い、逆
チャネル型トランジスタの高濃度ソ−ス・ドレインを形
成する工程、 (3) 逆チャネル型トランジスタのゲ−ト電極側壁の多結
晶シリコンのみを除去し、低濃度ソ−ス・ドレインを形
成する工程、 (4) 逆チャネル型トランジスタ領域を保護膜で覆い、前
記一チャネル型トランジスタの高濃度ソ−ス・ドレイン
を形成する工程、 (5) 一チャネル型トランジスタのゲ−ト電極側壁の多結
晶シリコンを除去し、低濃度ソ−ス・ドレインを形成す
る工程、 とを含むことを特徴とする相補型ＭＩＳトランジスタの
製造方法。 - 【請求項２】 相補型ＭＩＳトランジスタにおいて、ゲ
−ト電極形成後、 (1) 全面に薄い絶縁膜とDOPOS膜を形成し、薄い絶縁膜
を残しかつDOPOSをゲ−ト電極側壁にのみ残存せしめる
工程、 (2) 一チャネル型トランジスタ領域を保護膜で覆い、逆
チャネル型トランジスタの高濃度ソ−ス・ドレインを形
成する工程、 (3) 逆チャネル型トランジスタのゲ−ト電極側壁のDOPO
Sのみを除去し、低濃度ソ−ス・ドレインを形成する工
程、 (4) 逆チャネル型トランジスタ領域を保護膜で覆い、前
記一チャネル型トランジスタの高濃度ソ−ス・ドレイン
を形成する工程、 (5) 一チャネル型トランジスタのゲ−ト電極側壁のDOPO
Sを除去し、低濃度ソ−ス・ドレインを形成する工程、 とを含むことを特徴とする相補型ＭＩＳトランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141333A JPH06334135A (ja) | 1993-05-20 | 1993-05-20 | 相補型ｍｉｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141333A JPH06334135A (ja) | 1993-05-20 | 1993-05-20 | 相補型ｍｉｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334135A true JPH06334135A (ja) | 1994-12-02 |
Family
ID=15289515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5141333A Pending JPH06334135A (ja) | 1993-05-20 | 1993-05-20 | 相補型ｍｉｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334135A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219152A (ja) * | 1987-03-06 | 1988-09-12 | Matsushita Electronics Corp | Ｍｏｓ集積回路の製造方法 |
| JPH02308532A (ja) * | 1989-05-24 | 1990-12-21 | Toshiba Corp | 半導体装置の製法 |
-
1993
- 1993-05-20 JP JP5141333A patent/JPH06334135A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219152A (ja) * | 1987-03-06 | 1988-09-12 | Matsushita Electronics Corp | Ｍｏｓ集積回路の製造方法 |
| JPH02308532A (ja) * | 1989-05-24 | 1990-12-21 | Toshiba Corp | 半導体装置の製法 |
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