CN110085514B - Nand闪存结构的双重曝光方法 - Google Patents

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Abstract

本发明提供了一种NAND闪存结构的双重曝光方法，包括以下步骤：提供衬底，所述衬底包括存储区；在所述衬底上的存储区沉积堆叠层；在所述堆叠层上依次通过化学反应沉积第一牺牲层、通过高温氧化反应沉积第二牺牲层以及沉积不定性碳膜；执行第一次刻蚀，刻蚀至所述堆叠层的上表面形成若干沟槽；执行第二次刻蚀，在若干所述沟槽中加入刻蚀溶液，对所述第一牺牲层和所述第二牺牲层进行刻蚀。并通过采用两种不同形成方法的牺牲层，使在第二次刻蚀时能控制第一牺牲层和第二牺牲层的刻蚀速率，以控制第一牺牲层和第二牺牲层的形貌以及关键尺寸，从而降低后续刻蚀出现刻蚀不均匀的可能性。

Description

NAND闪存结构的双重曝光方法
技术领域
本发明涉及半导体领域，特别涉及一种NAND闪存结构的双重曝光方法。
背景技术
NAND闪存主要用来存储资料，我们常用的闪存产品，如闪存盘、数码存储卡都是使用NAND型闪存。NAND闪存是一种比硬盘驱动器更好的存储方案，在不超过4GB的低容量应用中表现得犹为明显。随着人们持续追求功耗更低、重量更轻和性能更佳的产品，NAND闪存成为极具吸引力的产品。
图1为现有技术中阻挡层的显微照片，图2为现有技术中的后续刻蚀出现刻蚀不均匀的显微照片。现有技术中，针对40纳米及以下工艺节点的NAND闪存，通常采用双重曝光的工艺制作，通过双重曝光工艺得到40纳米及以下尺寸的牺牲层。如图1所示，目前采用双重曝光工艺的方法会造成牺牲层尺寸不够精确，使牺牲层的形貌容易出现上小下大的问题，如图2所示，在后续刻蚀过程中，上小下大的牺牲层则会导致牺牲层衬底和牺牲层之间的结构刻蚀不均匀的现象。
发明内容
本发明的目的在于提供一种NAND闪存结构的双重曝光方法，以控制所述第一牺牲层和所述第二牺牲层的形貌以及关键尺寸，从而减小后续刻蚀出现刻蚀不均匀的可能性。
为了实现上述目的，本发明提供了一种NAND闪存结构的双重曝光方法，包括以下步骤：
提供衬底，所述衬底包括存储区；
在所述衬底上的存储区沉积堆叠层；
在所述堆叠层上依次通过化学反应沉积第一牺牲层、通过高温氧化反应沉积第二牺牲层以及沉积不定性碳膜；
执行第一次刻蚀，刻蚀至所述堆叠层的上表面形成若干沟槽；以及
执行第二次刻蚀，在若干所述沟槽中加入刻蚀溶液，对所述第一牺牲层和所述第二牺牲层进行刻蚀。
可选的，在所述的NAND闪存结构的双重曝光方法中，所述第一牺牲层第二次刻蚀的速率大于所述第二牺牲层第二次刻蚀的速率。
可选的，在所述的NAND闪存结构的双重曝光方法中，所述第一牺牲层在所述第二次刻蚀中的刻蚀速率为
Figure BDA0002045730630000021
所述第二牺牲层在所述第二次刻蚀中的刻蚀速率为
Figure BDA0002045730630000022
可选的，在所述的NAND闪存结构的双重曝光方法中，所述第一牺牲层为氧化硅，使用LPTEOS方法。
可选的，在所述的NAND闪存结构的双重曝光方法中，所述刻蚀溶液为氢氟酸溶液。
可选的，在所述的NAND闪存结构的双重曝光方法中，所述氢氟酸溶液中氢氟酸与水的比例为1:200。
可选的，在所述的NAND闪存结构的双重曝光方法中，在第一次刻蚀中，还包括以下步骤，
在所述不定性碳膜上涂介电抗反射涂层和光刻胶层；
曝光出需要刻蚀的区域；
进行干法刻蚀形成所述沟槽；
去除所述光刻胶层、所述介电抗反射涂层以及所述不定性碳膜。
可选的，在所述的NAND闪存结构的双重曝光方法中，第一次刻蚀后，第二次刻蚀之前，若干所述沟槽呈上宽下窄的形状，所述第一牺牲层和所述第二牺牲层均呈上窄下宽的形状。
可选的，在所述的NAND闪存结构的双重曝光方法中，所述堆叠层包括依次沉积的第一非晶硅层、介质层以及第二非晶硅层。
可选的，在所述的NAND闪存结构的双重曝光方法中，在执行第二次刻蚀之后，还包括以下步骤：
沉积一层阻挡层；
去除所述第二牺牲层上和所述沟槽底部的阻挡层；
去除所述第一牺牲层和所述第二牺牲层；
以剩余的所述阻挡层为掩膜刻蚀所述第二非晶硅层、所述介质层、所述第一非晶硅层以及部分衬底；
去除剩余的所述阻挡层和所述第二非晶硅层，并研磨部分所述介质层。
在本发明所提供的NAND闪存结构的双重曝光方法中，通过所述第一次刻蚀形成若干沟槽，并得到剩余的所述第一牺牲层和所述第二牺牲层在堆叠层上；接着由于采用了两种不同形成方法的牺牲层，使在所述第二次刻蚀时能控制所述第一牺牲层和所述第二牺牲层的刻蚀速率，以控制所述第一牺牲层和所述第二牺牲层的形貌以及关键尺寸，从而降低后续刻蚀出现刻蚀不均匀的可能性。
附图说明
图1为现有技术中阻挡层的显微照片。
图2为现有技术中后续刻蚀出现刻蚀不均匀的显微照片。
图3为本发明实施例提供的NAND闪存结构双重曝光方法的流程图。
图4至图9为本发明实施例NAND闪存结构双重曝光方法的剖面结构示意图。
标记说明：
10-衬底；20-堆叠层；21-第一非晶硅层；22-介质层；23-第二非晶硅层；31-第一牺牲层；32-第二牺牲层；41-不定性碳膜；42-介电抗反射涂层；43-光刻胶层；44-阻挡层；51-沟槽。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。
并且，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。应当理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
现有技术中，针对40纳米及以下工艺节点的NAND闪存，通常采用双重曝光的工艺制作，通过双重曝光工艺得到40纳米及以下尺寸的牺牲层。如图1所示，目前采用双重曝光工艺的方法会造成牺牲层尺寸不够精确，使牺牲层的形貌容易出现上小下大的问题，如图2所示，上小下大的牺牲层则会导致牺牲层下层的结构刻蚀不均匀的现象。
为此本发明提供了一种NAND闪存结构的双重曝光方法，图3为本发明实施例提供的NAND闪存结构双重曝光方法的流程图，如图3所示，NAND闪存结构的双重曝光方法包括以下步骤：
S1：提供衬底，所述衬底包括存储区；
S2：在所述衬底上的存储区沉积堆叠层；
S3：在所述堆叠层上依次化学反应沉积第一牺牲层、通过高温氧化反应沉积第二牺牲层以及沉积不定性碳膜；
S4：执行第一次刻蚀，刻蚀至所述堆叠层的上表面形成若干沟槽；
S5：以及执行第二次刻蚀，在若干所述沟槽中加入刻蚀溶液，对所述第一牺牲层和所述第二牺牲层进行刻蚀。
本发明通过所述第一次刻蚀形成若干沟槽，并得到剩余的所述第一牺牲层和所述第二牺牲层在堆叠层上；接着由于采用了两种不同形成方法形成的的牺牲层，使得在所述第二次刻蚀时能控制所述第一牺牲层和所述第二牺牲层的刻蚀速率，以控制所述第一牺牲层和所述第二牺牲层的形貌以及关键尺寸，从而减小后续刻蚀出现刻蚀不均匀的可能性。
具体的，参照图4，提供衬底10，所述衬底10经离子注入形成存储区材料层，通常的，存储区就是衬底10上做有源器件的区域，因此所述NAND闪存结构位于所述存储区。
接着执行步骤S1，继续参照图4，如图4所示，在所述衬底10上的存储区沉积堆叠层20，所述堆叠层20包括依次沉积的第一非晶硅层21、介质层22以及第二非晶硅层23；优选的，所述介质层22可以为氧化硅，用于隔离所述第一非晶硅层21和所述第二非晶硅层23。
接着执行步骤S2，继续参考图4，在所述堆叠层20上依次沉积第一牺牲层31、第二牺牲层32以及不定性碳膜41，所述第一牺牲层31和所述第二牺牲层32均可以为氧化硅，所述不定性碳膜41可以作为曝光的阻挡层。
进一步的，所述第一牺牲层31为氧化硅，可以通过化学反应(LPTEOS)得到，LPTEOS的化学反应为Si(OC2H5)4→SiO2+4C2H4+2H2O。所述第二牺牲层32为氧化硅，可以通过高温化学反应(HTO)得到。发明人经过研究发现，氢氟酸对这两种不同方法形成的氧化硅对刻蚀速率也不一致，经过进一步研究发现可以采用第二次刻蚀，并且利用刻蚀速率不一致这个问题，消除第一次刻蚀后第一牺牲层和第二牺牲层底部和顶部尺寸相差太远的问题。
接着执行步骤S3，参照图4和图5，步骤S3主要为干法刻蚀，包括以下步骤：
S31：在所述不定性碳膜41上涂介电抗反射涂层42和光刻胶层43；
S32：曝光出需要刻蚀的区域；
S33：进行干法刻蚀形成所述沟槽51，刻蚀至所述堆叠层20最上一层的上表面；
S34：去除所述光刻胶层43、所述介电抗反射涂层42以及所述不定性碳膜41。
所述介电抗反射涂层42用于抗反射，如图4所示，所述光刻胶层43用于在刻蚀表面定义刻蚀区域。如图5所示，执行所述第一次刻蚀之后，形成若干沟槽51，若干所述沟槽51均为上宽下窄的形状；因此剩余的所述第一牺牲层31和所述第二牺牲层32上窄下宽。
接着执行步骤S4，根据第一次刻蚀结果计算第一牺牲层31底部和第二牺牲层32顶部的关键尺寸，并计算该关键尺寸的差值，用于后续计算刻蚀剂量等。
接着执行步骤S5，根据关键尺寸计算第二次刻蚀的所需的剂量及时间，进一步的，所述第二次刻蚀为湿法刻蚀，刻蚀溶液优选可以为氢氟酸溶液，经过计算后，优选所述氢氟酸溶液中氢氟酸与水的比例为1:200，以使在所述第二次刻蚀时能控制所述第一牺牲层31和所述第二牺牲层32的刻蚀速率。
接着执行步骤S6，如图6所示，进行第二次刻蚀，所述第一牺牲层31第二次刻蚀的速率大于所述第二牺牲层32第二次刻蚀的速率，具体的，所述第一牺牲层31的速率更快，为
Figure BDA0002045730630000061
刻蚀所述第二牺牲层32的速率更慢，为
Figure BDA0002045730630000062
以改善剩余的所述第一牺牲层31和所述第二牺牲层32上窄下宽，从而达到控制所述第一牺牲层31和所述第二牺牲层32的形貌以及关键尺寸的目的。
如图7至图9所示，在执行第二次刻蚀之后，还包括以下步骤：
沉积一层阻挡层44；去除所述第二牺牲层32上和所述沟槽51底部的阻挡层44；去除所述第一牺牲层31和所述第二牺牲层32；以剩余的所述阻挡层44为掩膜刻蚀所述第二非晶硅层23、所述介质层22、所述第一非晶硅层21以及部分衬底10；去除剩余的阻挡层44和所述第二非晶硅层23，并研磨部分所述介质层22，从而形成NAND闪存结构。
综上，在本发明所提供的NAND闪存结构的双重曝光方法中，通过所述第一次刻蚀形成若干沟槽，并得到剩余的所述第一牺牲层和所述第二牺牲层在堆叠层上；接着由于采用了两种不同形成方法的牺牲层，使得在所述第二次刻蚀时能控制所述第一牺牲层和所述第二牺牲层的刻蚀速率，以控制所述第一牺牲层和所述第二牺牲层的形貌以及关键尺寸，从而减小后续刻蚀出现刻蚀不均匀的可能性。
上述实施例仅用于示例性地说明发明的原理及其功效，而非用于限制本发明。任何所属技术领域的技术人员，在不违背本发明的精神及范畴下，均可对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，而仍属于本发明的保护范围之内。

Claims (9)

1.一种NAND闪存结构的双重曝光方法，其特征在于，包括以下步骤：
提供衬底，所述衬底包括存储区；
在所述衬底上的存储区沉积堆叠层；
在所述堆叠层上依次通过化学反应沉积第一牺牲层、通过高温氧化反应沉积第二牺牲层以及沉积不定性碳膜；
执行第一次刻蚀，刻蚀至所述堆叠层的上表面形成若干沟槽；以及
执行第二次刻蚀，在若干所述沟槽中加入刻蚀溶液，对所述第一牺牲层和所述第二牺牲层进行刻蚀；
所述第一牺牲层第二次刻蚀的速率大于所述第二牺牲层第二次刻蚀的速率。
2.如权利要求1所述的NAND闪存结构的双重曝光方法，其特征在于，所述第一牺牲层在所述第二次刻蚀中的刻蚀速率为
Figure FDA0002941513600000011
所述第二牺牲层在所述第二次刻蚀中的刻蚀速率为
Figure FDA0002941513600000012
3.如权利要求2所述的NAND闪存结构的双重曝光方法，其特征在于，所述第一牺牲层为氧化硅，使用LPTEOS方法。
4.如权利要求2所述的NAND闪存结构的双重曝光方法，其特征在于，所述刻蚀溶液为氢氟酸溶液。
5.如权利要求4所述的NAND闪存结构的双重曝光方法，其特征在于，所述氢氟酸溶液中氢氟酸与水的比例为1:200。
6.如权利要求1所述的NAND闪存结构的双重曝光方法，其特征在于，在第一次刻蚀中，还包括以下步骤，
在所述不定性碳膜上涂介电抗反射涂层和光刻胶层；
曝光出需要刻蚀的区域；
进行干法刻蚀形成所述沟槽；
去除所述光刻胶层、所述介电抗反射涂层以及所述不定性碳膜。
7.如权利要求6所述的NAND闪存结构的双重曝光方法，其特征在于，第一次刻蚀之后，第二次刻蚀之前，若干所述沟槽呈上宽下窄的形状，所述第一牺牲层和所述第二牺牲层均呈上窄下宽的形状。
8.如权利要求1所述的NAND闪存结构的双重曝光方法，其特征在于，所述堆叠层包括依次沉积的第一非晶硅层、介质层以及第二非晶硅层。
9.如权利要求8所述的NAND闪存结构的双重曝光方法，其特征在于，在执行第二次刻蚀之后，还包括以下步骤：
沉积一层阻挡层；
去除所述第二牺牲层上和所述沟槽底部的阻挡层；
去除所述第一牺牲层和所述第二牺牲层；
以剩余的所述阻挡层为掩膜刻蚀所述第二非晶硅层、所述介质层、所述第一非晶硅层以及部分衬底；
去除剩余的所述阻挡层和所述第二非晶硅层，并研磨部分所述介质层。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1996558A (zh) * 2006-01-04 2007-07-11 茂德科技股份有限公司（新加坡子公司） 四乙基正硅酸盐(teos)氧化物于集成电路工艺中的应用
CN101587860A (zh) * 2008-05-21 2009-11-25 海力士半导体有限公司 制造半导体器件的方法
CN101630661A (zh) * 2008-07-18 2010-01-20 海力士半导体有限公司 半导体器件及其制造方法
CN104332408A (zh) * 2014-10-17 2015-02-04 上海集成电路研发中心有限公司 一种鳍式场效应晶体管鳍部的制作方法
CN108389796A (zh) * 2017-02-03 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7709396B2 (en) * 2008-09-19 2010-05-04 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
US8536064B2 (en) * 2010-02-08 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
CN105336697B (zh) * 2014-06-30 2019-04-19 上海格易电子有限公司 一种制造快闪存储器的方法
CN105789136B (zh) * 2014-12-25 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体存储器件及其制备方法、电子装置
CN105810641A (zh) * 2016-05-10 2016-07-27 上海格易电子有限公司 一种NANDFlash的字线制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1996558A (zh) * 2006-01-04 2007-07-11 茂德科技股份有限公司（新加坡子公司） 四乙基正硅酸盐(teos)氧化物于集成电路工艺中的应用
CN101587860A (zh) * 2008-05-21 2009-11-25 海力士半导体有限公司 制造半导体器件的方法
CN101630661A (zh) * 2008-07-18 2010-01-20 海力士半导体有限公司 半导体器件及其制造方法
CN104332408A (zh) * 2014-10-17 2015-02-04 上海集成电路研发中心有限公司 一种鳍式场效应晶体管鳍部的制作方法
CN108389796A (zh) * 2017-02-03 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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