KR20090045693A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 실린더형 캐패시터의 형성 공정에서 셀영역과 주변회로영역의 높이차 발생을 방지하여, 후속 층간절연막 증착 후 진행하는 평탄화 공정을 단순화시키는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 셀영역과 주변회로영역이 구분된 기판상에 희생막을 형성하는 단계, 상기 셀영역의 희생막을 선택적으로 식각하여 복수의 개방영역을 형성하는 단계, 상기 개방영역 내에 하부전극을 형성하는 단계, 상기 주변회로영역의 상기 희생막 상에 페리보호막을 형성하는 단계, 상기 셀영역의 희생막을 제거하는 단계, 상기 페리보호막을 제거하는 단계, 상기 하부전극 상에 유전막 및 상부전극을 형성하는 단계, 상기 상부전극이 형성된 기판 전면에 층간절연막을 증착하는 단계 및 상기 층간절연막을 평탄화하는 단계를 포함하여 이루어지므로써, 후속 층간절연막의 증착후 진행하는 평탄화가 단순화되며, 이에 따라 반도체 소자의 신뢰성 및 안정성을 향상시킬 수 있다.
층간절연막, 평탄화, 셀영역, 주변회로영역, 캐패시터

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 실린더형 캐패시터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
DRAM(Dynamic Randomc Access Memory)소자는 하나의 트랜지스터(transistor)와 하나의 캐패시터(capacitor)로 이루어진 단위메모리셀(memory cell)을 포함하며, 이중 캐패시터의 정전용량에 따라 DRAM소자의 리프레쉬(refresh)특성이 좌우된다.
캐패시터의 정전용량을 증가시키기 위해서는 캐패시터 전극의 면적을 증가시켜야 하며, 이에 부응하여 개발된 것이 실린더형(cylinder type) 캐패시터이다.
도 1a 내지 도 1c는 실린더형 캐패시터를 포함하는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변회로영역이 구분된 기판(11) 상에 식각정지막(12)과 희생막(13)을 형성하고, 셀영역의 식각정지막(12)과 희생막(13)을 선택적으로 식각하여 개방영역(14)을 형성한다.
이어서, 개방영역(14)이 형성된 기판(11) 전면에 도전막을 증착한 후, 노드분리(node isolation) 공정을 진행하여 개방영역(14) 내에 하부전극(15)을 형성한다.
도 1b에 도시된 바와 같이, 풀딥아웃(full dip out) 공정을 진행하여 하부전극(15)의 외측벽을 노출시킨다.
이때, 주변회로영역의 희생막(13)도 함께 제거된다.
도 1c에 도시된 바와 같이, 하부전극(15) 상에 유전막(16)과 상부전극(17)을 순차적으로 형성한 후, 층간절연막(18)을 형성한다.
이후, 평탄화 공정을 진행하여 층간절연막(18) 표면을 평탄화한 후, 금속배선을 형성한다.
그러나, 전술한 종래기술은 풀딥아웃 공정 이후, 셀영역과 주변회로영역간 높이차가 발생하며 이에 따라 각 영역에서 층간절연막(18)의 증착 두께차(H1>H2)가 초래된다.
즉, 풀딥아웃 공정 이후, 셀영역과 주변회로영역은 셀영역에 형성된 하부전극(15)의 높이 만큼 높이차가 발생하고, 이후, 유전막(16)과 상부전극(17)의 형성으로 인해 그 높이차가 증가한다.
이로 인해, 층간절연막(18)은 매우 두껍게 증착한 후, 평탄화 공정을 진행해야 하며, 평탄화 공정으로도 높이차가 제거되지 않을 경우 별도의 마스크(mask) 공정을 진행해야 한다.
따라서, 공정이 복잡해 지고, 과도한 평탄화로 인해 상부전극(17)이 노출될 수 있어 문제해결이 시급한 실정이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 실린더형 캐패시터의 형성 공정에서 셀영역과 주변회로영역의 높이차 발생을 방지하여, 후속 층간절연막 증착 후 진행하는 평탄화 공정을 단순화시키는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 셀영역과 주변회로영역이 구분된 기판상에 희생막을 형성하는 단계, 상기 셀영역의 희생막을 선택적으로 식각하여 복수의 개방영역을 형성하는 단계, 상기 개방영역 내에 하부전극을 형성하는 단계, 상기 주변회로영역의 상기 희생막 상에 페리보호막을 형성하는 단계, 상기 셀영역의 희생막을 제거하는 단계, 상기 페리보호막을 제거하는 단계, 상기 하부전극 상에 유전막 및 상부전극을 형성하는 단계, 상기 상부전극이 형성된 기판 전면에 층간절연막을 증착하는 단계 및 상기 층간절연막을 평탄화하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 풀딥아웃 공정에서 주변회로영역의 희생막이 제거되는 것을 방지하여 셀영역과 주변회로영역간 높이차 발생을 방지한다.
따라서, 후속 층간절연막의 증착후 진행하는 평탄화가 단순화되며, 이에 따라 반도체 소자의 신뢰성 및 안정성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 실린더형 캐패시터를 포함하는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변회로영역이 구분되고, 소정의 하부층이 형성된 반도체 기판(31) 상에 식각정지막(32)과 희생막(33)을 형성한 후에, 셀영역의 식각정지막(32)과 희생막(33)을 선택적으로 식각하여 복수의 개방영역(34)을 형성한다.
하부층은 워드라인(word line), 비트라인(bit line) 및 스토리지노드 콘택플러그(storage node contact plug)를 포함한다. 이중 스토리지노드 콘택플러그는 개방영역(34)으로 인해 표면이 노출된다.
식각정지막(32)은 후속 희생막(33)을 제거하기 위한 풀딥아웃 공정에서 하부층을 보호하기 위해 형성된 실리콘질화막(Si3N4)이고, 희생막(33)은 하부전극을 틀 을 잡아주기 위해 형성된 산화막이다.
이어서, 개방영역(34)의 바닥면, 즉 스토리지노드 콘택플러그 상에 오믹콘택(ohmic contact)층으로 티타늄실리사이드(TiSix)를 형성한다.
티타늄실리사이드는 티타늄(Ti)막을 증착한 후, RTP(Rapid Thermal Processing)공정을 진행하여 형성한다. 이후 미반응 티타늄막은 제거된다.
이어서, 개방영역(34)이 형성된 기판(31) 전면에 도전막을 증착한 후, 노드분리 공정을 진행하여 개방영역(34) 내에 하부전극(35)을 형성한다.
노드분리 공정은 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행하거나, 에치백(etch back) 공정으로 진행한다.
도전막은 티타늄질화막(TiN), 탄탈질화막(TaN), 텅스텐(W), 텅스텐질화막(WN) 및 백금(Pt)으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다.
도 2b에 도시된 바와 같이, 하부전극(35)이 형성된 기판(31) 전면에 주변회로영역의 희생막(33)을 보호하기 위한 페리보호막(36)을 형성한다.
페리보호막(36)은 후속 풀딥아웃 공정에서 식각베리어(etch barrier) 역할을 하는 비정질카본막으로 형성하는데, 비정질카본막의 증착 방식은 다음과 같다.
1~10Torr의 챔버(chamber)압력, 250~600℃의 기판온도 하에서, 비정질카본막의 소스가스와 반응가스를 투입한다. 비정질카본막의 소스가스(source gas)로 C2H2, C3H6, C5H8 및 C9H12으로 이루어진 그룹 중에서 선택된 어느 하나를 사용하고, 운반가스 및 반응가스로 H2, Ar 및 He으로 이루어진 그룹 중에서 선택된 어느 하나를 사용 한다.
이때, 500~2000W의 바이어스 파워(bias power)를 인가하여 투입된 가스를 플라즈마화 하고, 이를 통해 비정질카본막을 형성한다.
이렇게 형성되는 비정질카본막은 500~2000Å의 두께를 갖는 것이 바람직하다.
이어서, 주변회로영역의 페리보호막(36) 상에 하드마스크막(37)을 형성한다.
주변회로영역에 하드마스크막(37)을 형성하기 위해서는 기판(31) 전면에 산화막을 증착한 후에, 산화막 상에 주변회로영역을 덮는 포토레지스트패턴을 형성한다. 이어서, 포토레지스트패턴을 식각장벽으로 산화막을 식각하여 주변회로영역에만 잔류하는 하드마스크막(37)을 형성한다.
하드마스크막(37)으로 사용되는 산화막은 TEOS(Tetra Ethyl Ortho Silicate), PSG(Phosphorus Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass) 및 HDP(High Density Plasma)산화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 이들의 적층막으로 형성할 수 있으며, 1000~3000Å의 두께를 갖는다.
이어서, 하드마스크막(37)을 식각장벽으로 페리보호막(36)을 셀영역의 희생막(33)을 노출시킨다.
페리보호막(36)의 식각은 산소를 포함하는 식각가스를 이용하며, 예를 들면, O2, O3 및 O2플라즈마로 이루어진 그룹 중에서 선택된 어느 하나를 사용한다.
도 2c에 도시된 바와 같이, 풀딥아웃 공정을 진행하여 셀영역의 희생막(33)을 제거한다.
이때, 주변회로영역의 희생막(33A) 상에는 페리보호막(37)이 존재하고 있어 풀딥아웃 공정에서 제거되지 않는다.
풀딥아웃 공정은 습식케미컬(wet chemical)을 사용하는데, 예를 들면 BOE(Bufferd Oxide Etchant)용액 - 상기 BOE용액은 HF와 NH4F가 5~20:1의 비율로 혼합된 용액이다. - 일 수 있다.
또한, 풀딥아웃 공정에서 개방영역(34) 내에는 페리보호막(36A)이 채워져 있어서, 하부전극(35)의 쓰러짐(leaning) 현상을 방지할 수 있으며 이에 따라 하부전극(35)과 식각정지막(32)의 계면으로 습식케미컬이 침투하여 하부층을 어택(attack)하는 벙커결함(bunker defect)을 방지할 수 있다.
또한, 풀딥아웃 공정에서 하드마스크막(37)은 식각되어 제거된다.
도 2d에 도시된 바와 같이, 페리보호막(36A)을 식각하여 제거한다.
페리보호막(36A)의 식각은 산소를 포함하는 식각가스를 이용하며, 예를 들면, O2, O3 및 O2플라즈마로 이루어진 그룹 중에서 선택된 어느 하나를 사용한다.
페리보호막(36A)의 식각 공정 후, 셀영역에는 하부전극(35)이 존재하고, 주변회로영역에는 희생막(33A)이 존재한다. 그리고, 하부전극(35)과 희생막(33A)의 동일 높이를 갖고 있어서, 셀영역과 주변회로영역간 높이차는 없다.
도 2e에 도시된 바와 같이, 하부전극(35) 상에 유전막(38)과 상부전극(39)을 형성한다.
유전막(38)은 원자층증착방식(Atomic Layer Deposition)으로 형성하며, ZrO2, Al2O3, TiO2, SrTiO3 및 BaxSr1 - xTiO3 (으로 이루어진 그룹 중에서 선택된 어느 하나 또는 이들의 적층막으로 형성할 수 있다. 예를들어, ZrO2/Al2O3/ZrO2의 적층막일 수 있다. 또한, 유전막(38)은 60~200Å의 두께로 형성한다.
유전막(38)을 형성한 후에는 저온의 플라즈마 어닐(plasma anneal) 또는 UV(Ultra Violet)/O3 어닐을 진행한다.
저온의 플라즈마 어닐 또는 UV/O3 어닐은 유전막(38) 내의 탄소, 수소 등의 불순물 및 산소공공(vacancy)을 제거하기 위한 공정으로 자세하게 설명하면 다음과 같다.
플라즈마 어닐은 O2, N2O 및 N2와 O2의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 가스분위기, 300~400℃의 공정온도 및 0.1~1Torr의 공정압력에서 30~120초 동안 50~200W의 바이어스 파워로 플라즈마 처리하는 공정을 의미한다.
UV/O3 어닐은 300~450℃의 공정온도에서 2~10분 동안 15~30mW/cm2의 강도(intensity)로 UV/O3 처리하는 공정을 의미한다.
상부전극(39)은 도전막으로 형성하는 데, 예를 들면 원자층증착방식으로 형성하는 백금(Pt) 또는 루테늄(Ru)으로 형성하거나, 화학기상증착방식(Chemical Vapor Deposition)으로 형성하는 티타늄질화막(TiN)으로 형성할 수 있다.
이어서, 상부전극(39)이 형성된 기판(31) 전면에 층간절연막(40)을 형성한다.
층간절연막(40)은 산화막으로 형성하며, 예를 들면 BSG(Boro Silicate Glass)막, BPSG(Boro Phopho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막 및 SOG(Spin On Glass)막으로 이루어진 그룹 중에서 선택된 어느하나 또는 이들의 적층막으로 형성한다.
그리고, 층간절연막(40)은 셀영역과 주변회로영역에서 높이차 없이 형성되는데, 이는 셀영역에는 하부전극(35), 유전막(38) 및 상부전극(39)을 포함하는 캐패시터가 형성되어 있고, 주변회로영역에 희생막(33A)이 잔류하고 있어 셀영역과 주변회로영역간 높이차가 없기 때문이다.
이렇게, 층간절연막(40)이 셀영역과 주변회로영역에서 높이차 없이 형성될 경우, 층간절연막(40)의 표면을 용이하게 평탄화 - 상기 평탄화는 화학적기계적연마 또는 에치백으로 진행한다. - 할 수 있으며, 이에 따라 별도의 마스크 공정 없이 층간절연막(40)의 표면을 평탄화할 수 있다.
도면부호 H3와 H4는 셀영역에서 종래기술의 층간절연막 높이(H3)와 본 실시예의 층간절연막(40) 높이(H4)를 나타낸 것이다.
종래기술의 층간절연막의 경우 주변회로영역에 형성되는 층간절연막의 높이를 보장하기 위해 두껍게 형성해야 하는 반면, 본 실시예의 층간절연막(40)은 주변 회로영역에 잔류하는 희생막(33A)으로 인해 층간절연막(40)의 높이를 보장할 필요가 없어서 종래기술보다 낮게 형성할 수 있다.
전술한 바와 같은 본 발명의 실시예는 캐패시터의 형성 공정에서 셀영역과 주변회로영역의 높이차 발생을 방지하여, 후속 층간절연막 증착 후 진행하는 평탄화 공정을 단순화시킨다. 이는 풀딥아웃 공정에서 주변회로영역의 희생막(33A)을 보호하여 상술한 작용효과를 획득한다.
자세하게는, 셀영역에 하부전극(35)을 형성한 후, 주변회로영역의 희생막(33A) 상에 페리보호막(36A)을 형성한다. 이후, 풀딥아웃 공정을 진행하게 되면 셀영역에는 하부전극(35)이 잔류하고, 주변회로영역에는 희생막(33A)이 잔류하여 셀영역과 주변회로영역간 높이차 발생을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1c는 실린더형 캐패시터를 포함하는 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 실린더형 캐패시터를 포함하는 반도체 소자의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판 32 : 식각정지막
33A : 희생막 35 : 하부전극
38 : 유전막 39 : 상부전극
40 : 층간절연막

Claims (9)

  1. 셀영역과 주변회로영역이 구분된 기판상에 희생막을 형성하는 단계;
    상기 셀영역의 희생막을 선택적으로 식각하여 복수의 개방영역을 형성하는 단계;
    상기 개방영역 내에 하부전극을 형성하는 단계;
    상기 주변회로영역의 상기 희생막 상에 페리보호막을 형성하는 단계;
    상기 셀영역의 희생막을 제거하는 단계;
    상기 페리보호막을 제거하는 단계;
    상기 하부전극 상에 유전막 및 상부전극을 형성하는 단계;
    상기 상부전극이 형성된 기판 전면에 층간절연막을 증착하는 단계; 및
    상기 층간절연막을 평탄화하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 페리보호막을 비정질카본막으로 형성하고, 상기 희생막을 산화막으로 형성하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 셀영역의 희생막을 제거하는 단계는 습식케미컬을 이용하는 풀딥아웃 공정으로 진행하는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 습식케미컬은 HF와 NH4F가 5~20:1의 비율로 혼합된 BOE(Bufferd Oxide Etchant)용액인 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 페리보호막을 형성하는 단계는,
    상기 하부전극을 형성하는 단계 이후, 기판 전면에 비정질카본막을 증착하는 단계;
    상기 주변회로영역의 비정질카본막 상에 하드마스크막을 형성하는 단계; 및
    상기 하드마스크막을 식각장벽으로 상기 비정질카본막을 식각하여, 상기 셀영역의 희생막을 노출시키고, 상기 주변회로영역의 희생막 상에 형성된 페리보호막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 비정질카본막을 식각하여 셀영역의 희생막을 노출시킬 때, 상기 하부전극이 형성된 개방영역 내의 비정질카본막은 잔류하는 반도체 소자 제조 방법.
  7. 제5항에 있어서,
    상기 하드마스크막은 산화막으로 형성하는 반도체 소자 제조 방법.
  8. 제6항에 있어서,
    상기 하드마스크막은 상기 희생막 제거시 함께 제거되는 반도체 소자 제조 방법.
  9. 제2항에 있어서,
    상기 비정질카본막을 1~10Torr의 챔버압력, 250~600℃의 기판온도, C2H2, C3H6, C5H8 및 C9H12으로 이루어진 그룹 중에서 선택된 어느 하나의 비정질카본막의 소스가스, H2, Ar 및 He으로 이루어진 그룹 중에서 선택된 어느 하나의 반응가스 및 500~2000W의 바이어스 파워를 이용하여 형성하는 반도체 소자 제조 방법.
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