KR20060027747A - 금속전극들을 갖는 커패시터 제조방법 - Google Patents

금속전극들을 갖는 커패시터 제조방법 Download PDF

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Abstract

엠아이엠(metal-insulator-metal; MIM) 커패시터의 제조방법들을 제공한다. 이 방법은 기판 상에 금속 노드를 형성하는 것을 구비한다. 상기 금속 노드를 갖는 기판에 질화 공정을 이용하여 질화 금속 노드를 형성한다. 상기 질화 금속 노드의 상부 및 측벽들을 감싸는 유전막을 형성한다. 상기 유전막 상에 상부전극을 형성한다. 상기 금속 노드는 차례로 적층된 티타늄(Ti)막, 질화티타늄(TiN)막 및 텅스텐(W)막으로 형성할 수 있다. 상기 질화 공정은 가스 질화법 또는 플라즈마 질화법을 이용할 수 있다.

Description

금속전극들을 갖는 커패시터 제조방법{fabrication method of a metal-insulator-metal capacitor}
도 1 내지 도 4는 종래의 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 5 내지 도 10은 본 발명의 실시예에 따른 엠아이엠 커패시터 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 금속전극들을 갖는 커패시터 제조방법에 관한 것이다.
반도체소자들은 트랜지스터들, 커패시터들 및 상호연결부들을 포함한다. 상기 커패시터들의 각각은 서로 중첩된 상부 전극 및 하부 전극과 아울러서 이들 사이에 개재된 유전막으로 구성된다. 상기 커패시터를 구현하는 기술에는 MIS(Metal-Insulator-Silicon) 구조를 이용하는 방법이 있다. 상기 MIS 구조의 커패시터는 하부 전극인 스토리지 전극(storage electrode)으로서 폴리실리콘 전극이 사용된다. 그리고 상부 전극인 플레이트 전극(plate electrode)으로서 금속 전극이 사용된다. 상기 스토리지 전극과 상기 플레이트 전극 사이에 유전막이 개재된다. 그러나 상기 MIS 구조의 경우, 상기 폴리실리콘 전극과 상기 유전막의 계면에서 산화 반응이 일어나 전기적인 특성을 변화시키는 단점이 있다. 또한, 금속 플레이트 전극에 인가되는 전압의 크기에 따라 상기 캐패시터는 불균일한 정전 용량을 나타낸다. 예를 들어, 상기 폴리실리콘 스토리지 전극이 N형 불순물로 도핑되고 상기 금속 플레이트 전극에 음의 전압이 인가되면, 상기 폴리실리콘 스토리지 전극의 표면에 정공들이 유기된다. 즉 하부 전극의 표면에 공핍층(depletion layer)이 형성될 수 있으며, 이러한 공핍층의 폭은 음 전압의 크기에 따라 변화한다. 이로 인하여 캐패시터의 정전 용량이 일정하지 않고 전극들에 인가되는 전압의 크기에 따라 변화된다. 결국, 상기 MIS 구조의 캐패시터는 정교한 특성이 요구되는 반도체소자에는 부적합한 단점이 있다.
상술한 문제점들을 해결하기 위하여 금속전극들을 갖는 커패시터, 즉 엠아이엠 (metal-insulator-metal; MIM) 커패시터가 제안된 바 있다.
도 1 내지 도 3은 종래의 엠아이엠 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(도시하지 않음) 상에 하부 층간절연막(15)을 형성한다. 상기 하부 층간절연막(15) 내에 통상의 다마신 기술을 사용하여 도전성 플러그(16)를 형성한다. 상기 도전성 플러그(16)는 차례로 적층된 티타늄(Ti)막(17), 질화티타늄(TiN)막(18) 및 텅스텐(W)막(19)으로 형성하는 기술이 널리 사용된다. 상기 도전성 플러그(16)를 갖는 반도체기판의 전면 상에 상부 층간절연막(20)을 형성하고, 상기 상부 층간절연막(20) 및 상기 하부 층간절연막(15)을 패터 닝 하여 상기 도전성 플러그(16)를 노출시키는 트렌치(21)를 형성한다. 상기 트렌치(21)의 폭은 상기 도전성 플러그(16)의 폭보다 크게 형성하고, 상기 트렌치(21)의 바닥면은 상기 도전성 플러그(16)의 상부면 보다 아래에 위치하도록 형성한다. 즉, 상기 트렌치(21) 내에 상기 도전성 플러그(16)의 일부분이 돌출된다. 상기 트렌치(21)를 갖는 반도체기판의 전면 상에 하부 전극막(23) 및 유전막(25)를 순차적으로 형성한다. 상기 하부 전극막(23) 및 상기 유전막(25)은 상기 도전성 플러그(16)의 돌출부분을 덮도록 형성하고 연장되어 상기 트렌치(21) 내벽들을 덮도록 형성한다. 상기 하부 전극막(23)의 성막재료로는 질화티타늄(TiN)막이 널리 사용된다.
도 2를 참조하면, 상기 유전막(25)을 갖는 반도체기판의 전면 상에 장벽금속막(27) 및 상부 전극막(28)을 순차적으로 형성한다. 상기 장벽금속막(27)의 성막재료로는 질화티타늄(TiN)막이 널리 사용된다. 상기 상부 전극막(28)의 성막재료로는 텅스텐(W)막이 널리 사용된다.
도 3을 참조하면, 상기 하부 전극막(23), 상기 유전막(25), 상기 장벽금속막(27) 및 상기 상부 전극막(28)을 평탄화 하여 하부전극(23'), 유전막 패턴(25'), 장벽금속 패턴(27') 및 상부 전극 패턴(28')을 형성한다. 여기서, 상기 장벽금속 패턴(27') 및 상기 상부 전극 패턴(28')은 상부전극(30)의 역할을 한다. 상기 평탄화에는 상기 상부 층간절연막(20)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 널리 사용된다. 그러나 상기 하부전극(23'), 상기 유전막 패턴(25') 및 상기 상부전극(30)이 인접하여 노출되는 부분(B)은 오염 에 취약한 구조를 갖는다. 즉, 상기 하부전극(23'), 상기 유전막 패턴(25') 및 상기 상부전극(30)이 인접하여 노출되는 부분(B)에서 누설전류가 발생하기 쉽다.
상기와 같은 문제를 개선하기 위하여 상기 하부 전극막(23)을 생략하는 방법이 있다. 상기 하부 전극막(23)을 생략하는 경우, 상기 도전성 플러그(16)의 돌출부분을 감싸도록 상기 유전막(25)이 형성된다. 그러나 상기 도전성 플러그(16)의 측벽은 상기 티타늄(Ti)막(17)으로 되어있고, 상기 도전성 플러그(16)의 상부면은 상기 텅스텐(W)막(19)으로 되어있다. 또한, 상기 유전막(25)의 성막재료로는 산화막이 널리 사용된다. 상기 티타늄(Ti)막(17) 및 상기 텅스텐(W)막(19) 상에 상기 유전막(25)을 증착하는 경우, 상기 티타늄(Ti)막(17) 및 상기 텅스텐(W)막(19)을 산화시키는데 산소가 소모되어 초기에 증착되는 상기 유전막(25)은 산소가 부족한 상태가 된다. 그러나 산소가 부족한 상태로 증착된 상기 유전막(25)은 누설전류 특성 및 신뢰성이 저하된다. 또한, 상기 티타늄(Ti)막(17) 및 상기 텅스텐(W)막(19)의 불균일한 산화로 인하여 상기 티타늄(Ti)막(17) 및 상기 텅스텐(W)막(19)의 표면 거칠기가 불량해진다. 이에 더하여, 상기 티타늄(Ti)막(17) 및 상기 텅스텐(W)막(19)의 표면에 막질이 불량한 계면산화막이 형성된다. 그 결과, 정전용량의 감소를 초래한다.
상기한 문제점들을 해결하기 위하여 새로운 형태의 금속전극들을 갖는 커패시터가 제안된 바 있다. 상기 커패시터는 미국특허 제6,720,604 B1호에 "집적회로용 커패시터(Capacitor for an integrated circuit)"라는 제목으로 프릿징어 등(Fritzinger et al.)에 의해 개시된 바 있다.
도 4는 상기 미국특허 제6,720,604 B1호에 개시된 커패시터를 설명하기 위한 단면도이다.
도 4를 참조하면, 트렌치를 갖는 층간절연막(1) 내에 도전성 플러그가 배치된다. 상기 도전성 플러그는 차례로 적층된 티타늄(Ti)막(3), 질화티타늄(TiN)막(5) 및 텅스텐(W)막(7)으로 구성된다. 상기 도전성 플러그의 상부영역은 상기 트렌치 내에 돌출된다. 상기 도전성 플러그의 돌출된 부분을 감싸는 하부전극(9)이 배치된다. 상기 하부전극(9)은 텅스텐(W)막 또는 질화텅스텐(WN)막으로 형성된다. 상기 하부전극(9)을 감싸는 상부전극(13)이 배치되고, 상기 하부전극(9) 과 상기 상부전극(13) 사이에 유전막(11)이 개재된다. 그러나 상기 미국특허 제6,720,604 B1호에 개시된 커패시터를 구현하려면 상기 하부전극(9)을 형성하기 위한 증착공정 및 패터닝 공정이 필요하다. 또한, 상기 하부전극(9)이 텅스텐(W)막으로 형성되는 경우, 전술한 바와 같이 상기 유전막(11)은 누설전류 특성 및 신뢰성이 저하된다.
결론적으로, 누설전류 특성 및 신뢰성 저하를 방지할 수 있는 엠아이엠(metal-insulator-metal; MIM) 커패시터의 제조 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 누설전류 특성 및 신뢰성 저하를 방지할 수 있는 금속전극들을 갖는 커패시터의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 엠아이엠(metal-insulator-metal; MIM) 커패시터의 제조방법들을 제공한다. 이 방법은 기판 상에 금속 노드를 형성하는 것을 포함한다. 상기 금속 노드를 갖는 기판에 질화 공정을 이용하여 질화 금속 노드를 형성한다. 상기 질화 금속 노드의 상부 및 측벽들을 감싸는 유전막을 형성한다. 상기 유전막 상에 상부전극을 형성한다.
상기 기판은 예를 들어 실리콘기판과 같은 반도체기판으로 형성할 수 있다.
상기 금속 노드는 차례로 적층된 티타늄(Ti)막, 질화티타늄(TiN)막 및 텅스텐(W)막으로 형성할 수 있다. 그러나 상기 금속 노드는 텅스텐(W)막 만으로 형성할 수도 있다.
상기 질화 공정은 가스 질화법 또는 플라즈마 질화법을 이용할 수 있다. 상기 가스 질화법은 예를 들어, 암모니아(NH3)가스를 질화제로 사용하고 500도C 내지 900도C 온도에서 10초 내지 900초간 처리하는 것을 포함할 수 있다. 상기 플라즈마 질화법은 예를 들어, 암모니아(NH3) 또는 질소(N2) 플라즈마를 질화제로 사용하고 300도C 내지 600도C 온도에서 10초 내지 900초간 처리하는 것을 포함할 수 있다. 그 결과, 상기 금속 노드의 노출부에는 금속 질화막들이 형성될 수 있다. 여기서, 상기 금속 노드가 차례로 적층된 티타늄(Ti)막, 질화티타늄(TiN)막 및 텅스텐(W)막으로 구성된 경우, 상기 금속 노드의 상부에 질화텅스텐(WN)막이 형성되고, 동시에 상기 금속 노드의 노출된 측벽들에 질화티타늄(TiN)막들이 형성될 수 있다. 또한, 상기 금속 노드가 상기 텅스텐(W)막 만으로 구성된 경우, 상기 금속 노드의 상부 및 노출된 측벽들에 질화텅스텐(WN)막이 형성될 수 있다.
상기 유전막은 실리콘질화막(SiN), 알루미늄산화막(AlO), 하프늄산화막 (HfO), 탄탈륨산화막(TaO), 란타늄산화막(LaO), 지르코늄산화막(ZrO), 티타늄산화막(TiO) 및 니오브산화막(NbO) 으로 이루어진 일군에서 선택된 적어도 하나의 물질막으로 형성할 수 있다. 또한, 상기 유전막은 실리콘질화막(SiN), 알루미늄산화막(AlO), 하프늄산화막(HfO), 탄탈륨산화막(TaO), 란타늄산화막(LaO), 지르코늄산화막(ZrO), 티타늄산화막(TiO) 및 니오브산화막(NbO) 으로 이루어진 일군에서 선택된 적어도 두개의 복층막으로 형성할 수도 있다.
상기 상부전극은 차례로 적층된 장벽금속 패턴 및 상부 금속전극 패턴으로 형성할 수 있다. 그러나 상기 상부전극은 상부 금속전극 패턴만으로 형성할 수도 있다. 상기 상부 금속전극 패턴은 텅스텐(W)막으로 형성할 수 있다. 상기 장벽금속 패턴은 질화티타늄(TiN)막으로 형성할 수 있다.
본 발명의 다른 방법은 기판 상에 하부 층간절연막을 형성하고, 상기 하부 층간절연막 내에 금속 노드를 형성하는 것을 포함한다. 상기 금속 노드를 갖는 기판 전면 상에 상부 층간절연막을 형성한다. 상기 상부 층간절연막 및 상기 하부 층간절연막을 패터닝 하여 상기 금속 노드의 상부면 및 측벽들을 노출시킨다. 상기 금속 노드의 노출부에 질화 공정을 이용하여 질화 금속 노드를 형성한다. 상기 질화 금속 노드의 상부 및 노출된 측벽들을 감싸는 유전막을 형성한다. 상기 유전막 상에 상부전극을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내 용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 5 내지 도 10은 본 발명의 실시예에 따른 엠아이엠 커패시터의 제조방법들을 설명하기 위한 단면도들이다.
도 5를 참조하면, 기판(50) 상에 하부 층간절연막(51)을 형성한다. 상기 하부 층간절연막(51) 내에 통상의 다마신 기술을 사용하여 금속 노드(56)를 형성한다. 상기 기판(50)은 실리콘기판과 같은 반도체기판일 수 있다. 상기 하부 층간절연막(51)은 예를 들어, P-TEOS(plasma- tetra ethyl ortho silicate)막과 같은 절연막으로 형성할 수 있다. 상기 금속 노드(56)는 차례로 적층된 티타늄(Ti)막(53), 질화티타늄(TiN)막(54) 및 텅스텐(W)막(55)으로 형성할 수 있다. 또한, 상기 금속 노드(56)는 상기 텅스텐(W)막(55)과 같은 금속막 만으로 형성할 수도 있다. 상기 하부 층간절연막(51) 및 상기 금속 노드(56)의 상부면들은 실질적으로 동일한 평면상에 형성될 수 있다.
도 6을 참조하면, 상기 금속 노드(56)를 갖는 기판(50) 전면 상에 상부 층간절연막(57)을 형성한다. 상기 상부 층간절연막(57)은 예를 들어, P-TEOS(plasma- tetra ethyl ortho silicate)막과 같은 절연막으로 형성할 수 있다.
도 7을 참조하면, 상기 상부 층간절연막(57) 및 상기 하부 층간절연막(51)을 연속적으로 패터닝 하여 상기 금속 노드(56)의 상부면 및 측벽들을 노출시키는 트렌치(60)를 형성한다.
상기 상부 층간절연막(57) 및 상기 하부 층간절연막(51)을 패터닝하기 위한 공정은, 상기 상부 층간절연막(57)이 형성된 기판(50)을 덮는 포토레지스트 패턴(도시하지 않음)을 형성하는 것과, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부 층간절연막(57) 및 상기 하부 층간절연막(51)을 식각 하는 것과, 상기 포토레지스트 패턴을 제거하는 것을 포함한다.
상기 트렌치(60)의 폭은 상기 금속 노드(56)의 폭보다 크게 형성하고, 상기 트렌치(60)의 바닥면은 상기 금속 노드(56)의 상부면 보다 아래에 위치하도록 형성할 수 있다. 즉, 상기 트렌치(60) 내에 상기 금속 노드(56)의 일부분이 돌출된다. 여기서, 상기 금속 노드(56)가 차례로 적층된 티타늄(Ti)막(53), 질화티타늄(TiN)막(54) 및 텅스텐(W)막(55)으로 구성된 경우, 상기 트렌치(60) 내에 상기 텅스텐(W)막(55)의 상부면이 노출되고 상기 티타늄(Ti)막(53)의 측벽이 노출될 수 있다. 또한, 상기 금속 노드(56)가 상기 텅스텐(W)막(55) 만으로 구성된 경우, 상기 트렌치(60) 내에 상기 텅스텐(W)막(55)의 상부면 및 측벽들이 노출될 수 있다.
도 8을 참조하면, 상기 트렌치(60)를 갖는 기판(50)에 질화 공정을 이용하여 질화 금속 노드(56')를 형성한다. 구체적으로, 상기 금속 노드(56)의 노출부에는 상기 질화 공정에 의하여 금속 질화막들(64, 65)이 형성될 수 있다. 여기서, 상기 금속 노드(56)가 차례로 적층된 티타늄(Ti)막(53), 질화티타늄(TiN)막(54) 및 텅스 텐(W)막(55)으로 구성된 경우, 상기 금속 노드(56)의 상부에 질화텅스텐(WN; 65)막이 형성되고, 동시에 상기 금속 노드(56)의 노출된 측벽들에 질화티타늄(TiN)막들(64)이 형성될 수 있다. 또한, 상기 금속 노드(56)가 상기 텅스텐(W)막(55) 만으로 구성된 경우, 상기 금속 노드(56)의 상부 및 노출된 측벽들에 질화텅스텐(WN; 65)막이 형성될 수 있다.
상기 질화 공정은 가스 질화법 또는 플라즈마 질화법을 이용할 수 있다. 상기 가스 질화법은 예를 들어, 암모니아(NH3)가스를 질화제로 사용하고 500도C 내지 900도C 온도에서 10초 내지 900초간 처리하는 것을 포함할 수 있다. 상기 플라즈마 질화법은 예를 들어, 암모니아(NH3) 또는 질소(N2) 플라즈마를 질화제로 사용하고 300도C 내지 600도C 온도에서 10초 내지 900초간 처리하는 것을 포함할 수 있다.
도 9를 참조하면, 상기 질화 금속 노드(56')를 갖는 기판(50) 상에 유전막(67), 장벽금속막(69) 및 상부 금속전극막(70)을 차례로 형성한다. 상기 유전막(67)은 실리콘질화막(SiN), 알루미늄산화막(AlO), 하프늄산화막(HfO), 탄탈륨산화막(TaO), 란타늄산화막(LaO), 지르코늄산화막(ZrO), 티타늄산화막(TiO) 및 니오브산화막(NbO) 으로 이루어진 일군에서 선택된 적어도 하나의 물질막으로 형성할 수 있다. 이에 더하여, 상기 유전막(67)은 실리콘질화막(SiN), 알루미늄산화막(AlO), 하프늄산화막(HfO), 탄탈륨산화막(TaO), 란타늄산화막(LaO), 지르코늄산화막(ZrO), 티타늄산화막(TiO) 및 니오브산화막(NbO) 으로 이루어진 일군에서 선택된 적어도 두개의 복층막으로 형성할 수도 있다. 상기 장벽금속막(69)은 질화티타늄(TiN)막으 로 형성할 수 있다. 상기 상부 금속전극막(70)은 텅스텐(W)막으로 형성할 수 있다.
도 10을 참조하면, 상기 장벽금속막(69) 및 상기 상부 금속전극막(70)을 평탄화 하여 장벽금속 패턴(69')및 상부 금속전극 패턴(70')을 형성한다. 상기 평탄화에는 상기 상부 층간절연막(57)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 상기 장벽금속 패턴(69') 및 상기 상부 금속전극 패턴(70')은 상부전극(71)의 역할을 한다. 그러나 상기 장벽금속 패턴(69')은 생략될 수도 있다. 상기 상부전극(71) 및 상기 상부 층간절연막(57)의 상부면들은 실질적으로 동일한 평면상에 형성될 수 있다.
한편, 상기 질화 금속 노드(56')는 하부전극으로 사용된다. 또한, 상기 질화 금속 노드(56')는 상기 질화 공정에 의하여 형성된 상기 금속 질화막들(64, 65)을 갖는다. 상기 유전막(67) 증착 시 상기 질화 금속 노드(56') 상에 산화막을 형성하여도, 상기 금속 질화막들(64, 65)로 인하여, 상기 질화 금속 노드(56')는 더 이상 산화되지 않는다. 그러므로 누설전류 특성 및 신뢰성이 우수한 상기 유전막(67)의 형성이 가능해진다. 이에 더하여, 상기 유전막(67) 증착 시 상기 질화 금속 노드(56') 상에 산화막을 형성하여도, 상기 질화 금속 노드(56') 상에 막질이 불량한 계면산화막이 형성되는 것으로부터 방지된다. 즉, 계면산화막으로 인한 정전용량 감소와 같은 문제가 개선된다.
본 발명에 따라 제조할 수 있는 엠아이엠(metal-insulator-metal; MIM) 커패시터는 의사 에스램(Pseudo SRAM)과 같이 디램(DRAM)에 비하여 상대적으로 저용량의 단위면적당 커패시턴스 값을 요하는 반도체소자들에 유용하게 사용할 수 있다.
상술한 바와 같이 본 발명에 따르면, 하부전극으로 사용되는 질화 금속 노드가 형성된다. 상기 질화 금속 노드는 질화 공정에 의하여 형성된 금속 질화막들을 갖는다. 상기 질화 금속 노드 상에 차례로 적층된 유전막 및 상부전극이 형성된다. 따라서 상기 유전막으로 산화막을 증착하여도 상기 질화 금속 노드는 더 이상 산화되지 않는다. 결과적으로, 누설전류 특성 및 신뢰성이 우수한 엠아이엠(metal-insulator-metal; MIM) 커패시터를 제조할 수 있다.

Claims (20)

  1. 기판 상에 금속 노드를 형성하고,
    상기 금속 노드를 갖는 기판에 질화 공정을 이용하여 질화 금속 노드를 형성하고,
    상기 질화 금속 노드의 상부 및 측벽들을 감싸는 유전막을 형성하고,
    상기 유전막 상에 상부전극을 형성하는 것을 포함하는 엠아이엠 커패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 기판은 반도체기판인 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 금속 노드는 차례로 적층된 티타늄(Ti)막, 질화티타늄(TiN)막 및 텅스텐(W)막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 금속 노드는 텅스텐(W)막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 질화 금속 노드는 금속 질화막을 갖는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  6. 제 5 항에 있어서,
    상기 금속 질화막은 질화티타늄(TiN)막 및 질화텅스텐(WN)막인 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  7. 제 5 항에 있어서,
    상기 금속 질화막은 질화텅스텐(WN)막인 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  8. 제 5 항에 있어서,
    상기 금속 질화막은 암모니아(NH3) 분위기에서 열반응 시키어 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  9. 제 5 항에 있어서,
    상기 금속 질화막은 암모니아(NH3) 또는 질소(N2)를 사용하는 플라즈마 법으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 유전막은 실리콘질화막(SiN), 알루미늄산화막(AlO), 하프늄산화막(HfO), 탄탈륨산화막(TaO), 란타늄산화막(LaO), 지르코늄산화막(ZrO), 티타늄산화막(TiO) 및 니오브산화막(NbO) 으로 이루어진 일군에서 선택된 적어도 하나의 물질막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  11. 제 1 항에 있어서,
    상기 유전막은 실리콘질화막(SiN), 알루미늄산화막(AlO), 하프늄산화막(HfO), 탄탈륨산화막(TaO), 란타늄산화막(LaO), 지르코늄산화막(ZrO), 티타늄산화막(TiO) 및 니오브산화막(NbO) 으로 이루어진 일군에서 선택된 적어도 두개의 복층막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  12. 제 1 항에 있어서,
    상기 상부전극은 차례로 적층된 장벽금속 패턴 및 상부 금속전극 패턴으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  13. 제 1 항에 있어서,
    상기 상부전극은 상부 금속전극 패턴으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  14. 제 12 항에 있어서,
    상기 상부 금속전극 패턴은 텅스텐(W)막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  15. 제 12 항에 있어서,
    상기 장벽금속 패턴은 질화티타늄(TiN)막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  16. 기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 내에 금속 노드를 형성하고,
    상기 금속 노드를 갖는 기판 전면 상에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막 및 상기 하부 층간절연막을 패터닝 하여 상기 금속 노드의 상부면 및 측벽들을 노출시키고,
    상기 금속 노드의 노출부에 질화 공정을 이용하여 질화 금속 노드를 형성하고,
    상기 질화 금속 노드의 상부 및 노출된 측벽들을 감싸는 유전막을 형성하고,
    상기 유전막 상에 상부전극을 형성하는 것을 포함하는 엠아이엠 커패시터 제조방법.
  17. 제 16 항에 있어서,
    상기 질화 금속 노드는 금속 질화막을 갖는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  18. 제 17 항에 있어서,
    상기 금속 질화막은 질화티타늄(TiN)막 및 질화텅스텐(WN)막인 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  19. 제 17 항에 있어서,
    상기 금속 질화막은 암모니아(NH3) 분위기에서 열반응 시키어 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  20. 제 17 항에 있어서,
    상기 금속 질화막은 암모니아(NH3) 또는 질소(N2)를 사용하는 플라즈마 법으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
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