CN1149662C - 用于制作无阻挡层的半导体存储器装置的方法 - Google Patents

用于制作无阻挡层的半导体存储器装置的方法 Download PDF

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Abstract

特别是在用铁电的材料作为存储电介质的情况下用于制作半导体存储器装置的方法，其中，存储电容器的一个第一电极和一个选择晶体管之间的导通连接部在淀积存储电介质之后才被建立；以及用该制作方法制作出的存储器装置。

Description

用于制作无阻挡层的半导体 存储器装置的方法
本发明涉及一种用于制作集成的半导体存储器装置的方法和一种用该方法制作的存储器装置。
以半导体为衬底的存储器装置通常由许多个分别具有一个选择晶体管和一个与该选择晶体管相连的存储电容器的存储单元构成。在制成这种存储器装置的过程中，第一电极通常被覆在导通连接部上，其中，分别有一个导通连接部使第一电极中的一个第一电极与选择晶体管中的一个选择晶体管连接。存储电解质被敷到第一电极上，第二电极又被敷到上述存储电介质上，使第一电极和第二电极以及其间的存储电介质形成一个与选择晶体管之一相连的存储电容器。
这种存储器装置譬如已由JP 5-343615A公开。该公开的存储器装置具有第一和第二电极，该第一和第二电极位于半导体衬底之上的绝缘层的表面上并垂直于该绝缘层的表面。
用新型的铁电材料作为存储容器的存储电介质可制作出在失去供电压后不丢失其以电荷的形式被存储的信息的并且无需因出现漏电流定期刷新其存储内容的半导体存储器。
采用绝大部分迄今公开的此种铁电材料的问题在于在半导体过程中对这些铁电材料的加工。淀积绝大部分此种铁电材料是在含氧的气氛中在高温下进行的。在上述方法中，其中存储电介质被敷在第一电极上，第一电极又处在一个通往选择晶体管之一的、导通的连接部上，采用此种铁电材料会导致导通连接部氧化，因为氧化在铁电材料的淀积过程中穿过第一电极朝导通接部扩散并使导通接部氧化。导通连接部氧化意味着存储单元的存储电容器和选择晶体管之间的电气连接的中断，使存储单元不再具有功能。
用于避免在铁电材料淀积过程中导致导通连接部氧化的技术方案规定，在导通接部和第一电极之间敷加阻挡层，其中，阻挡层必须是可导电的，而又必须能抗氧化的并必须防止氧气穿过该阻挡层扩散。采用阻挡层的缺点在于难于寻找适合的材料，这种材料既能导电，又能阻止氧气通过并可抗氧化，并且能以适宜的方式被敷到导通接部上。
本发明的任务在于提供一种制作集成的半导体存储器装置的方法，在该方法中可用铁电材料建立待建立的存储电容器的存储电介质并且可弃用导通连接部和第一电极之间的阻挡层，据此，特别是不出现上述缺点，本发明的另一任务在于提供按上述方法制作的存储器装置。
解决上述任务的技术方案在于一种用于制作集成的半导体存储器装置的、具有如下方法步骤的方法：
—制备一个由具有半导体衬底和一个位于该半导体衬底上的绝缘层的选择晶体管构成的结构，
—在选择晶体管的位于半导体衬底内的源极区的上方的绝缘层中建立通路接触孔，
—把一辅助层敷在绝缘层的以下被称作第一主面的表面上并随后在该辅助层上蚀刻出凹槽，
—在凹槽的侧面上建立第一电极，
—把存储电介质敷到第一电极上，
—把第二电极敷到存储电介质的暴露面上，
—去除辅助层，
—分别在第一电极之一和选择晶体管之一的源极区之间建立导通连接部。
在发明的、用于制作存储器装置的方法中，在存储电介质被淀积之后才建立两个电极之一，在此是第一电极，和选择晶体管之间的导通连接部。
该方法适于把任何的电介质用作集成的半导体存储器装置中的存储电容器的存储电介质。该方法特别适于把铁电的材料用作存储电介质，因为在发明的方法中不会出现前面提及的问题，如在存储电介质淀积过程中的导通连接部的氧化问题。此外，发明的方法是可借助迄今公开的、用于制作存储器装置的方法轻易地实施的。
发明的改进是从属权利要求的主题。
可考虑用不同的方法在凹槽的侧面上建立第一电极。发明的一个实施形式规定，通过朝第一主面淀积由电极材料构成的第一层建立第一电极，其中，该第一层随后被分割成后来的第一电极的面的分段。该分割最好是通过从辅助层的平行于第一主面伸展的面上和/或从第一主面的暴露的范围上去除第一层来完成。第一主面的暴露的范围譬如通过在辅助层中建立凹槽可得以形成，其中，凹槽范围内的辅助层是完全被去除了的。凹槽的截面最好呈矩形，据此，形成的第一电极几乎是垂直于第一主面的。
随后，建立存储电介质和第二电极，最好是通过相继的淀积把一电介质层朝第一主面方向敷到第一电极上并随后把由电极材料构成的第二层朝第一主面方向敷到电介质层上进行的。然后，从辅助层的平行于第一主面伸展的、位于凹槽之外的面上去除这两层新敷加的电介质层和由电极材料构成的第二层。为了能在下一方法步骤中去除辅助层，去除上述两层新敷加的电介质层和由电极材料构成的第二层是必要的。
为了在去除辅助层之后稳定由第一电极、存储电介质和第二电极构成的、在应用具有矩形截面的凹槽的情况下几乎垂直于第一主面的存储电容器，在发明的另一实施形式中建议，朝第一主面方向淀积一稳定层，该稳定层随后部分地连同电介质层和第二层从辅助层的平行于第一主面伸展的面上被去除。剩余的稳定层在部分地去除电介质层和第二层之后保留在凹槽内。
为了能在下一方法步骤中从第一主面上和从通路接触孔中完全去除辅助层，从辅助层的平行于第一主面伸展的面上去除电介质层、由电极材料构成的第二层和或许还去除稳定层是必要的。
在去除辅助层之后，选择晶体管的源极区得以暴露并可与相应的第一电极连接。发明的一个实施形式规定，导通连接部的建立是通过向一个处于第一电极之内的范围填充导电材料完成的。
按照发明的一个实施形式用作存储电介质的、迄今公开的绝大部分铁电材料的铁电性能与温度有关。这些铁电材料在表示其特性的温度以下时呈铁电特性，而在该表示其特性的温度以上时则呈顺电特性，其中，在顺电状态下的介电常数远远高于迄今所用的存储电介质的介电常数。在几种铁电材料中，在其以下呈铁电性能的温度是很低的，因此，从技术角度着眼，采用的是仅以顺电状态出现的铁电材料，其顺电状态下的介质常数分别大于10，最好是大于100。
发明的一个实施形式规定，把其介电常数分别大于10的材料用作存储电介质，这些材料譬如可以是在前面提及的、在表示其特性的温度以上被采用的铁电材料。
发明的一个实施形式规定，把氧化的电介质用作存储电介质。属于此类物质的譬如有SBTN SrBi2(Ta1-xNbx)2O9、SBT SrBi2Ta2O9、PZT(Pb、Zr)TiO3、BST(Ba、Sr)TiO3或ST SrTiO3。分子式(Pb·Zr)TiO3指的是PbxZr1-xTiO3。Pb和Zr在该物质中所占的份额可改变，其中，由Pb和Zr构成的配比确定是该电介质的温度特性，即确定温度，在该温度以下时，该电介质具有铁电性能，而在该温度以上时，该电介质具有顺电性能。分子式(Ba·Sr)TiO3指的是BaxSr1-xTiO3，在该物质中，温度特性主要可取决于Ba与Sr之比。所述物质的上述列表肯定是不完整的。这些物质之一被选作存储电介质主要与制作过程中的加工因素有关并且也与半导体存储器装置的应用时的因素，如环境温度有关。
按照发明的方法制作出的半导体存储器装置是从属权利要求9至12的主题。
下面借助附图结合实施例详细说明本发明。附图所示为：
图1发明的、用于制作存储器装置的方法，
图2按照该方法制作的存储器装置的俯视图。
在以下附图中，在没有另外说明的情况下，相同的标号表示具有相同意义的相同构成部分。
在图1中借助多个在图1a至1k中示出的方法步骤说明了发明的、用于制作存储器装置的方法。
图1a示出由选择晶体管2构成的结构的一个局部的截面图，这些选择晶体管2具有半导体衬底3，在半导体衬底3上敷有一绝缘层10。所示的选择晶体管2的一个漏极区6和一个源极区4位于半导体衬底3中，选择晶体管的一个栅极8位于其上方的绝缘层10内。源极区4和源极区6可譬如由半导体衬底3的具有与半导体衬底3的导电类型相反的导电类型的参杂的范围构成。在源极区4的上方置入绝缘层10中的通路接触孔可使以后建立选择晶体管2的源极区4和设在绝缘层10的第一主面上的电极之间的导通连接部成为可能。为清晰起见，在下面的图中不明显地示出半导体衬底3并且不标示漏极区6和栅极8的标号。此外，在下面的图中也不示出附加的接线，如在这种半导体存储器装置中通常使一定数量的选择晶体管2相互连接的字线和位线。这种由选择晶体管2构成的结构可是完全预制的并可用于不同的、用以制作具有各种各样规格的存储电容器的存储器装置的方法。
图1b示出了图1a所示的、由选择晶体管2构成的结构在经过下一方法步骤后的状况，在该下一方法步骤中，一具有凹槽15的辅助层16被敷在绝缘层10的第一主面14上。在该实施例中所示的凹槽具有矩形的截面并可譬如通过对辅助层16进行各向异性的蚀刻被建立。譬如氮化硅Si3N4可被用作构成辅助层的材料。如图所示，辅助层也填满了选择晶体管2的源极区4上方的通路接触孔12。在图示的实施例中，在凹槽15的范围内，绝缘层10的第一主面14的部分是暴露的。但也可规定其深度小于辅助层16的厚度的凹槽，据此，第一主面14是完全没覆盖的。
图1c示出了图1b所示的结构在经过后步方法步骤后的状况，在这些方法步骤中，第一电极18被敷在辅助层16的侧面20上。建立第一电极可譬如通过朝第一主面14方向淀积由电极材料构成的第一层来完成，其中，通过从辅助层16的平行于第一主面14伸展的面上和从第一主面的暴露的部分上去除第一层可得到第一电极18。从上面提及的部分上去除第一层可譬如通过对由电极材料构成的第一层进行各向异性的蚀刻来完成，据此，只在辅助层的几乎垂直于主面14伸展的侧面20上保留有第一层。譬如铂可被用作由电极材料构成的第一层的材料。
图1d示出了图1c所示的结构在下一方法步骤后的状况，在该下一方法步骤中，在图1c所示的结构上首先淀积电介质层22′并随后在电介质层22′上淀积由电极材料构成的第二层24′。在下一方法步骤中，一稳定层26′被淀积在图1d所示的结构上，据此，得出图1e所示的结构截面。譬如多晶硅或一种绝缘材料可被用作稳定层26′的材料。
图1f示出了图1e所示的结构在去除了该结构的在位于在图1e中绘出的A-A′线的上方各层之后的状况。如图1f所示，在去除上述各层之后，辅助层16朝上是暴露的并且电介质22′、由电极材料构成的第二层24′和稳定层26′在凹槽15之外是从辅助层16的平行于第一主面伸展的面上被去除了的。去除这些层可譬如通过CMP(化学机械抛光)过程来完成。如图1e所示，线A-A′的选择准则在于，在去除上述各层时，辅助层的一小部分也被去除。据此，即使存在不平度，也可确保所述的各层从所希望的范围上被去除。电介质层22′的、由电极材料构成的第二层24′的和稳定层26′的留在凹槽15中的部分在下面依照上述次序被称作存储电介质22、第二电极24和稳定装置26。
图1g示出了图1f所示的结构在下一方法步骤后的状况，在该下一方法步骤中，辅助层16从第一主面14上并从通路接触孔12中完全被去除。在该图中，稳定装置26的功能变得清晰可见，这些稳定装置26机械地稳定留存在第一主面14上的、由第一电极18、存储电介质22和第二电极24构成的存储电容器。
图1h示出了图1f所示的结构在下一方法步骤后的状况，在该下一方法步骤中，由导电材料，如多晶硅构成的第三层28′被淀积。该导电材料的功能是建立选择晶体管的源极区4和存储电容器的第一电极18之间的导通连接部。在下一方法步骤中，由导电材料构成的第三层28′必须如此地被去除，即只分别是选择晶体管2之一与第一电极18之一相连。如此地去除第三层28可譬如通过化学机械抛光过程来完成，据此，第三层28′被一直蚀刻至该第三层28′的高度不再超过第一电极18的高度为止。
在图示的实施例中，蚀刻至图1h所示的、位于第一电极18下方的线BB′为止，因此，存储电容器的一小部分也可被去除。据此，如图1i所示，可保证建立分别使第一电极18之一和选择晶体管2之一的源极区4连接的导通连接部28。
图1k示出了图1i所示的结构在下一方法步骤之后的状况，在该下一方法步骤中，第二绝缘层30被淀积在图1i所示的结构上。在半导体存储器装置中所用的存储电容器的电容与第一电极18的面积成正比。图示的实施例表明，通过提高第一电极18可进一步增加存储电容器的电容。
图2以俯视图的形式示出了用发明的方法制作的半导体存储装置的一部分，在该局部示图中示出了四个存储单元。该俯视图表明，第一电极18包括绝缘层10的第一主面14的一部分，在该部分内分别设有通路接触孔12，通过通路接触孔12，第一电极18和选择晶体管2之一的位于该接触孔12之下的源极区4之间的连接部被建立。此外，图2还示出了位于存储电容器之间的稳定装置26。

Claims (7)

1.一种用于制作集成的半导体存储器装置的、具有如下方法步骤的方法：
—制备一个由具有半导体衬底(3)和一个位于该半导体衬底(3)上的绝缘层(10)的选择晶体管(2)构成的结构，
—在位于选择晶体管(2)的源极区(4)的上方的绝缘层(10)中建立通路接触孔(12)，
—把一辅助层(16)敷在绝缘层(10)的表面(14)上并随后在该辅助层(16)上蚀刻出凹槽(15)，
—在凹槽(15)的侧面(20)上建立第一电极(18)，
—把存储电介质(22)敷到第一电极(18)上，
—把第二电极(24)敷到存储电介质(22)的暴露面上，
—去除辅助层(16)，
—分别在第一电极(18)之一和选择晶体管(2)之一的源极区(4)之间建立导通连接部(28)；
—通过淀积由电极材料构成的第一层建立第一电极(18)，该第一层随后从辅助层的平行于绝缘层(10)的表面(14)伸展的面上和从绝缘层(10)的表面(14)的暴露的范围上被去除；
—敷设存储电介质(22)和建立第二电极是通过一电介质层(22′)和由电极材料构成的一第二层(24′)在朝向绝缘层(10)的表面(14)方向上的相继沉积而成的，然后，从辅助层(16)的平行于绝缘层(10)的表面(14)伸展的、位于凹槽(15)之外的面上去除这两个层(22′、24′)。
2.按照权利要求1所述的方法，其特征在于，在从辅助层(16)的平行于表面(14)伸展的面上去除两层(22′、24′)之前，一稳定层(26′)被淀积在第二层(24′)上，该稳定层(26′)在去除两层(22′、24′)时该稳定层(26′)在凹槽(15)外面的部分被去除。
3.按照权利要求1所述的方法，其特征在于，建立导通连接部(28)是通过用导电的材料填满位于第一电极(18)内的区域完成的。
4.按照以上权利要求1到3之一所述的方法，其特征在于，存储电介质具有铁电的性能。
5.按照以上权利要求1到3之一所述的方法，其特征在于，存储电介质(22)具有大于10的介电常数。
6.按照以上权利要求1到3之一所述的方法，其特征在于，存储电介质(22)是一种氧化的电介质。
7.按照以上权利要求1到3之一所述的方法，其特征在于，存储电介质(22)是SBTN SrBi2(Ta1-xNbx)2O9，SBT SrBi2Ta2O9，PZT(Pb、Zr)TiO3，BST(Ba、Sr)TiO3或ST SrTiO3。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19834649C1 (de) * 1998-07-31 2000-03-16 Siemens Ag Verfahren zum Herstellen einer Speicherzelle
US6265280B1 (en) * 1999-11-29 2001-07-24 Chartered Semiconductor Manufacturing, Inc. Method for manufacturing a cylindrical semiconductor capacitor
US6323099B1 (en) * 2000-02-02 2001-11-27 Advanced Micro Devices High k interconnect de-coupling capacitor with damascene process
US6413832B1 (en) * 2001-01-08 2002-07-02 United Microelectronics Corp. Method for forming inner-cylindrical capacitor without top electrode mask
KR100390849B1 (ko) * 2001-06-30 2003-07-12 주식회사 하이닉스반도체 하프늄산화막을 구비하는 캐패시터의 제조 방법
US20030052365A1 (en) * 2001-09-18 2003-03-20 Samir Chaudhry Structure and fabrication method for capacitors integratible with vertical replacement gate transistors
JP4218350B2 (ja) * 2002-02-01 2009-02-04 パナソニック株式会社 強誘電体薄膜素子およびその製造方法、これを用いた薄膜コンデンサ並びに圧電アクチュエータ
TWI303090B (en) * 2002-08-13 2008-11-11 Lam Res Corp Method for in-situ monitoring of patterned substrate processing using reflectometry
US6638830B1 (en) * 2002-09-18 2003-10-28 United Microelectronics Corp. Method for fabricating a high-density capacitor
US6706588B1 (en) * 2003-04-09 2004-03-16 Infineon Technologies Ag Method of fabricating an integrated circuit having embedded vertical capacitor
US8524599B2 (en) * 2011-03-17 2013-09-03 Micron Technology, Inc. Methods of forming at least one conductive element and methods of forming a semiconductor structure
US9537093B1 (en) * 2016-02-16 2017-01-03 Macronix International Co., Ltd. Memory structure

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2528731B2 (ja) * 1990-01-26 1996-08-28 三菱電機株式会社 半導体記憶装置およびその製造方法
JP2564972B2 (ja) * 1990-06-18 1996-12-18 三菱電機株式会社 半導体記憶装置およびその製造方法
KR940006682B1 (ko) * 1991-10-17 1994-07-25 삼성전자 주식회사 반도체 메모리장치의 제조방법
US5313089A (en) * 1992-05-26 1994-05-17 Motorola, Inc. Capacitor and a memory cell formed therefrom
JP3250257B2 (ja) * 1992-06-09 2002-01-28 セイコーエプソン株式会社 半導体装置及びその製造方法
DE4222467C1 (zh) * 1992-07-08 1993-06-24 Siemens Ag, 8000 Muenchen, De
JP2550852B2 (ja) * 1993-04-12 1996-11-06 日本電気株式会社 薄膜キャパシタの製造方法
JP2956482B2 (ja) * 1994-07-29 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法
JP3152859B2 (ja) * 1994-09-16 2001-04-03 株式会社東芝 半導体装置の製造方法
KR100416733B1 (ko) * 1995-03-20 2004-07-05 삼성전자주식회사 강유전성캐패시터
KR0170308B1 (ko) * 1995-12-05 1999-02-01 김광호 강유전체 캐패시터의 제조방법
TW312831B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor(3)
US5946569A (en) * 1996-12-02 1999-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. DRAM contact process by localized etch-stop removal
US5972769A (en) * 1996-12-20 1999-10-26 Texas Instruments Incoporated Self-aligned multiple crown storage capacitor and method of formation

Also Published As

Publication number Publication date
KR100491580B1 (ko) 2005-05-27
CN1227000A (zh) 1999-08-25
EP0931341A1 (de) 1999-07-28
DE59705912D1 (de) 2002-01-31
JP3732524B2 (ja) 2006-01-05
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