KR19990057944A - 반도체 장치의 고유전체 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 공정에 관한 것이며, 더 자세히는 유전체로서 고유전체를 사용하는 기가 디램급 반도체 장치의 고유전체 캐패시터 제조 공정에 관한 것이다. 본 발명은 고온 산소 분위기의 공정을 거치더라도 안정성을 계속 유지할 수 있는 고유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다. 본 발명은 하부전극 확산방지막으로서 종래의 티타늄(Ti)/질화티타늄(TiN)막 구조 대신에 티타늄/산화티타늄(TiOx, x ≈ 2)막 구조를 사용한다. 산화티타늄막은 티타늄막 증착후 산소 분위기 열처리에 의해 티타늄막의 표면 부분을 산화시켜 형성하며, 전자빔 처리를 실시하여 전자에 의해 그 절연성이 깨어지도록 한다. 전자빔 처리된 산화티타늄막은 전기는 통하나 캐패시터와 하부 기판간의 원자의 상호 확산은 막아주어 우수한 확산방지막으로서의 역할을 수행할 수 있게 된다.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 공정에 관한 것이며, 더 자세히는 유전체로서 고유전체를 사용하는 기가 디램급 반도체 장치의 고유전체 캐패시터 제조 공정에 관한 것이다.
캐패시터 유전체로서 실리콘산화막/실리콘질화막, 탄탈륨산화막(Ta2O5막) 등을 사용하는 종래의 일반적인 캐패시터는 그의 동작 특성 확보에 충분한 정전용량을 제공하기 위하여 하부전극을 3차원 구조화하거나, 유전체 두께를 감소시키는 방법을 사용하여 왔다. 그러나, 반도체 장치의 고집적화에 따라 그 적용 한계에 직면하게 되었다.
이에 따라, 향후 기가 디램급 차세대 반도체 메모리 장치의 캐패시터에 (Ba1-xSrx)TiO3막과 같은 고유전체 물질을 사용하는 고유전체 캐패시터에 대한 연구·개발이 진행되고 있다.
이와 같은 고유전체 물질을 적용한 캐패시터에서 요구되는 우수한 특성을 나타내기 위해서는 고유전체 박막 상·하부에 내산화성이 강한 플라티늄(Pt)막과 같은 전극의 사용이 요구된다. 특히, 하부전극으로 플라티늄막을 사용할 경우에는 하부전극의 열적 안정성을 유지하기 위하여 폴리실리콘 플러그(plug) 사이에 플라티늄과 실리콘의 반응을 억제하기 위한 확산방지막의 사용이 필수적이다. 확산방지막으로는 질화티타늄막이 보편적으로 사용된다. 그러나, 고유전체 박막 증착시 또는 후속 열처리 공정 중에 650℃ 이상의 고온 산소 분위기 열공정을 거치면서 하부 플라티늄막을 통하여 확산된 산소에 의하여 질화티타늄막이 산화되면서 플라티늄막의 표면이 매우 거칠어지며, 질화티타늄막으로부터 떨어져 나오는 문제점이 발생한다. 플라티늄막은 산소의 투과성이 좋아 플라티늄막 자체로는 질화티타늄막으로의 산소 확산을 억제하기 어렵다.
본 발명은 고온 산소 분위기의 공정을 거치더라도 안정성을 계속 유지할 수 있는 고유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1j는 본 발명의 일실시예에 따른 고유전체 캐패시터 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 층간절연막
12 : 폴리실리콘 플러그 13 : 티타늄
14 : 산화티타늄 15, 17 : 플라티늄막
15a : 하부전극 16 : (Ba0.5Sr0.5)TiO3막
본 발명은 하부전극 확산방지막으로서 종래의 티타늄(Ti)/질화티타늄(TiN)막 구조 대신에 티타늄/산화티타늄(TiOx, x ≈ 2)막 구조를 사용한다. 산화티타늄막은 티타늄막 증착후 산소 분위기 열처리에 의해 티타늄막의 표면 부분을 산화시켜 형성하며, 전자빔 처리를 실시하여 전자에 의해 그 절연성이 깨어지도록 한다. 전자빔 처리된 산화티타늄막은 전기는 통하나 캐패시터와 하부 기판간의 원자의 상호 확산은 막아주어 우수한 확산방지막으로서의 역할을 수행할 수 있게 된다.
상술한 본 발명의 기술적 원리로부터 제공되는 고유전체 캐패시터 제조방법은 소정의 하부층이 형성된 반도체 기판 상부에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택 식각하여 상기 반도체 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 제2 단계; 상기 콘택홀을 일부분을 매립하는 콘택 플러그를 형성하는 제3 단계; 상기 콘택홀의 나머지 부분을 매립하는 티타늄막을 형성하는 제4 단계; 상기 티타늄막의 표면 부분을 산화시켜 산화티타늄막을 형성하는 제5 단계; 상기 산화티타늄막에 전자빔 처리하여 상기 산화티타늄막의 절연성을 파괴하는 제6 단계; 전체구조 상부에 하부전극용 전도막을 형성하는 제7 단계; 및 전체구조 상부에 고유전체 박막 및 상부전극용 전도막을 차례로 형성하는 제8 단계를 포함하여 이루어진다.
또한, 상술한 본 발명의 기술적 원리로부터 제공되는 고유전체 캐패시터 제조방법은 소정의 하부층이 형성된 반도체 기판에 전기적으로 콘택되는 티타늄막을 형성하는 제1 단계; 상기 티타늄막의 표면 부분을 산화시켜 산화티타늄막을 형성하는 제2 단계; 상기 산화티타늄막에 전자빔 처리하여 상기 산화티타늄막의 절연성을 파괴하는 제3 단계; 전체구조 상부에 하부전극용 전도막을 형성하는 제4 단계; 및 전체구조 상부에 고유전체 박막 및 상부전극용 전도막을 차례로 형성하는 제5 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 살펴본다.
첨부된 도면 도 1a 내지 도 1j는 본 발명의 일실시예에 따른 고유전체 캐패시터 제조 공정을 도시한 것으로, 이하 이를 상세히 설명한다.
우선, 도 1a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(10) 상에 층간절연막(11)을 형성하고, 이를 선택 식각하여 실리콘 기판(10)과 캐패시터 사이의 수직 배선을 위한 콘택홀을 형성한다.
다음으로, 도 1b에 도시된 바와 같이 콘택홀이 형성된 전체구조 상부에 화학기상증착법으로 500Å 내지 3000Å 두께의 폴리실리콘막을 증착하고, 이를 비등방성 전면 식각하여 폴리실리콘 플러그(12)를 형성한다. 이때, 폴리실리콘 플러그(12)는 콘택홀을 전부 매립하지 않고 후속 확산방지막이 매립될 부분(500Å 내지 1000Å)을 남겨 둔다.
이어서, 도 1c에 도시된 바와 같이 전체구조 상부에 티타늄막(13)을 500Å 내지 1000Å 두께로 증착한다.
그리고, 도 1d에 도시된 바와 같이 콘택홀 내부에만 티타늄막(13)이 잔류하도록 화학적·기계적 연마법(CMP; Chemical Mechanical Polishing)을 사용하여 층간절연막(11) 상의 티타늄막(13)을 제거한다.
계속하여, 도 1e에 도시된 바와 같이 산소 분위기의 전기로에서 700℃ 내지 800℃의 온도로 티타늄막(13)을 열처리를 실시하여 티타늄막(13) 상부의 일부에 산화티타늄(TiOx, x ≈ 2)막(14)을 형성한다.
산화티타늄막(14)은 전기적으로 절연 물질이므로, 도 1f에 도시된 바와 같이 전체구조 상에 전자빔을 사용하여 전자(e-)를 주사하여 절연 특성이 파괴함으로서 전도성을 확보한다.
이어서, 도 1g에 도시된 바와 같이 전체구조 상부에 하부전극으로서 플라티늄(Pt)막(15)을 1000Å내지 2000Å 두께로 증착한다.
다음으로, 도 1h에 도시된 바와 같이 플라티늄막(15)을 선택 식각하여 하부전극(15a)을 디파인한다.
계속하여, 도 1i에 도시된 바와 같이 전체구조 상부에 고유전체인 (Ba0.5Sr0.5)TiO3막(16)을 400℃ 내지 650℃의 온도에서 증착한다.
이어서, 도 1j에 도시된 바와 같이 전체구조 상부에 상부전극으로서 플라티늄막(17)을 화학기상증착법으로 증착한다. 이후, 캐패시터를 안정화하기 위하여 전기로 내에서, 산소 분위기 및 600℃ 내지 800℃의 온도에서 열처리를 실시하여 최종적으로 캐패시터 제조를 완료한다.
우수한 고유전체 캐패시터 특성을 얻기 위해서는 상술한 바와 같이 고유전체 박막의 증착 조건이 산소 분위기의 고온이어야 하며, 후속 열처리 또한 고온, 산소 분위기가 필수적이다. 이러한 고온, 산소 분위기 공정을 거치면 산소가 플라티늄막을 통과하여 확산방지막까지 도달하게 되나 산화티타늄 확산방지막 자체가 산화물이기 때문에 산화에 의한 하부전극의 열화를 방지할 뿐만 아니라 플라티늄과 실리콘간의 상호 확산을 억제한다. 따라서, 열적 안정성이 우수한 캐패시터를 실현할 수 있다.
상술한 일실시예에서는 티타늄막을 콘택홀 내에 매립하는 방식을 사용하였으나, 본 발명의 기술적 사상은 티타늄막을 전체구조 상부에 형성하는 경우와 플러그 물질을 사용하지 않고 티타늄막을 실리콘 기판에 직접 콘택 시키는 경우에도 적용된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명을 실시하면 고온 산소 분위기의 열공정을 진행하더라도 캐패시터의 열적 안정성이 유지되어 공정 마진을 확보할 수 있으며, 이로 인하여 우수한 특성의 캐패시터 제조가 가능하게 되어 기가 디램급 이상의 소자 개발을 앞당길 수 있다.
Claims (12)
- 소정의 하부층이 형성된 반도체 기판 상부에 층간절연막을 형성하는 제1 단계;상기 층간절연막을 선택 식각하여 상기 반도체 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 제2 단계;상기 콘택홀을 일부분을 매립하는 콘택 플러그를 형성하는 제3 단계;상기 콘택홀의 나머지 부분을 매립하는 티타늄막을 형성하는 제4 단계;상기 티타늄막의 표면 부분을 산화시켜 산화티타늄막을 형성하는 제5 단계;상기 산화티타늄막에 전자빔 처리하여 상기 산화티타늄막의 절연성을 파괴하는 제6 단계;전체구조 상부에 하부전극용 전도막을 형성하는 제7 단계; 및전체구조 상부에 고유전체 박막 및 상부전극용 전도막을 차례로 형성하는 제8 단계를 포함하여 이루어진 고유전체 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제4 단계가상기 제3 단계 수행후 전체구조 상부에 상기 티타늄막을 증착하는 제9 단계와,화학적·기계적 연마법을 사용하여 상기 층간절연막 상부의 상기 티타늄막을 제거하는 제10 단계를 포함하여 이루어진 고유전체 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 콘택 플러그가상기 콘택홀의 높이보다 500Å 내지 1000Å 낮게 형성되는 고유전체 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 산화티타늄막이산소 분위기 및 700℃ 내지 800℃의 온도에서 열처리를 실시하여 형성되는 고유전체 캐패시터 제조방법.
- 제 4 항에 있어서,상기 제5 단계가전기로 내에서 이루어진 고유전체 캐패시터 제조방법.
- 제 1 항에 있어서,상기 고유전체 박막이(BaxSr1-x)TiO3막인 고유전체 캐패시터 제조방법.
- 제 1 항에 또는 제 6 항에 있어서,상기 하부전극용 전도막이플라티늄막인 고유전체 캐패시터 제조방법.
- 소정의 하부층이 형성된 반도체 기판에 전기적으로 콘택되는 티타늄막을 형성하는 제1 단계;상기 티타늄막의 표면 부분을 산화시켜 산화티타늄막을 형성하는 제2 단계;상기 산화티타늄막에 전자빔 처리하여 상기 산화티타늄막의 절연성을 파괴하는 제3 단계;전체구조 상부에 하부전극용 전도막을 형성하는 제4 단계; 및전체구조 상부에 고유전체 박막 및 상부전극용 전도막을 차례로 형성하는 제5 단계를 포함하여 이루어진 고유전체 캐패시터 제조방법.
- 제 8 항에 있어서,상기 산화티타늄막이산소 분위기 및 700℃ 내지 800℃의 온도에서 열처리를 실시하여 형성되는 고유전체 캐패시터 제조방법.
- 제 8 항 또는 제 9 항에 있어서,상기 제2 단계가전기로 내에서 이루어진 고유전체 캐패시터 제조방법.
- 제 8 항에 있어서,상기 고유전체 박막이(BaxSr1-x)TiO3막인 고유전체 캐패시터 제조방법.
- 제 8 항 또는 제 11 항에 있어서,상기 하부전극용 전도막이플라티늄막인 고유전체 캐패시터 제조방법.
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