CN1199261C - 具有存储单元、逻辑区域和填充结构的半导体存储元件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 210000000352 storage cell Anatomy 0.000 title 1
- 239000003990 capacitor Substances 0.000 claims abstract description 41
- 239000000463 material Substances 0.000 claims description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000000203 mixture Substances 0.000 claims description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 7
- 238000001465 metallisation Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 4
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- IATRAKWUXMZMIY-UHFFFAOYSA-N strontium oxide Chemical compound [O-2].[Sr+2] IATRAKWUXMZMIY-UHFFFAOYSA-N 0.000 claims description 4
- 238000010276 construction Methods 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims description 2
- 229910052763 palladium Inorganic materials 0.000 claims description 2
- -1 ruthenic oxide Chemical compound 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract 3
- 230000004888 barrier function Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002365 hybrid physical--chemical vapour deposition Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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Abstract
本发明涉及一种具有存储单元、逻辑区域和填充结构的半导体存储元件，每个存储单元包括至少一个第一晶体管和至少一个电容器，电容器通过下氧化层中的一个接触孔连接到第一晶体管，并且每个逻辑区域包括至少一个第二晶体管，该第二晶体管下氧化层和上氧化层中的一个第二接触孔连接到上氧化层顶部的一个电极，其中，在第二接触孔中有一个结构，其成分与所述电容器的下电极和所述第一接触孔的结构的成分相同，第一插塞设置在第二接触孔中，并且由此另一个插塞提供在下氧化层内的第二接触孔的下部区域。
Description
技术领域
本发明涉及一种半导体存储元件，它具有存储单元、逻辑区域和填充结构，如由日本专利文摘1996年第6卷中1996年6月28日的文摘目录项中1996年2月16日所公知的JP 08 046149A(MATSUSHITA电子公司)。
背景技术
这种类型的半导体存储元件还由日本专利文摘1996年第10卷中1996年10月31日的文摘目录项中1997年6月21日所公知的JP 08 162618A(SONY公司)。
1997年11月28日的日本专利文摘1997年第11卷中包含1997年7月31日公开的JP 09 199679A(NEC公司)揭示了具有导体插塞的半导体设备，多个插塞逐个上下布置。
例如，从US-A-5854104和EP0516013A1中，已披露了这种类型的半导体存储元件，它具有铁电电容器或高介电常数的电容器，并且这种类型的半导体存储元件也可用FRAM或DRAM表示。用于这种铁电电容器的适当材料的例子可以考虑SBT(SBT代表SrBi2Ta2O9)和SBTN(SBTN代表SrBi2(Ta1-xNBx)2O9)或PZT(PZT代表Pb(Zr1-xTix)O3)。
本发明的主要内容还特别涉及DRAM，其中DRAM以BST(BST代表Ba1-xSrxTiO3)或Ta2O3作为电介质操作。这些材料还需要Pt或相似物质作为电极。此外，考虑到相对高的集成密度，需要相对厚的下电极，也为了使用侧壁。
通常采用铂、铱、二氧化铱、钌、二氧化钌、钯、三氧化锶-钌或其化合物，作为电容器更厚电极的材料，其中电极连接到相应存储单元的晶体管上。
这个电极在下文中也被称作下电极，依赖于铁电电容器所需的电容，这个电极的厚度为几百纳米。铁电材料或具有高介电常数的材料还构成电容器结构的整个厚度，其中铁电材料或具有高介电常数的材料沉积在厚的电极上。相反电极沉积在铁电材料或具有高介电常数的材料外侧；这个相反电极在下文也被称作上电极。整个结果是几百纳米厚的电容器结构。
由于这种电容器结构仅存在于讨论的半导体存储元件的单元阵列中，而类似厚度的结构并没有出现在半导体存储元件的逻辑区域中，所以在半导体存储元件的单元阵列与其余部分，即逻辑区域，之间的拓扑学布局中有相当大的不同。在半导体存储元件的加工过程中，这种拓扑学布局使半导体存储元件的金属化更加困难。而且，从中间氧化物(上氧化层)到上电极，或到单元阵列外侧的晶体管的蚀刻深度显著不同。
发明内容
考虑到这种现有技术，本发明的目的是提供本文开头所描述类型的半导体存储元件，它在单元阵列与逻辑区域之间具有明显更一致的拓扑学布局，由此及其它，它能够被金属化，而几乎不出现问题。
这个目的由以下技术方案实现。
一种半导体存储元件，具有存储单元、逻辑区域和随机访问的填充结构，它还具有这样的结构，该结构分成存储单元和逻辑区域，并且具有安排在一个硅基底上的下氧化层和安排在所述下氧化层上的一个上氧化层，每个存储单元在硅基底与下氧化层之间的结区域包括至少一个第一晶体管，并且在下氧化层与上氧化层之间的结区域包括至少一个电容器，所述电容器通过所述下氧化层中的一个第一接触孔连接到所述第一晶体管，该第一接触孔内填充有导电材料，并且在所述电容器的一个上电极和所述电容器的一个下电极之间安排一个介电层，该下电极连接到所述第一晶体管并且与所述下氧化层贴近，并且每个逻辑区域在硅基底与下氧化层之间的结区域包括至少一个第二晶体管，该第二晶体管通过所述下氧化层和上氧化层中的一个第二接触孔连接到所述上氧化层顶部的一个电极，该第二接触孔内填充有导电材料，在所述存储单元的电容器与逻辑区域的第二接触孔之间的元件中，存储单元的拓扑学布局与逻辑区域的拓扑学布局之间的水平度补偿由所述填充结构建立，其特征在于，在所述第二接触孔中有一个具有第一插塞和第二插塞的结构，该结构的成分与所述电容器的下电极的成分和填入所述第一接触孔的成分相同，由此材料的所述第一插塞设置在所述上氧化层区域中的所述第二接触孔中，其中该第一插塞与所述下电极的厚度相同，并且由此所述第二插塞提供在所述下氧化层内的所述第二接触孔的下部区域中，其材料与填充所述第一接触孔的材料相同。
本发明还包括优选的改进方案。
由此，根据本发明，存储单元与逻辑区域之间的拓扑学布局差异，实际上通过在铁电电容器外面的区域，提供填充结构来补偿或填平，其中填充结构的厚度符合电容器结构的厚度。
进而，根据本发明的优选的改进方案，在逻辑区域中提供了触点接通，它连接到这些区域中提供的晶体管上，而以单元区域中电容器厚的下电极相似的方式构成。这意味着逻辑区域中上氧化层中的接触孔填充有相同的材料，它的厚度与较厚的电容器电极的厚度相同。
特别是，这导致了加工上的优势，因为厚的下电容器电极，逻辑区域中的填充结构，和逻辑区域中接触孔的接触可以在同一加工步骤中完成，其中填充结构包括与厚的电容器电极相同的材料。逻辑区域中接触通道的使用，使中间氧化物(上氧化层)的蚀刻深度更显著的一致。
在根据本发明的半导体存储元件中，上电极包括与下电极相同的材料。
整个结果是，根据本发明，存储单元与逻辑区域之间的拓扑学布局差异，实际上由厚度差异补偿，其中厚度差异有利于存储单元只存在于铁电电容器和相应电容器的电极的延伸厚度上。厚度上的这种差异典型地是200+/-100nm。
换句话说，与现有技术相比，本发明的特殊之处在于：厚的下电容器电极使用的材料，其中厚的下电容器电极用于水平度补偿的填充结构，并用于逻辑区域中的接触通道。
附图说明
下面根据举例的实施例，并参考图示，通过例子的方式更详细地解释本发明，其中：
图1是具有层叠电容器的不挥发式半导体存储元件的一部分的剖视图，其中根据现有技术，存储单元临近逻辑区域。
图2是不挥发式半导体存储元件的一部分的剖视图，其中根据本发明，存储单元临近逻辑区域。
具体实施方式
在图1中显示了不挥发式半导体存储元件部分，它包括大量存储单元和大量逻辑区域，其中显示了一个存储单元和一个逻辑区域，并且它们在全文中由参考数字1和2表示。在已知的方式中，半导体存储元件为多层结构，并且包括硅基底3作为基础层，硅基底3后面是氧化层4，氧化层后面是上氧化层5。通过例子的方式，下氧化层4可以是BPSG或TEOS薄膜，而上氧化层5，例如形成TEOS薄膜或低介电常数的物质(例如HPCVD氧化物)制成的薄膜，或其合成物。这些层在垂直方向上的厚度或浓度典型地是几千埃。
阻挡层没有画出，并且通过举例的方式同样包括TiO2薄膜，阻挡层通常提供在下氧化层4与上氧化层5之间。
在具有高介电常数材料的FeRAM或DRAM中使用了两个阻挡层，它们必须彼此不同。这两个阻挡层的第一层是下电极11与插塞12之间的阻挡层。这个阻挡层将会防止插塞12(通常包括多晶硅)在介电层12｀的退火过程中氧化。阻挡层的材料是TiN、TaN、TiSiN、TiAlN、TaSiN、IrO2。这两个阻挡层的第二层是电容器上的H2阻挡层，它将会防止H2在金属化过程中(例如W的沉积)渗透而破坏介电层12｀。这层放在上电极13的顶部。它还可以放在电容器以外区域的层4上。典型的材料是Si3N4或Al2O3。TiO2不特别适当，因为它难于蚀刻，而这个阻挡层必须在接触孔14和19中被蚀刻掉。
存储单元1包括晶体管6，它最好是MOSFET晶体管，具有栅极7、源极8和漏极9。源极8和漏极9形成在临近下氧化层4的硅基底3中，而栅极7形成在下氧化层4中。
存储单元1还包括铁电电容器10，铁电容器10包括厚的下电极11，它通过插塞12连接到晶体管6的漏极9上，插塞12是穿过下氧化层4的接触孔，并填充有导电性良好的金属。用于电容器10的下电极11的适当材料的例子是铂或铱和以上列出的其它材料；插塞12的材料最好是多晶硅或W。电容器10厚的下电极11覆盖有介电层12｀，该介电层在每一侧都包围下电极11厚的本体，并且在这个电极的底部，在氧化层4的顶部横向延伸适当的距离。电容器10还包括电极13，作为相对薄的层，它覆盖介电层12｀，并且比下电极11明显薄。接触孔14形成在上氧化层5内，从而与电容器10的上电极13接触。
在逻辑区域2中，进一步还有晶体管15，它最好形成MOSFET，并且晶体管15包括源极16、栅极17和漏极18。晶体管15的栅极、源极和漏极以晶体管6相同的方式安排；即源极16和漏极18安排在硅基底3上，而栅极17安排在下氧化层4中。接触孔19自始至终穿过下氧化层4和上氧化层5，并且在上氧化层5的顶部开口，接触孔19被提供而与晶体管15的漏极18接触。
可以从图1中看出，存储单元1与逻辑区域2之间的水平度或拓扑学布局有相当大的差异，并且这导致了本文开头中所描述的缺点，即这个元件更难于金属化，并且穿过中间氧化物或上氧化层5，到达上电极或单元阵列1以外的晶体管中的蚀刻深度，相当显著地不同。
这些缺点由图2中显示的本发明的半导体存储元件的设计来克服。图2显示了与图1的显示相似的不挥发式半导体存储元件的部分视图；与图1中所显示相符合的图2中显示的这些元件，具有相同的参考数字。下文将只对图1与图2显示安排的差异提供解释。
由此，在接触孔19内有一个结构，其成分符合电容器10的下电极11和插塞12结构的成分。这意味着在上氧化层5的区域内，材料20的插塞安排在上氧化层5区域中的接触孔19内，其中材料20的插塞与电容器10的下电极11厚度相同，并且进一步的插塞21提供在下氧化层4内的接触孔19的下部区域中，其中插塞21符合填充插塞12的材料。在电容器10厚的下电极11与材料20的插塞之间，有填充结构22，它由相同材料制成，并且制成这些元件相同的厚度，填充结构22临近下氧化层4上的阻挡层。这种类型更进一步的填充结构23在电容器10的另一侧显示，在图2中提供由参考数字23表示的部分的左侧。
从图1和图2之间的比较中可以看出，图2中显示的安排具有存储单元1与逻辑区域2之间实际上平衡的拓扑学布局，即在存储单元1与逻辑区域2之间几乎在水平度上没有任何差异，除了电容器10厚的下电极11覆盖有介电层12｀和上电极13的事实导致了水平度的差异。考虑到这种水平的拓扑学布局，通过化学机械剖光可以对所需的金属化毫无问题地执行所需的平面化，并且穿过中间氧化层或上氧化层5到上电极，并到单元阵列1外侧的晶体管的蚀刻深度非常一致。
尽管本发明已经参考优选的实施例描述，但本发明不限于这些实施例，而能够以多种方法修改。
更进一步的可能性是偏移结构，其中电容器和晶体管通过上电极上的金属化从上面连接。
Claims (6)
1.一种半导体存储元件，具有存储单元、逻辑区域和随机访问的填充结构，它还具有这样的结构，该结构分成存储单元(1)和逻辑区域(2)，并且具有安排在一个硅基底(3)上的下氧化层(4)和安排在所述下氧化层上的一个上氧化层(5)，每个存储单元(1)在硅基底(3)与下氧化层(4)之间的结区域包括至少一个第一晶体管(6)，并且在下氧化层(4)与上氧化层(5)之间的结区域包括至少一个电容器(10)，所述电容器通过所述下氧化层(4)中的一个第一接触孔(12)连接到所述第一晶体管(6)，该第一接触孔(12)内填充有导电材料，并且在所述电容器(10)的一个上电极(13)和所述电容器(10)的一个下电极(11)之间安排一个介电层(12｀)，该下电极(11)连接到所述第一晶体管(6)并且与所述下氧化层(4)贴近，并且每个逻辑区域(2)在硅基底(3)与下氧化层(4)之间的结区域包括至少一个第二晶体管(15)，该第二晶体管(15)通过所述下氧化层(4)和上氧化层(5)中的一个第二接触孔(19)连接到所述上氧化层(5)顶部的一个电极，该第二接触孔(19)内填充有导电材料，在所述存储单元(1)的电容器(10)与逻辑区域(2)的第二接触孔(19)之间的元件中，存储单元(1)的拓扑学布局与逻辑区域(2)的拓扑学布局之间的水平度补偿由所述填充结构(22，23)建立，其特征在于，在所述第二接触孔(19)中有一个具有第一插塞(20)和第二插塞(21)的结构，该结构的成分与所述电容器(10)的下电极(11)的成分和填入所述第一接触孔(12)的成分相同，由此材料的所述第一插塞(20)设置在所述上氧化层(5)区域中的所述第二接触孔(19)中，其中该第一插塞与所述下电极(11)的厚度相同，并且由此所述第二插塞(21)提供在所述下氧化层(4)内的所述第二接触孔(19)的下部区域中，其材料与填充所述第一接触孔(12)的材料相同。
2.根据权利要求1所述的半导体存储元件，其特征在于，所述电容器(10)和所述第一晶体管(6)作为一个偏移结构通过所述上电极上的金属化从上面连接。
3.根据权利要求1或2所述的半导体存储元件，其特征在于，所述填充结构(22，23)包括材料的岛，所述材料的岛的厚度与所述下电极(11)的厚度相同。
4.根据权利要求1所述的半导体存储元件，其特征在于，所述填充结构(22，23)由与所述下电极(11)相同的材料构成。
5.根据权利要求1、2或4所述的半导体存储元件，其特征在于，所述上电极(13)包括与所述下电极(11)相同的材料。
6.根据权利要求1、2或4所述的半导体存储元件，其特征在于，所述下电极(11)包括铂、铱、二氧化铱、钌、二氧化钌、钯、三氧化锶-钌或其化合物。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19926106A DE19926106C1 (de) | 1999-06-08 | 1999-06-08 | Halbleiterspeicherbauelement mit Speicherzellen, Logikbereichen und Füllstrukturen |
| DE19926106.7 | 1999-06-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1367936A CN1367936A (zh) | 2002-09-04 |
| CN1199261C true CN1199261C (zh) | 2005-04-27 |
Family
ID=7910557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB008085935A Expired - Fee Related CN1199261C (zh) | 1999-06-08 | 2000-06-06 | 具有存储单元、逻辑区域和填充结构的半导体存储元件 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6670662B1 (zh) |
| EP (1) | EP1183728B1 (zh) |
| JP (1) | JP3802808B2 (zh) |
| KR (1) | KR100442317B1 (zh) |
| CN (1) | CN1199261C (zh) |
| DE (2) | DE19926106C1 (zh) |
| TW (1) | TW495970B (zh) |
| WO (1) | WO2000079587A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001099160A2 (en) * | 2000-06-20 | 2001-12-27 | Infineon Technologies North America Corp. | Reduction of topography between support regions and array regions of memory devices |
| JP4492940B2 (ja) * | 2004-05-31 | 2010-06-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7271058B2 (en) * | 2005-01-20 | 2007-09-18 | Infineon Technologies Ag | Storage capacitor and method of manufacturing a storage capacitor |
| US7189613B2 (en) * | 2005-02-23 | 2007-03-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and structure for metal-insulator-metal capacitor based memory device |
| CN110416190A (zh) * | 2019-07-08 | 2019-11-05 | 南通沃特光电科技有限公司 | 一种半导体叠层封装结构 |
| CN110459483A (zh) * | 2019-07-10 | 2019-11-15 | 南通沃特光电科技有限公司 | 一种电容组件的制造方法和半导体叠层封装方法 |
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| KR100375428B1 (ko) * | 1995-11-20 | 2003-05-17 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체기억장치 및 그 제조방법 |
| US6004839A (en) * | 1996-01-17 | 1999-12-21 | Nec Corporation | Semiconductor device with conductive plugs |
| JP2953369B2 (ja) * | 1996-01-17 | 1999-09-27 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
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| KR100268424B1 (ko) | 1998-08-07 | 2000-10-16 | 윤종용 | 반도체 장치의 배선 형성 방법 |
-
1999
- 1999-06-08 DE DE19926106A patent/DE19926106C1/de not_active Expired - Fee Related
-
2000
- 2000-06-06 JP JP2001505056A patent/JP3802808B2/ja not_active Expired - Fee Related
- 2000-06-06 EP EP00945613A patent/EP1183728B1/de not_active Expired - Lifetime
- 2000-06-06 US US09/980,386 patent/US6670662B1/en not_active Expired - Lifetime
- 2000-06-06 WO PCT/DE2000/001868 patent/WO2000079587A1/de active IP Right Grant
- 2000-06-06 CN CNB008085935A patent/CN1199261C/zh not_active Expired - Fee Related
- 2000-06-06 DE DE50015110T patent/DE50015110D1/de not_active Expired - Fee Related
- 2000-06-06 KR KR10-2001-7015788A patent/KR100442317B1/ko not_active IP Right Cessation
- 2000-06-09 TW TW089111167A patent/TW495970B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100442317B1 (ko) | 2004-07-30 |
| DE19926106C1 (de) | 2001-02-01 |
| EP1183728B1 (de) | 2008-04-16 |
| CN1367936A (zh) | 2002-09-04 |
| US6670662B1 (en) | 2003-12-30 |
| KR20020020907A (ko) | 2002-03-16 |
| EP1183728A1 (de) | 2002-03-06 |
| JP2003502865A (ja) | 2003-01-21 |
| TW495970B (en) | 2002-07-21 |
| DE50015110D1 (de) | 2008-05-29 |
| WO2000079587A1 (de) | 2000-12-28 |
| JP3802808B2 (ja) | 2006-07-26 |
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Legal Events
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|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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