JP2003502865A - メモリセル、論理領域およびダミー構造を備えた半導体メモリ素子 - Google Patents

メモリセル、論理領域およびダミー構造を備えた半導体メモリ素子

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JP2003502865A JP2001505056A JP2001505056A JP2003502865A JP 2003502865 A JP2003502865 A JP 2003502865A JP 2001505056 A JP2001505056 A JP 2001505056A JP 2001505056 A JP2001505056 A JP 2001505056A JP 2003502865 A JP2003502865 A JP 2003502865A
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    • H01L28/60—Electrodes

Abstract

(57)【要約】 本発明は、ランダムアクセスを持つ半導体メモリ素子を備え、メモリセル（１）と論理領域とを区別した構造も有し、シリコン基板（３）上に配置された下部酸化物層（４）と下部酸化物層上に配置された上部酸化物層（５）とを有し、各メモリセル（１）は、シリコン基板（３）と下部酸化物層（４）との間の遷移領域に少なくとも１つのトランジスタ（６）と、下部酸化物層（４）と上部酸化物層（５）との間の遷移領域にコンデンサ（１０）とを備え、該コンデンサは、下部酸化物層（４）において、金属で満たされているコンタクトホール（１２）を介して、トランジスタ（６）に接続されており、２つの電極（１１，１３）の間に配置された強誘電体（１２）を含み、トランジスタ（６）に接続され、下部酸化物層（４）に隣接する電極（１１）は比較的厚さがあり、シリコン基板（３）と下部酸化物層（４）との間の遷移領域に少なくとも１つのトランジスタ（１５）を有し、該トランジスタは、下部酸化物層（４）および上部酸化物層（５）において、金属で満たされているコンタクトホール（１９）を介して、上部酸化物層（５）の頂上側で電極と接続されている。本発明によれば、メモリセル（１）のコンデンサ（１０）と論理領域（２）におけるコンタクトホール（１９）との間における、メモリセル（１）の形態および論理領域（２）の形態の間のレベル補償は、ダミー構造（２２，２３）により形成される。

Description

【発明の詳細な説明】
本発明は、メモリセル、論理領域およびランダムアクセスを持つダミー構造を
備え、メモリセルと論理領域とに差別化した構造も有し、シリコン基板上に形成
された下部酸化物層と該下部酸化層上に形成された上部酸化物層とを有し、各メ
モリセルが、シリコン基板と下部酸化物層との間の遷移領域に、少なくとも１つ
のトランジスタと、下部酸化物層と上部酸化物層との間の遷移領域にコンデンサ
とを備え、コンデンサは下部酸化物層において、金属で満たされたコンタクトホ
ールを介してトランジスタに接続され、２つの電極間に配置された強誘電体を備
えており、トランジスタに接続され、比較的厚い下部酸化物層と隣接している電
極と各論理領域とは、シリコン基板と下部酸化物層との間の遷移領域に、少なく
とも１つのトランジスタを備え、該トランジスタは、下部酸化物層と上部酸化物
層とにおいて、金属で満たされたコンタクトホールを介して上部酸化物層の上面
側における電極に接続されている不揮発性あるいは揮発性半導体メモリ素子に関
するものである。
【０００１】 強誘電体コンデンサ、あるいは高誘電率を持つコンデンサを備えたこのタイプ
の半導体メモリ素子は、例えば、米国特許公報５，８５４，１０４号や、欧州特
許公報０５１６０３１号に開示されており、ＦＲＡＭやＤＲＡＭとしても知られ
ている。コンデンサの強誘電体として適した材料の例としては、ＳＢＴ（ＳＢＴ
はＳｒＢｉ２ Ｔａ２ Ｏ９ を示す）とＳＢＴＮ（ＳＢＴＮはＳｒＢｉ２ （
Ｔａ１−ｘ Ｎｂｘ ）２ Ｏ９ ）、またはＰＺＴ（ＰＺＴはＰｂ（Ｚｒ１−
ｘ Ｔｉｘ ）Ｏ３ を示す）がある。
【０００２】 本発明の主題は、特に、ＢＳＴ（ＢＳＴはＢａ１−ｘ Ｓｒｘ ＴｉＯ３ ）
やＴａ２ Ｏ３ をもって作用するＤＲＡＭにも関係している。これらの材料は
、電極として、Ｐｔあるいはこれに匹敵するものを必要としている。さらに、比
較的厚い下部電極は、比較的高い集積密度のために、側壁を使うためにも必要と
される。
【０００３】 Ｐｔ，Ｉｒ，ＩｒＯ２ ，ＲｕＯ２ ，Ｐｄ，ＳｒＲｕＯ３ やこれらの結合
物がコンデンサのより厚い電極のための材料として普通に用いられており、該電
極は対応するメモリセルのトランジスタに接続されている。
【０００４】 下部電極として下段にも示したこの電極の厚さは、誘電体コンデンサに必要と
されるキャパシタンスに依存して、数百ｎｍである。厚い電極上に積層された強
誘電体あるいは高誘電率を持つ金属は、コンデンサ構造の全体の厚さにも貢献す
る。カウンタ電極は、強誘電体あるいは高誘電率の金属の外側に積層され、この
カウンタ電極は、上部電極として下段にも示されている。全体的な結果としては
、数百ｎｍ厚のコンデンサ構造である。
【０００５】 このコンデンサ構造は、問題の半導体メモリ素子のセル配列内にだけ存在して
いるので、同様に厚い構造は半導体メモリ素子の論理領域において発生しないが
、セル配列と半導体メモリ素子の残り、例えば論理領域との間の形態には、かな
りの差がある。この形態は、この素子を形成する間の半導体メモリ素子の金属被
膜形成をかなり困難にする。さらに、中間酸化物（上部酸化物層）から上部電極
あるいはセル配列の外側のトランジスタまでのエッチング深さは、相当差がある
。
【０００６】 この従来技術を鑑みれば、本発明の課題は、セル配列と論理領域との間の意味
ありげにより同一の形態を持つ前置き部分で述べられたタイプの半導体メモリ素
子を供給することであり、それゆえ、とりわけ問題をより少なくして、金属薄膜
形成されることができる。
【０００７】 この課題は、クレーム１の内容により達成される。本発明の有利な工夫はサブ
クレームの中で与えられている。
【０００８】 従って、本発明によれば、メモリセルの形態と論理領域の形態との間の差は、
強誘電体コンデンサの外側にある領域において、コンデンサ構造のそれに一致す
る厚さに対して、本質的に補償されているか、あるいはダミー構造を与えること
により平均化される。
【０００９】 さらに、本発明の有利な点によれば、セル領域におけるコンデンサの厚い下部
電極と同様の方法で構成されるためのこれらの領域において与えられたトランジ
スタに接続された論理領域における貫通接続のための対策がある。これは、論理
領域における上部酸化物層におけるコンタクトホールが、厚いコンデンサ電極と
同じ厚さの中に同じ材料で満たされていることを意味している。
【００１０】 これは、特に、形成上の有利な点の中でも、下部で厚いコンデンサ電極、厚い
コンデンサ電極と同じ材料を含んでいる論理領域におけるダミー構造と、論理領
域のコンタクトホールにおける接触とが、同じ形成段階の中で形成されることが
できるという結果を招く。論理領域におけるコンタクトバイアスの使用は、中間
酸化物（上部酸化物層）におけるエッチング深さを、極めてより同一にする。
【００１１】 全体の結果としては、メモリセルと論理領域との間の形態における差は、本発
明によれば、強誘電体と対応するコンデンサの上部電極の厚さの範囲内でだけ存
在するメモリセルの有利な点の範囲内の厚さの差をもって、本質的に補償される
。厚さにおけるこの差は、特色を表わして、２００±１００ｎｍである。
【００１２】 換言すれば、従来技術と比較して本発明の特別な特徴は、レベル補償のための
ダミー構造と、論理領域におけるコンタクトバイアスとの両方にための下部の厚
いコンデンサ電極のための材料の使用である。
【００１３】 本発明は、下段において、図面を参照しつつ、模範的な実施形態に基づいて、
例を挙げてより詳細に説明されている。 その一部が図１に示されている不揮発性の半導体メモリ素子は、複数のメモリセ
ルと複数の論理領域とからなっており、その内の１つのメモリセルと１つの論理
領域とが表わされ、符号１および２により全体的に示されている。半導体メモリ
素子は、知られているように、多層構造からなり、ベース層として、シリコン基
板３と、該シリコン基板３の次に積層される酸化物層４と、該酸化物層４の次に
積層される上部酸化物層５とを含む。下部酸化物層４は、例として、ＢＰＳＧや
ＴＥＯＳの薄膜であってもよい。一方、上記上部酸化物層５は、例えば、ＴＥＯ
Ｓ薄膜、または低い誘電率の材料（例えば、ＨＰＣＶＤ酸化物）からなる薄膜、
またはそれらの化合物として形成される。これらの層の垂直方向における厚さは
、一般的に、数千オングストロームである。
【００１４】 図示されておらず、例として、同様にＴｉＯ2薄膜からなるバリア層は、通常
、下部酸化物層４と上部酸化物層５との間に設けられる。
【００１５】 高い誘電率の材料を含むＦｅＲＡＭｓやＤＲＡＭｓにおいては、互いに相違す
るべき２つのバリアが使用される。これらの１番目は、上記下部電極１１とプラ
グ１２との間のバリアである。このバリアは、層１２のアニール中の上記プラグ
１２（一般に、ポリシリコンからなる）の酸化を防ぐためのものである。上記バ
リア用の材料は、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、Ｉｒ
Ｏ2である。これらのバリアの２番目は、コンデンサの上方の上記Ｈ2バリアであ
り、該Ｈ2バリアは、金属被膜形成（例えば、Ｗの析出）中のＨ2の浸透を防ぎ、
それゆえ層１２に対するダメージを防ぐためのものである。この層は、上部電極
１３の上面にある。それは、また、コンデンサの外側の領域における層４の上に
あってもよい。典型的な材料は、Ｓｉ3Ｎ4やＡｌ2Ｏ2である。ＴｉＯ2は、エッ
チングするのが難しく、かつこのバリア層がコンタクトホール１４および１９に
おいてエッチングされなくてはならないために、特に適していない。
【００１６】 メモリセル１１は、トランジスタ６、好ましくはゲート７とソース８とドレイ
ン９とを備えるＭＯＳＦＥＴトランジスタを含んでいる。ソース８とドレイン９
とは、下部酸化物層４に隣接するシリコン基板３の中に形成され、一方、ゲート
７が上記下部酸化物層４の中に形成される。
【００１７】 メモリセル１は、下部の酸化物層４を貫通し、優れた電気的伝導性の金属で満
たされたコンタクトホールであるビア１２により、トランジスタ６のドレイン９
に接続されている下部にある厚い電極１１を含む強誘電体コンデンサ１０も備え
ている。上記コンデンサ１０の下部電極１１に適した材料の例としては、上記に
あげたその他の材料と同様に、白金、イリジウムがあり、上記ビア１２の材料に
は、好ましくはポリシリコンやＷがある。上記コンデンサ１０の下部の厚い電極
１１は、強誘電体あるいは高い誘電率を有する材料１２で覆われており、上記高
い誘電率１２は、下部にある電極１１の厚い本体を、全ての側において取り囲ん
でおり、この電極の根元において、下部の酸化物層４の上面側にある距離に渡っ
て水平に延びてもいる。コンデンサ１０は、比較的薄い層として、誘電体１２を
覆い、下部の電極１１よりもかなり薄い電極１３も含んでいる。コンタクトホー
ル１４は、上記コンデンサ１０の上部電極１３と接触するために、上部酸化物層
５の中に形成される。
【００１８】 論理領域２には、好ましくは、ＭＯＳＦＥＴトランジスタとして同様に形成さ
れており、ソース１６とゲート１７とドレイン１８とを含む、さらなるトランジ
スタ１５がある。上記トランジスタ１５のソース、ゲート、およびドレインは、
上記トランジスタ６と同様な方法で配置されている。すなわち、ソース１６とド
レイン１８とが、シリコン基板３の中に配置され、一方、ゲート１７が下部酸化
物層４の中に配置される。下部酸化物層４と上部酸化物層５とを完全に貫通して
おり、上部の酸化物層５の上面側において広がるコンタクトホール１９は、上記
トランジスタ１５のドレイン１８と接触するために備えられている。
【００１９】 図１からも、メモリセル１と論理領域２との間のレベルまたは形態には、かな
りの相違があることがわかる。これは、この素子を金属被膜形成することは更に
難しく、中間酸化物または上部酸化物層５から上部電極まで、あるいはセル配列
１の外側における上記トランジスタにおけるエッチングの深さは、かなり異なる
という、導入部において記載した欠点に通じる。
【００２０】 これらの欠点は、図２に示される独創的な半導体メモリ素子のデザインにより
克服される。図２は、図１に示したような、不揮発性の半導体メモリ素子の断面
図を示している。すなわち、図１に示したその素子に対応する図２に示したその
素子は、同じ符号で与えられている。以下の記載は、図１と図２とに示されるそ
れぞれの配置間の相違の説明を与えるだけであろう。
【００２１】 したがって、コンタクトホール１９には、その構成が、コンデンサ１０の下部
電極１１とビア１２との構造と一致する構造がある。これは、上部酸化物層５の
領域において、上記コンデンサ１０の下部電極と同じ厚みを有する材料のプラグ
２０は、上部酸化物層５の領域におけるコンタクトホール１９内に配されており
、ビア１２を満たす材料に相当する、さらに別のプラグ２１は、下部酸化物層４
の内側のコンタクトホール１９の下部領域に備えられている。コンデンサ１０の
下部にある厚い電極１１と材料のプラグ２０との間には、これらの素子と同じ材
料で、同じ厚さで作られており、下部酸化物層４上のバリア層に隣接するダミー
構造物２２がある。このタイプのさらなるダミー構造２３は、コンデンサ１０の
他方側に示されており、図２において、その左側に与えられ、符号２３で示され
ている。
【００２２】 図１と図２との比較からわかるように、図２に示される配置は、実質的には、
つり合っている形態を有している。すなわち、コンデンサ１０の下部の厚い電極
１１が、メモリセル１と論理領域２との間で、誘電体１２および上部電極１３で
覆われているという事実から生じるレベルの差は別として、レベルにほとんど差
はない。この同じレベルにされた形態のために、必要とされる平坦化は、必要と
される金属被膜形成に対する、化学的機械的研磨より、問題なく実行され、中間
酸化物、または上部酸化物層５から上部電極、セル配列１の外部のトランジスタ
までのエッチングの深さは、かなり同一になる。
【００２３】 本発明は、望ましい具体例としての実施例に関して、上記のとおり記載してい
るが、これらの実施例に限定されるものではなく、数多くの方法で変形がなされ
る。
【００２４】 さらなる可能性としては、コンデンサとトランジスタとが、上述した、上部電
極を覆う金属薄膜形成により接続されているオフセット構造がある。
【図面の簡単な説明】
【図１】 図１は、従来技術に従って、メモリセルがその中で論理領域と隣接する積層さ
れたコンデンサを備えた不揮発性半導体メモリセルの断面図を示す。
【図２】 図２は、本発明に従って、メモリセルがその中で論理領域と隣接する積層され
たコンデンサを備えた不揮発性半導体メモリセルの断面図を示す。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年７月１９日（２００１．７．１９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の名称】 メモリセル、論理領域およびダミー構造を備えた半導体メモリ
素子
【特許請求の範囲】
【発明の詳細な説明】 本発明は、メモリセル、論理領域およびダミー構造を備え、請求項１の序文に 従って、日本の特許要約書、ｖｏｌ．１９９６，Ｎｏ，６，１９９６年６月２８ 日と、日本国特許公開公報０８０４６１４９号（松下電器株式会社），１９９６ 年２月１６日、から知られているような 半導体メモリ素子に関するものである。
【０００１】 このタイプの半導体メモリ素子は、日本の特許要約書である、ｖｏｌ．１９９ ６，Ｎｏ，１０，１９９６年１０月３１日と、日本国特許公開公報０８１６２６ １８号（ソニー株式会社），１９９６年６月２１日、からも知られている。
【０００２】 日本の特許要約書である、ｖｏｌ．１９９７，Ｎｏ，１１，１９９７年１１月 ２８日と、日本国特許公開公報０９１９９６７９号（日本電気株式会社），１９ ９７年７月３１日は、互いの上面に適合した複数のプラグを持つ導電性プラグを 持つ半導体装置を開示している。
【０００３】 強誘電体コンデンサ、あるいは高誘電率を持つコンデンサを備えたこのタイプ
の半導体メモリ素子は、例えば、米国特許公報５，８５４，１０４号や、欧州特
許公報０５１６０３１号に開示されており、ＦＲＡＭやＤＲＡＭとしても知られ
ている。コンデンサの強誘電体として適した材料の例としては、ＳＢＴ（ＳＢＴ
はＳｒＢｉ２ Ｔａ２ Ｏ９ を示す）とＳＢＴＮ（ＳＢＴＮはＳｒＢｉ２ （
Ｔａ１−ｘ Ｎｂｘ ）２ Ｏ９ ）、またはＰＺＴ（ＰＺＴはＰｂ（Ｚｒ１−
ｘ Ｔｉｘ ）Ｏ３ を示す）がある。
【０００４】 本発明の主題は、特に、ＢＳＴ（ＢＳＴはＢａ１−ｘ Ｓｒｘ ＴｉＯ３ ）
やＴａ２ Ｏ３ をもって作用するＤＲＡＭにも関係している。これらの材料は
、電極として、Ｐｔあるいはこれに匹敵するものを必要としている。さらに、比
較的厚い下部電極は、比較的高い集積密度のために、側壁を使うためにも必要と
される。
【０００５】 Ｐｔ，Ｉｒ，ＩｒＯ２ ，ＲｕＯ２ ，Ｐｄ，ＳｒＲｕＯ３ やこれらの結合
物がコンデンサのより厚い電極のための材料として普通に用いられており、該電
極は対応するメモリセルのトランジスタに接続されている。
【０００６】 下部電極として下段にも示したこの電極の厚さは、誘電体コンデンサに必要と
されるキャパシタンスに依存して、数百ｎｍである。厚い電極上に積層された強
誘電体あるいは高誘電率を持つ金属は、コンデンサ構造の全体の厚さにも貢献す
る。カウンタ電極は、強誘電体あるいは高誘電率の金属の外側に積層され、この
カウンタ電極は、上部電極として下段にも示されている。全体的な結果としては
、数百ｎｍ厚のコンデンサ構造である。
【０００７】 このコンデンサ構造は、問題の半導体メモリ素子のセル配列内にだけ存在して
いるので、同様に厚い構造は半導体メモリ素子の論理領域において発生しないが
、セル配列と半導体メモリ素子の残り、例えば論理領域との間の形態には、かな
りの差がある。この形態は、この素子を形成する間の半導体メモリ素子の金属被
膜形成をかなり困難にする。さらに、中間酸化物（上部酸化物層）から上部電極
あるいはセル配列の外側のトランジスタまでのエッチング深さは、相当差がある
。
【０００８】 この従来技術を鑑みれば、本発明の課題は、セル配列と論理領域との間の意味
ありげにより同一の形態を持つ前置き部分で述べられたタイプの半導体メモリ素
子を供給することであり、それゆえ、とりわけ問題をより少なくして、金属薄膜
形成されることができる。
【０００９】 この課題は、クレーム１の内容により達成される。本発明の有利な工夫はサブ
クレームの中で与えられている。
【００１０】 従って、本発明によれば、メモリセルの形態と論理領域の形態との間の差は、
強誘電体コンデンサの外側にある領域において、コンデンサ構造のそれに一致す
る厚さに対して、本質的に補償されているか、あるいはダミー構造を与えること
により平均化される。
【００１１】 さらに、本発明の有利な点によれば、セル領域におけるコンデンサの厚い下部
電極と同様の方法で構成されるためのこれらの領域において与えられたトランジ
スタに接続された論理領域における貫通接続のための対策がある。これは、論理
領域における上部酸化物層におけるコンタクトホールが、厚いコンデンサ電極と
同じ厚さの中に同じ材料で満たされていることを意味している。
【００１２】 これは、特に、形成上の有利な点の中でも、下部で厚いコンデンサ電極、厚い
コンデンサ電極と同じ材料を含んでいる論理領域におけるダミー構造と、論理領
域のコンタクトホールにおける接触とが、同じ形成段階の中で形成されることが
できるという結果を招く。論理領域におけるコンタクトバイアスの使用は、中間
酸化物（上部酸化物層）におけるエッチング深さを、極めてより同一にする。
【００１３】 全体の結果としては、メモリセルと論理領域との間の形態における差は、本発
明によれば、強誘電体と対応するコンデンサの上部電極の厚さの範囲内でだけ存
在するメモリセルの有利な点の範囲内の厚さの差をもって、本質的に補償される
。厚さにおけるこの差は、特色を表わして、２００±１００ｎｍである。
【００１４】 換言すれば、従来技術と比較して本発明の特別な特徴は、レベル補償のための
ダミー構造と、論理領域におけるコンタクトバイアスとの両方にための下部の厚
いコンデンサ電極のための材料の使用である。
【００１５】 本発明は、下段において、図面を参照しつつ、模範的な実施形態に基づいて、
例を挙げてより詳細に説明されている。 その一部が図１に示されている不揮発性の半導体メモリ素子は、複数のメモリセ
ルと複数の論理領域とからなっており、その内の１つのメモリセルと１つの論理
領域とが表わされ、符号１および２により全体的に示されている。半導体メモリ
素子は、知られているように、多層構造からなり、ベース層として、シリコン基
板３と、該シリコン基板３の次に積層される酸化物層４と、該酸化物層４の次に
積層される上部酸化物層５とを含む。下部酸化物層４は、例として、ＢＰＳＧや
ＴＥＯＳの薄膜であってもよい。一方、上記上部酸化物層５は、例えば、ＴＥＯ
Ｓ薄膜、または低い誘電率の材料（例えば、ＨＰＣＶＤ酸化物）からなる薄膜、
またはそれらの化合物として形成される。これらの層の垂直方向における厚さは
、一般的に、数千オングストロームである。
【００１６】 図示されておらず、例として、同様にＴｉＯ2薄膜からなるバリア層は、通常
、下部酸化物層４と上部酸化物層５との間に設けられる。
【００１７】 高い誘電率の材料を含むＦｅＲＡＭｓやＤＲＡＭｓにおいては、互いに相違す
るべき２つのバリアが使用される。これらの１番目は、上記下部電極１１とプラ
グ１２との間のバリアである。このバリアは、層１２’のアニール中の上記プラ
グ１２（一般に、ポリシリコンからなる）の酸化を防ぐためのものである。上記
バリア用の材料は、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、Ｉ
ｒＯ2である。これらのバリアの２番目は、コンデンサの上方の上記Ｈ2バリアで
あり、該Ｈ2バリアは、金属被膜形成（例えば、Ｗの析出）中のＨ2の浸透を防ぎ
、それゆえ層１２に対するダメージを防ぐためのものである。この層は、上部電
極１３の上面にある。それは、また、コンデンサの外側の領域における層４の上
にあってもよい。典型的な材料は、Ｓｉ3Ｎ4やＡｌ2Ｏ2である。ＴｉＯ2は、エ
ッチングするのが難しく、かつこのバリア層がコンタクトホール１４および１９
においてエッチングされなくてはならないために、特に適していない。
【００１８】 メモリセル１１は、トランジスタ６、好ましくはゲート７とソース８とドレイ
ン９とを備えるＭＯＳＦＥＴトランジスタを含んでいる。ソース８とドレイン９
とは、下部酸化物層４に隣接するシリコン基板３の中に形成され、一方、ゲート
７が上記下部酸化物層４の中に形成される。
【００１９】 メモリセル１は、下部の酸化物層４を貫通し、優れた電気的伝導性の金属で満
たされたコンタクトホールであるビア１２により、トランジスタ６のドレイン９
に接続されている下部にある厚い電極１１を含む強誘電体コンデンサ１０も備え
ている。上記コンデンサ１０の下部電極１１に適した材料の例としては、上記に
あげたその他の材料と同様に、白金、イリジウムがあり、上記ビア１２の材料に
は、好ましくはポリシリコンやＷがある。上記コンデンサ１０の下部の厚い電極
１１は、強誘電体あるいは高い誘電率を有する材料１２’で覆われており、上記
高い誘電率１２は、下部にある電極１１の厚い本体を、全ての側において取り囲
んでおり、この電極の根元において、下部の酸化物層４の上面側にある距離に渡
って水平に延びてもいる。コンデンサ１０は、比較的薄い層として、誘電体１２ ’ を覆い、下部の電極１１よりもかなり薄い電極１３も含んでいる。コンタクト
ホール１４は、上記コンデンサ１０の上部電極１３と接触するために、上部酸化
物層５の中に形成される。
【００２０】 論理領域２には、好ましくは、ＭＯＳＦＥＴトランジスタとして同様に形成さ
れており、ソース１６とゲート１７とドレイン１８とを含む、さらなるトランジ
スタ１５がある。上記トランジスタ１５のソース、ゲート、およびドレインは、
上記トランジスタ６と同様な方法で配置されている。すなわち、ソース１６とド
レイン１８とが、シリコン基板３の中に配置され、一方、ゲート１７が下部酸化
物層４の中に配置される。下部酸化物層４と上部酸化物層５とを完全に貫通して
おり、上部の酸化物層５の上面側において広がるコンタクトホール１９は、上記
トランジスタ１５のドレイン１８と接触するために備えられている。
【００２１】 図１からも、メモリセル１と論理領域２との間のレベルまたは形態には、かな
りの相違があることがわかる。これは、この素子を金属被膜形成することは更に
難しく、中間酸化物または上部酸化物層５から上部電極まで、あるいはセル配列
１の外側における上記トランジスタにおけるエッチングの深さは、かなり異なる
という、導入部において記載した欠点に通じる。
【００２２】 これらの欠点は、図２に示される独創的な半導体メモリ素子のデザインにより
克服される。図２は、図１に示したような、不揮発性の半導体メモリ素子の断面
図を示している。すなわち、図１に示したその素子に対応する図２に示したその
素子は、同じ符号で与えられている。以下の記載は、図１と図２とに示されるそ
れぞれの配置間の相違の説明を与えるだけであろう。
【００２３】 したがって、コンタクトホール１９には、その構成が、コンデンサ１０の下部
電極１１とビア１２との構造と一致する構造がある。これは、上部酸化物層５の
領域において、上記コンデンサ１０の下部電極と同じ厚みを有する材料のプラグ
２０は、上部酸化物層５の領域におけるコンタクトホール１９内に配されており
、ビア１２を満たす材料に相当する、さらに別のプラグ２１は、下部酸化物層４
の内側のコンタクトホール１９の下部領域に備えられている。コンデンサ１０の
下部にある厚い電極１１と材料のプラグ２０との間には、これらの素子と同じ材
料で、同じ厚さで作られており、下部酸化物層４上のバリア層に隣接するダミー
構造物２２がある。このタイプのさらなるダミー構造２３は、コンデンサ１０の
他方側に示されており、図２において、その左側に与えられ、符号２３で示され
ている。
【００２４】 図１と図２との比較からわかるように、図２に示される配置は、実質的には、
つり合っている形態を有している。すなわち、コンデンサ１０の下部の厚い電極
１１が、メモリセル１と論理領域２との間で、誘電体１２および上部電極１３で
覆われているという事実から生じるレベルの差は別として、レベルにほとんど差
はない。この同じレベルにされた形態のために、必要とされる平坦化は、必要と
される金属被膜形成に対する、化学的機械的研磨より、問題なく実行され、中間
酸化物、または上部酸化物層５から上部電極、セル配列１の外部のトランジスタ
までのエッチングの深さは、かなり同一になる。
【００２５】 本発明は、望ましい具体例としての実施例に関して、上記のとおり記載してい
るが、これらの実施例に限定されるものではなく、数多くの方法で変形がなされ
る。
【００２６】 さらなる可能性としては、コンデンサとトランジスタとが、上述した、上部電
極を覆う金属薄膜形成により接続されているオフセット構造がある。
【図面の簡単な説明】
【図１】 図１は、従来技術に従って、メモリセルがその中で論理領域と隣接する積層さ
れたコンデンサを備えた不揮発性半導体メモリセルの断面図を示す。
【図２】 図２は、本発明に従って、メモリセルがその中で論理領域と隣接する積層され
たコンデンサを備えた不揮発性半導体メモリセルの断面図を示す。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 JA06 JA14 JA15 JA17 JA35 JA38 JA39 JA40 JA42 JA43 JA56 KA19 MA06 MA17 MA19 PR40 PR42 PR48 PR52 ZA28 【要約の続き】 （５）の頂上側で電極と接続されている。本発明によれ ば、メモリセル（１）のコンデンサ（１０）と論理領域 （２）におけるコンタクトホール（１９）との間におけ る、メモリセル（１）の形態および論理領域（２）の形 態の間のレベル補償は、ダミー構造（２２，２３）によ り形成される。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メモリセル、論理領域およびランダムアクセスを持つダミー構造を備え、メモ
    リセル（１）および論理領域（２）に差別化された構造も備え、シリコン基板（
    ３）上に配置された下部酸化物層（４）と下部酸化物層上に配置された上部酸化
    物層（５）とを有し、各メモリセル（１）は、シリコン基板（３）と下部酸化物
    層（４）との間の遷移領域に少なくとも１つのトランジスタ（６）と、下部酸化
    物層（４）と上部酸化物層（５）との間の遷移領域にコンデンサ（１０）とを備
    え、該コンデンサは、下部酸化物層（４）において導電性材料で満たされている
    コンタクトホール（１２）を介して、トランジスタ（６）に接続されており、２
    つの電極（１１，１３）の間に配置された強誘電体（１２）を含み、トランジス
    タ（６）に接続され、下部酸化物層（４）に隣接する電極（１１）は比較的厚さ
    があり、シリコン基板（３）と下部酸化物層（４）との間の遷移領域に少なくと
    も１つのトランジスタ（１５）を有し、該トランジスタは、下部酸化物層（４）
    内の導電性材料で満たされているコンタクトホール（１９）を介して、上部酸化
    物層（５）の頂上側で電極と接続されている半導体メモリ素子において、メモリ
    セル（１）におけるコンデンサ（１０）と論理領域（２）におけるコンタクトホ
    ール（１９）との間において、メモリセル（１）および論理領域（２）の形態間
    のレベル補償は、ダミー構造（２２，２３）により形成されることを特徴とする
    半導体メモリ素子。
  2. 【請求項２】 オフセット構造として、コンデンサ（１０）とトランジスタ（６）とは、上部
    電極を金属薄膜形成することにより、上部から接続されていることを特徴とする
    請求項１に記載の半導体メモリ素子。
  3. 【請求項３】 ダミー構造（２２，２３）は、厚いコンデンサ電極（１１）のそれに本質的に
    一致する厚さを持つ材料の島を備えていることを特徴とする請求項１または２に
    記載の半導体メモリ素子。
  4. 【請求項４】 ダミー構造の島（２２，２３）は、厚いコンデンサ電極（１１）と同じ材料を
    含んでいることを特徴とする請求項２または３に記載の半導体メモリ素子。
  5. 【請求項５】 論理領域（２）におけるコンタクトホール（１９）は、上部酸化物層（５）の
    頂上側で、論理領域（２）のトランジスタ（１５）を関連する電極に接続するた
    めに、少なくとも上部酸化物層（５）の領域において、後者と本質的に同じ厚さ
    を持つ厚いコンデンサ電極（１１）と同じ材料を含んでいることを特徴とする請
    求項１〜４の何れか１項に記載の半導体メモリ素子。
  6. 【請求項６】 下部酸化物層（４）におけるコンタクトホール（１２，１９）も、厚いコンデ
    ンサ電極（１１）が形成された材料を含んでいることを特徴とする請求項１〜５
    の何れか１項に記載の半導体メモリ素子。
  7. 【請求項７】 薄いコンデンサ電極（１３）は、厚いコンデンサ電極（１１）と同じ金属材料
    を含んでいることを特徴とする請求項１〜６の何れか１項に記載の半導体メモリ
    素子。
  8. 【請求項８】 薄いコンデンサ電極（１３）は、白金、イリジウム、二酸化イリジウム、ルテ
    ニウム、酸化ルテニウム、パラジウム、三酸化ストロンチウムルテニウムあるい
    はそれらの結合物を含んでいることを特徴とする請求項１〜７の何れか１項に記
    載の半導体メモリ素子。
  9. 【請求項９】 コンデンサ（１０）の下部電極（１１）と同じ厚さである材料のプラグは、コ
    ンタクトホール（１９）の中に形成されることを特徴とする請求項１〜８の何れ
    か１項に記載の半導体メモリ素子。
  10. 【請求項１０】 ビア（１２）を満たしている材料に一致するプラグ（２１）は、下部酸化物層
    （４）の内側のコンタクトホール（１１）の下部領域に与えられることを特徴と
    する請求項１〜９の何れか１項に記載の半導体メモリ素子。
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