KR20030003327A - 캐패시터의 제조 방법 - Google Patents

캐패시터의 제조 방법 Download PDF

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최은석
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Abstract

본 발명은 후속열공정이나 세정공정에서 귀금속막으로 이루어진 전극이 리프팅되는 것을 방지하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 반도체기판상에 캐패시터의 높이를 결정짓는 캐패시터산화막을 형성하는 단계, 상기 캐패시터산화막을 선택적으로 식각하여 상기 반도체기판의 표면이 노출되는 오목부를 형성하는 단계, 상기 오목부의 양측벽에만 접착층을 형성하는 단계, 상기 접착층이 형성된 결과물을 따라 하부전극을 형성하는 단계, 상기 하부전극을 상기 오목부내에만 잔류시키는 단계, 및 상기 잔류시킨 하부전극상에 유전막, 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 반도체소자의 캐패시터의 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)을 비롯한 반도체 소자의 고집적화에 따라 캐패시터의 충분한 정전용량을 확보하는 것이 큰 문제로 부각되었으며, 기가(Giga)급 이상으로 고집적화됨에 따라 적층(stack) 형태의 캐패시터를 제조할 때 전극을 분리하는데 한계에 다다르고 있어, 이를 해결하기 위한 하나의 방안으로 캐패시터의 하부 전극인 스토리지노드(Storage node)를 실린더(Cyclinder)형이나 오목(Concave)형으로 형성하여 스토리지노드의 유효 표면적을 증대시키고 있다.
그러나, 고집적화에 수반되는 공정 마진의 저하 때문에 스토리지노드의 표면적을 증가시키는데는 한계가 있다.
이러한 한계를 극복하기 위하여 초고집적 DRAM에는 고유전체인 Ta2O5, BST 등의 고유전 물질을 캐패시터 유전막으로 사용하는 고유전체 캐패시터를 적용하고 있다. 이는 캐패시터의 정전용량이 유전율에 비례하는 원리를 적용한 것이다.
한편, 차세대 비휘발성 메모리 소자로서 각광 받고 있는 강유전체 메모리 소자(FeRAM)에서는 캐패시터를 구성하는 유전물질로서 SrBi2Ta2O9(SBT), Pb(ZrxTi1-x)O3(PZT) 등의 강유전 물질이 사용되고 있다.
이와 같이 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 우수한 유전체 박막 특성을 확보하기 위해서는 상/하부 전극 및 그 주변 물질의 선택과 적절한 공정의 제어가 필수적이다.
현재, 고유전체 캐패시터 또는 강유전체 캐패시터의 상/하부 전극 재료로서 전극 특성이 우수한 백금막(Pt), 이리듐막(Ir), 루테늄막(Ru) 등의 귀금속(noble metal)을 주로 이용하고 있다.
도 1a 내지 도 1b는 종래기술의 COB(Capacitor Over Bitline) 구조에 따른 메모리소자 중 오목형 캐패시터의 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 다수의 워드라인을 포함한 트랜지스터 및 비트라인(도시 생략) 제조 공정이 완료된 반도체기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(12)을 형성한 다음, 층간절연막(12)을 선택적으로 식각하여 콘택홀을 형성한다.
다음으로, 콘택홀을 포함한 층간절연막(12)상에 폴리실리콘막을 증착한 후, 층간절연막(12)이 노출될때까지 에치백 또는 화학적기계적연마하여 콘택홀에 폴리실리콘을 플러깅시킨다. 이 때, 콘택홀의 소정깊이만큼 플러깅되는 폴리실리콘플러그(13)가 형성된다.
다음으로, 폴리실리콘플러그(13)을 포함한 전면에 티타늄(Ti)을 증착하고 700℃에서 급속열처리(Rapid Thermal Process; RTP)하므로써 폴리실리콘 플러그(13)의 실리콘(Si) 원자와 티타늄(Ti)의 반응에 의해 폴리실리콘플러그(13)상에 티타늄실리사이드(Ti-silicide)(14)를 형성한다.
이 때, 티타늄실리사이드(14)는 폴리실리콘플러그(13)와 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.
계속해서, 티타늄실리사이드(14)상에 티타늄나이트라이드(TiN)(15)를 형성한후, 층간절연막(12)의 표면이 노출될때까지 티타늄나이트라이드(15)를 화학적기계적연마(CMP) 또는 에치백(Etchback)하여 스토리지노드 콘택홀을 완전히 매립시킨다.
이 때, 티타늄나이트라이드(15)는 폴리실리콘플러그(13)과 하부전극간의 상호 확산을 방지하는 확산방지막(Diffusion barrier)으로서, 특히 하부전극으로부터 폴리실리콘플러그(13)나 반도체기판(11)으로의 산소 확산을 방지하는 역할을 한다.
다음으로, 티타늄나이트라이드(15)를 포함한 층간절연막(12)상에 스토리지노드의 높이를 결정짓는 캐패시터산화막(16)을 증착한 후, 감광막을 이용한 스토리지노드마스크(도시 생략)로 캐패시터산화막(16)을 식각하여 폴리실리콘플러그(13)에 정렬되는 스토리지노드 영역을 오픈시킨다.
계속해서, 스토리지노드 영역을 포함한 캐패시터산화막(16)의 표면을 따라 스토리지노드 물질(이하 '하부전극'이라 약칭함)(17)으로서 루테늄막, 백금막, 이리듐막 등의 귀금속막을 증착한 다음, 에치백 또는 화학적기계적연마를 통해 스토리지노드영역내에만 하부전극(17)을 잔류시켜 이웃한 셀간 하부전극을 서로 격리시킨다.
도 1b에 도시된 바와 같이, 하부전극(17)을 포함한 전면에 유전막(18), 상부전극(19)을 순차적으로 증착하여 오목형 캐패시터를 완성한다. 이 때, 유전막(18)은 고유전막을 이용하고, 상부전극(19)은 폴리실리콘, 귀금속막을 이용한다.
그러나, 상술한 종래기술은 하부전극(17)으로 이용된 귀금속막들은 층간절연막(특히 산화막)과 접착력이 약하기 때문에 유전막 증착 및 후열공정이나 세정 공정에서 리프팅(lifting)이 발생하여 구조의 변형이 나타나게 되므로 소자 제조를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 후속열공정이나 세정공정에서 귀금속막으로 이루어진 전극이 리프팅되는 것을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 오목형 캐패시터의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2b는 본 발명의 실시예에 따른 오목형 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 층간절연막
23 : 폴리실리콘플러그 24 : 티타늄실리사이드
25 : 티타늄나이트라이드 26 : 캐패시터산화막
27 : 접착층 28 : 하부전극
29 : 유전막 30 : 상부전극
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 캐패시터의 높이를 결정짓는 캐패시터산화막을 형성하는 단계, 상기 캐패시터산화막을 선택적으로 식각하여 상기 반도체기판의 표면이 노출되는 오목부를 형성하는 단계, 상기 오목부의 양측벽에만 접착층을 형성하는 단계, 상기 접착층이 형성된 결과물을 따라 하부전극을 형성하는 단계, 상기 하부전극을 상기 오목부내에만 잔류시키는 단계, 및 상기 잔류시킨 하부전극상에 유전막, 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 오목부의 양측벽에만 접착층을 잔류시키는 단계는, 상기 오목부를 포함한 캐패시터산화막상에 접착층을 증착하는 단계, 및 상기 캐패시터산화막의 표면이 드러날때까지 에치백 공정을 단독으로 실시하거나 또는 화학적기계적연마와 에치백 공정을 동시에 실시하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 접착층은 Al2O3, TiO2, TaO2, TaON, ZrO2또는 HfO2중 어느 하나의 단일막, 이들 접착층을 두층 이상으로 적층한 다층막, 또는 이들 접착층을 두 가지 이상으로 혼합한 혼합물 중 어느 하나를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 COB 구조에 따른 메모리소자 중 오목형 캐패시터의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 다수의 워드라인을 포함한 트랜지스터 및 비트라인(도시 생략) 제조 공정이 완료된 반도체기판(21)상에 층간절연막(ILD)(22)을 형성한 다음, 층간절연막(22)상에 감광막을 스토리지노드 콘택마스크(도시 생략)를 형성한다.
다음으로, 스토리지노드 콘택마스크로 층간절연막(22)을 식각하여 스토리지노드 콘택홀을 형성한 다음, 스토리지노드 콘택홀이 형성된 층간절연막(22)상에 폴리실리콘막을 증착한 후, 층간절연막(22)이 노출될때까지 에치백 또는 화학적기계적연마하여 스토리지노드 콘택홀에 부분 폴리실리콘플러그(23)를 플러깅시킨다.
다음으로, 폴리실리콘플러그(23)을 포함한 전면에 티타늄(Ti)을 증착하고 700℃에서 급속열처리(RTP)하므로써 폴리실리콘 플러그(23)의 실리콘(Si) 원자와티타늄(Ti)의 반응에 의해 폴리실리콘플러그(23)상에 티타늄실리사이드(Ti-silicide)(24)를 형성한다.
이 때, 티타늄실리사이드(24)는 폴리실리콘플러그(23)와 하부전극과의 오믹 콘택을 형성해 준다.
계속해서, 티타늄실리사이드(24)상에 티타늄나이트라이드(TiN)(25)를 형성한 후, 층간절연막(22)의 표면이 노출될때까지 티타늄나이트라이드(25)를 화학적기계적연마(CMP) 또는 에치백(Etchback)하여 스토리지노드 콘택홀을 완전히 매립시킨다.
이 때, 티타늄나이트라이드(25)는 폴리실리콘플러그(23)과 하부전극간의 상호 확산을 방지하는 확산방지막(Diffusion barrier)으로서, 특히 하부전극으로부터 폴리실리콘플러그(23)나 반도체기판(21)으로의 산소 확산을 방지하는 역할을 한다.
다음으로, 티타늄나이트라이드(25)를 포함한 층간절연막(22)상에 스토리지노드의 높이를 결정짓는 캐패시터산화막(26)을 증착한 후, 감광막을 이용한 스토리지노드마스크(도시 생략)로 캐패시터산화막(26)을 식각하여 폴리실리콘플러그(23)에 정렬되는 오목형 스토리지노드 영역(이하 '오목부'라 약칭함)을 오픈시킨다.
다음으로, 오목부가 오픈된 캐패시터산화막(26)상에 접착층(27)을 증착하고, 에치백 단독으로 실시하거나, 또는 화학적기계적연마/에치백을 동시에 실시하여 오목부의 측벽에만 접착층(27)을 잔류시킨다.
이 때, 접착층(27)은 물리기상증착법(PVD), 화학기상증착법(CVD), 원자층증착법(ALD) 또는 플라즈마원자층증착법(PEALD) 중 어느 하나의 증착법으로 증착되되, Al2O3, TiO2, TaO2, TaON, ZrO2또는 HfO2중 어느 하나의 단일막, 이들 접착층을 두층 이상으로 적층한 다층막을 이용하거나, 또는 이들 접착층을 두 가지 이상으로 혼합한 혼합물을 이용한다.
그리고, 접착층(27)은 1Å∼1000Å의 두께로 증착된다.
도 2b에 도시된 바와 같이, 접착층(27) 및 캐패시터산화막(26)의 표면을 따라 하부전극(28)을 증착한 다음, 에치백 또는 화학적기계적연마를 통해 오목부내에만 하부전극(28)을 잔류시켜 이웃한 셀간 하부전극을 서로 격리시킨다.
여기서, 하부전극(28)으로는 루테늄(Ru), 루테늄산화막(RuO2), 백금(Pt), 이리듐(Ir) 또는 이리듐산화막(IrO2)중 어느 하나의 단일막, 이들을 적층한 다층막으로 이용하거나, 또는 이들을 혼합한 혼합막을 이용한다.
다음으로, 하부전극(28)을 포함한 전면에 유전막(29), 상부전극(30)을 순차적으로 증착하여 오목형 캐패시터를 완성한다. 이 때, 유전막(29)은 Ta2O5, TaON, TiO2, Al2O3, Sr-Ta 산화물, BST, SBT, SBTN, BLT 또는 PZT 중 어느 하나를 이용한다.
상부전극(30)은 하부전극(28)과 동일한 막을 이용한다.
상술한 바와 같은 접착층(27)은 하부전극(28)과 캐패시터산화막(26)의 접착성을 향상시키고, 아울러 하부전극간을 분리시키기 위한 에치백시 건식 또는 습식 식각제(etchant) 등의 케미컬(chemical)의 캐패시터산화막(26)으로의 침투 또는 침식을 방지하는 역할을 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 캐패시터의 제조 방법은 오목 구조의 캐패시터에서 하부전극과 캐패시터산화막과의 접착력을 증가시키므로써, DRAM 및 FeRAM의 캐패시터의 하부전극으로 귀금속막을 적용할 수 있어 고유전막을 이용하는 캐패시터를 구현할 수 있고, 이로써 캐패시터의 정전용량을 확보하여 고집적 메모리소자를 구현할 수 있는 효과가 있다.
또한, 하부전극과 캐패시터산화막 사이에 접착층을 형성하므로써 후속 열공정 및 세정 공정에서 하부전극이 리프팅되는 것을 방지하여 캐패시터의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 캐패시터의 제조 방법에 있어서,
    반도체기판상에 캐패시터의 높이를 결정짓는 캐패시터산화막을 형성하는 단계;
    상기 캐패시터산화막을 선택적으로 식각하여 상기 반도체기판의 표면이 노출되는 오목부를 형성하는 단계;
    상기 오목부의 양측벽에만 접착층을 형성하는 단계;
    상기 접착층이 형성된 결과물을 따라 하부전극을 형성하는 단계;
    상기 하부전극을 상기 오목부내에만 잔류시키는 단계; 및
    상기 잔류시킨 하부전극상에 유전막, 상부전극을 순차적으로 형성하는 단계;
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 오목부의 양측벽에만 접착층을 잔류시키는 단계는,
    상기 오목부를 포함한 캐패시터산화막상에 접착층을 증착하는 단계; 및
    상기 캐패시터산화막의 표면이 드러날때까지 에치백 공정을 단독으로 실시하거나 또는 화학적기계적연마와 에치백 공정을 동시에 실시하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  3. 제 2 항에 있어서,
    상기 접착층을 증착하는 단계는,
    물리기상증착법, 화학기상증착법, 원자층증착법 또는 플라즈마원자층증착법 중 어느 하나의 증착법으로 이루어지되, 상기 접착층은 1Å∼1000Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제 2 항에 있어서,
    상기 접착층은, Al2O3, TiO2, TaO2, TaON, ZrO2또는 HfO2중 어느 하나의 단일막, 이들 접착층을 두층 이상으로 적층한 다층막, 또는 이들 접착층을 두 가지 이상으로 혼합한 혼합물 중 어느 하나를 포함함을 특징으로 하는 캐패시터의 제조 방법.
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