KR20000048131A - 반도체 장치 - Google Patents

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KR20000048131A
KR20000048131A KR1019990057462A KR19990057462A KR20000048131A KR 20000048131 A KR20000048131 A KR 20000048131A KR 1019990057462 A KR1019990057462 A KR 1019990057462A KR 19990057462 A KR19990057462 A KR 19990057462A KR 20000048131 A KR20000048131 A KR 20000048131A
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film
interlayer insulating
capacitor
upper electrode
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KR1019990057462A
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이이즈까도시히로
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

커패시터를 형성하는 전극과 상기 전극과 접촉하고 있는 층간 절연막 사이의 분리가 발생되는 것을 방지하고 그에 의하여 생산 수율을 개선하는 반도체 장치가 제공된다. 상기 반도체 장치 (200) 는 하부 전극 (28), 유전체막 (30) 및, 귀금속 또는 도전성 산화막으로 이루어진 상부 전극 (32) 을 반도체 기판 (12) 위에 이 순서대로 적층함으로써 형성되는 커패시터 (20) 를 포함하고, 제 2 층간 절연막 (42) 이 상부 전극 (32) 위에 형성되고, Ti, TiN, TiSix, W, WN, WSix, Ta, TaN 및 TaSix 로 구성되는 그룹에서 선택된 하나 이상을 포함하는 재료로 이루어진 상부 전극 밀착층 (52) 이 상부 전극 (32) 과 제 2 층간 절연막 (42) 사이에 형성되고, 여기서 x 는 0 < x ≤2 의 관계를 만족한다. 그러한 재료로 이루어진 상부 전극 밀착층 (52) 은 상부 전극 (32) 과 제 2 층간 절연막 (42) 양자 모두에 우수한 밀착성을 가지고 있고, 따라서, 열처리에 있어서도 그들 사이에 분리가 발생되지 않아서 그에 의하여 생산 수율이 개선될 수 있다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 다이나믹 랜덤 엑세스 메모리와 같은 커패시터를 구비한 반도체 장치에 관한 것이다.
종래에는, 다이나믹 랜덤 엑세스 메모리 (DRAM) 에 의해 대표되는 반도체 집적 회로 내의 박막 커패시터가, 폴리실리콘으로 이루어진 하부 전극, 폴리실리콘으로 이루어진 상부 전극, 및 상부 전극과 하부 전극 사이에 제공되는, 실리콘 산화물/실리콘 질화물/실리콘 산화물 (ONO) 로 이루어진 커패시터 유전층에 의해 형성되었다.
그래서, 메모리의 고집적화 및 소형화를 이루기 위해, 메모리 내에 설치된 박막 커패시터를 소형화시킬 필요가 있다. 그러나, 실리콘 산화막 또는 ONO 를 사용함으로써 두께 4 nm 이하의 커패시터 유전체막을 형성하는 것은 제조 기술의 측면에서 볼 때 곤란하다.
따라서, 메모리 내의 박막 커패시터를 소형화시키고 그것의 큰 용량을 얻기 위하여, (Ba, Sr)TiO3(BST) 막에 의해 대표되는 고 유전율 막 또는 고 유전율 층이 커패시터 유전층으로서 사용되었는데, 여기서 Ba 는 바륨, Sr 은 스트론튬, Ti 는 티타늄 그리고 O 는 산소를 나타낸다.
도 5 는 고 유전율 박막 커패시터를 사용한 종래 반도체 장치의 일례를 나타내는 단면도이다.
도 5 에 나타난 종래 반도체 장치 (100) 는 커패시터 유전체막 (30) 으로서 (Ba, Sr)TiO3(BST) 막을 사용하고, 커패시터 상부 전극 (32) 과 커패시터 하부 전극 (28) 에 대한 재료로서 Ru 를 사용하고, 상기 장치 (100) 는 p 형 실리콘 기판 (12), 소자 분리 절연막 (13) 에 의해 다른 MOSFET 으로부터 분리된 영역에서 실리콘 기판 (12) 위에 형성된 MOSFET (14), MOSFET (14) 을 덮고 있는 SiO2와 같은 제 1 층간 절연막 (16), 제 1 층간 절연막 (16) 을 관통하는 접속 홀(connection hole) 내에 형성된 커패시터 콘택트 (18), 커패시터 콘택트 (18) 위에 제공된 커패시터 (20), 및 커패시터 (20) 를 덮고 있는 예를 들어 SiO2막과 같은 제 2 층간 절연막 (42) 를 구비하고 있고, 여기서 Ru 는 루테늄을 지시하고 Si 는 실리콘을 지시한다.
MOSFET (14) 는 도면에 나타난 바와 같이, 게이트 산화막 (33) 위에 형성된 게이트 전극 (34), 및 게이트 전극 (34) 의 양쪽 아래에서 실리콘 기판 (12) 내에 형성된 n 형 확산층 (36) 으로 이루어진 소스/드레인 영역에 의해 구성된다.
커패시터 콘택트 (18) 는 폴리실리콘으로 제조되고, 실리콘 콘택트층 (24) 은 커패시터 콘택트를 형성하는 폴리실리콘과 내실리콘확산 도전층 (26) 사이의 전기 접촉 저항을 감소시키기 위해 제공되고, 실리콘 콘택트층 (24) 은, 예를 들어, TiSi2막 등으로 제조된다.
내실리콘확산 도전층 (26) 은 금속 실리사이드가 하부 전극 (28) 을 형성하는 금속과 커패시터 콘택트 (18) 의 폴리실리콘 사이에서 생성되는 것을 방지하기 위해 제공되고, 예를 들어 TiN 층, WN 층 및 그의 질화물과 같은 고융점 금속이 내실리콘확산 도전층 (26) 으로서 사용되는데, 여기서, N 은 질소를 나타내고 W 는 텅스텐을 나타낸다.
커패시터 (20) 는, 하부 전극 (28), 하부 전극 (28) 위에 형성된 유전체막으로 된 커패시터 유전체막 (30), 및 상부 전극 (32) 으로 구성된다. 하부 전극 (28) 및 상부 전극 (32) 은 Ru, Ir 또는 Pt 와 같은 귀금속, 또는 RuO2또는 IrO2와 같은 도전성 산화물, 또는 상기 금속 또는 상기 산화물로 각각 이루어진 박막들(laminated films)로 제조된다. 커패시터 유전체막 (30) 은 BST 막과 같은 고 유전율 막으로 제조된다. 여기서, Ir 은 이리듐을 나타내고 Pt 는 백금을 나타낸다.
커패시터 (20) 는 커패시터 콘택트 (18) 를 통해 MOSFET (14) 의 n 형 확산층 (36) 에 접속되어 있다.
커패시터 유전체막 (30) 으로서 기능하는 BST 로 이루어진 고 유전율 막은 이 막 (30) 이 형성될 때 고온과 산화 분위기를 요구한다. 따라서, 하부 전극에 대한 재료로서, 상기한 바와 같이, 다음의 금속이 사용된다. Ru, Ir 또는 Pt 와 같은 귀금속, 또는 단층으로서 RuO2또는 IrO2와 같은 도전성 산화물, 또는 상기 금속 및/또는 상기 산화물로 각각 이루어진 박막들이 사용되는데 이 모두는 산화에 대한 저항에 있어서 매우 우수하다. 상부 전극 (32) 은 일반적으로 하부 전극 (28) 을 이루는 재료와 동일한 재료로 제조된다.
상기한 귀금속 박막 또는 도전성 산화 박막은 SiO2와 같은 층간 절연막에 낮은 밀착성을 가지고 있다. 따라서, 상부 전극 또는 하부 전극이 층간 절연막과 직접 접촉하고 있을 때, 열처리에 의해 그들 사이에 분리가 일어나, 그에 의하여 수율에 있어서의 감소를 수반하기 때문에 문제가 발생한다.
내실리콘확산 도전 층 (26) 및 실리콘 콘택트 층 (24) 은, 상기한 바와 같이, 하부 전극 (28) 과 제 1 층간 절연막 (16) 사이에 놓여 있다. 따라서, 하부 전극 (28) 및 제 1 층간 절연막 (16) 은 서로 직접 접촉할 기회가 없게 된다. 내실리콘확산 도전층 (26) 및 실리콘 콘택트 층 (24) 을 제조하는 데 사용되는 금속은 상기 귀금속, 상기 도전성 산화물 그리고, 상기 금속 및/또는 상기 도전성 산화막으로 각각 이루어진 박막들에 대해서 우수한 밀착성을 가지고 있다. 따라서, 하부 전극 (28) 과 제 1 층간 절연막 (16) 사이에서는 분리라는 상기한 바와 같은 문제점은 발생되지 않는다.
그러나, 제 2 층간 절연막 (42) 은 커패시터 (20) 위에 형성되어 연결층을 형성하고, 그 결과 상부 전극 (32) 은 제 2 층간 절연막 (42) 과 직접 접촉하게 된다. 따라서, 상기한 바와 같이 분리가 제 2 층간 절연막 (42) 의 형성 후에 제 2 층간 절연막 (42) 과 상부 전극 (32) 사이의 경계면에서 열처리 등에 의해서 발생되어, 생산 수율이 감소되는 문제점을 초래하게 되었다.
본 발명은 그러한 문제점을 해결하기 위해 이루어졌고, 본 발명의 목적은 커패시터를 구성하는 전극과 이 전극과 접촉하고 있는 층간 절연막 사이에 분리 현상이 발생하는 것을 방지하여 생산 수율이 개선되게 할 수 있는 반도체 장치를 제공하는 것이다.
도 1 은 고 유전율 박막 커패시터를 사용한 본 발명에 따른 반도체 장치의 일례를 나타내는 단면도.
도 2 의 (a) 내지 2 의 (d) 는 일 실시예의 반도체 장치에 대한 제조 공정을 나타내는 공정 단계들에 있어서의 구조들의 단면도들.
도 3 의 (a) 내지 3 의 (d) 는 일 실시예의 반도체 장치에 대한 제조 공정을 나타내는 공정 단계들에 있어서의 구조들의 단면도들.
도 4 (a) 및 4 (b) 는 일 실시예의 반도체 장치에 대한 제조 공정을 나타내는 공정 단계들에 있어서의 구조들의 단면도들.
도 5 는 고 유전율 박막 커패시터를 사용한 종래 반도체 장치의 일례를 나타내는 단면도.
※도면 주요 부분에 대한 부호의 설명※
12 : p 형 실리콘 기판 13 : 소자 분리 절연막
14 : MOSFET 16 : 제 1 층간 절연막
18 : 커패시터 콘택트 20 : 커패시터
24 : 실리콘 콘택트층 26 : 내실리콘확산 도전층
28 : 커패시터 하부 전극 30 : 커패시터 유전체막
32 : 커패시터 상부 전극 33 : 게이트 산화막
34 : 게이트 전극 36 : n 형 확산층
42 : 제 2 층간 절연막 52 : 상부 전극 밀착층
200 : 반도체 장치
본 발명은 상기의 목적을 달성하기 위해 이루어졌고, 하부 전극, 유전체막 및 귀금속 또는 도전성 산화막으로 이루어진 상부 전극을 이 순서대로 반도체 기판 위에 적층함으로써 형성되는 커패시터를 구비하고, 층간 절연막이 상부 전극 위에 형성되는 반도체 장치에 관한 것인데, 여기에는 Ti, TiN, TiSix, W, WN, WSix, Ta, TaN 및 TaSix 로 구성된 그룹에서 선택된 하나 이상을 포함하는 재료로 제조되는 특별한 층이 상부 전극과 층간 절연막 사이에서 형성되고, x는 0 < x ≤2 의 관계를 만족한다.
따라서, 본 발명의 반도체 장치에서는, 상부 전극과 층간 절연막이 서로 직접 접촉하고 있지 않고 상기한 재료로 이루어진 본 발명에 따른 특별한 층이 상부 전극 및 층간 절연막 양자 모두에 대해 우수한 밀착성을 가지고 있다. 그 결과, 상부 전극이 귀금속 또는 도전성 산화막으로 형성되고, 층간 절연막이 상부 전극의 상층으로서 형성되고, 그렇게 이루어진 복합체가 열처리 하에 놓인 때라 하더라도 종래의 경우에는 발생하였던 상부 전극과 층간 절연막 사이의 분리 현상이 발생되지 않고 그에 의하여 생산 수율을 개선할 수 있게 된다.
첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1 은 고 유전율 박막 커패시터를 사용한 본 발명에 따른 반도체 장치의 일례를 나타내는 단면도이다. 이 도면에서, 도 5 의 구성 요소와 동일한 구성 요소는 동일한 표시로 지시되고 그에 대한 설명은 생략한다.
도 1 에 나타난 본 발명의 실시예의 반도체 장치 (200) 는 상부 전극 밀착층 (52) 이 상부 전극 (32) 위에 형성된다는 점에서 도 5 에 나타난 반도체 장치 (100) 와 다르다.
상부 전극 밀착층 (52) 은 종래 반도체 장치 (100) 의 문제점이었던 상부 전극 (32) 과 제 2 층간 절연막 (42) 이 서로 분리되는 것을 방지하는 목적에서 제공된다. 상부 전극 밀착층 (52) 은, 원소 기호 또는 화학식으로 표현하여, Ti, TiN, TiSix, W, WN, WSix, Ta, TaN 및 TaSix 로 구성되는 그룹에서 선택된 하나 이상을 포함하는 재료로 제조되는데, 여기서 x 는 0 < x ≤2 의 관계를 만족하는데 x 는 0 < x ≤2 로 설정되는 1 및 2 와 같은 정수일 뿐만 아니라 0.1 및 0.11 과 같은 0 및 2 사이의 임의의 소수인 경우를 포함하며, 상부 전극 밀착층 (52) 은 단일 재료로 이루어진 단일막 또는 서로 상이한 재료로 된 복수의 막들로 구성된 적층막으로서 형성되고, 여기서 Ta 는 탄탈을 지시한다.
본 발명의 발명자에 의해 수행된 실험 결과에 따르면 그러한 재료로 이루어진 상부 전극 밀착층 (52) 은 상부 전극 (32) 과 제 2 층간 절연막 (42) 에 우수한 밀착층을 가지고 있는 것으로 확실히 관찰되었다.
따라서, 상기한 바와 같이, 상부 전극 (32) 이 귀금속 또는 도전성 산화막 으로 형성되고, 제 2 층간 절연막 (42) 이 상부 전극의 상층으로서 형성되고, 그 후에 열처리가 수반되는 때라 하더라도, 양자 사이의 밀착성이 열악한 상부 전극 (32) 과 제 2 층간 절연막 (42) 은 서로 직접 접촉하고 있지 않고 그 양자에 대한 밀착성이 우수한 상부 전극 밀착층 (52) 이 양자 상이에 놓이게 되므로, 종래의 경우에서는 발생하였던 전극 (32) 과 제 2 층간 절연막 (42) 사이의 분리가 발생하지 않고, 그에 의하여 생산 수율이 개선될 수 있다.
그러한 구조를 가진 반도체 장치 (200) 에 대한 제조 공정에 대해 설명하겠다.
도 2 의 (a) 내지 (d), 도 3 의 (a) 내지 (d) 및 도 4 의 (a) 및 (b) 는 본 실시예의 반도체 장치 (200) 에 대한 제조 공정을 나타내는 공정 단계에 있어서의 구조들의 단면도이다.
우선, 알려진 공정에 따라, 도 1 에서 나타난 바와 같이, 게이트 산화막 (33), 게이트 전극 (34), 게이트 전극 (34) 의 양쪽 측면 아래의 n 형 확산층 (36) 및 다른 것들이 실리콘 기판 (12) 위에서 소자 분리 절연막 (13) 에 의해 분리된 영역에서 형성되어, MOSFET (14) (도 2 의 (a) 내지 (d), 도 3 의 (a) 내지 (d) 및 도 4 (a) 및 (b) 에서는 생략되어 있음) 를 형성한다. 그러한 공정 다음으로, 알려진 공정에 따라, SiO2(실리콘 산화물) 로 이루어진 300 nm 두께의 절연막이 CVD 법 등에 의해서 형성된다. 그리고 나서, 접속공 (17) 이 절연막 (16) 을 관통하여 개구(開口)된다.
접속공의 개구 다음으로, 도 2 의 (a) 에 나타난 바와 같이, 폴리실리콘층 (19) 이 CVD 법에 의해서 절연막 (16) 위에 증착되고, 인 (P) 이 폴리실리콘층 (19) 의 저항률을 감소시키기 위해 폴리실리콘층으로 이온주입된다.
그리고 나서, 도 2 의 (b) 에 나타난 바와 같이, 폴리실리콘층 (19) 이 절연막 (16) 을 노출시키도록 뒤쪽으로 에칭되어 접속공 (17) 내에 폴리실리콘 플러그 (21) 을 형성한다.
또한, 도 2 의 (c) 에 나타난 바와 같이, 30 nm 두께의 Ti 층 및 50 nm 두께의 TiN 층으로 구성되는 내실리콘확산 도전층 (26) 이 스퍼터링법 등에 의해서 폴리실리콘 플러그 (21) 를 포함하여 절연막 (16) 위에 형성된다.
그 후에, 도 2 의 (d) 에 나타난 바와 같이, 그렇게 형성된 복합체는 질소 분위기에서 RTA (Rapid Thermal Annealing) 처리를 받게 되어 폴리실리콘 플러그 (21) 를 포함하여 절연막 (16) 위에 TiSi 층으로 이루어진 실리콘 콘택트층 (24) 을 형성한다.
그 후에, 도 3 의 (a) 에 나타난 바와 같이, Ru 등으로 이루어진 100 nm 두께의 하부 전극층 (28) 이 DC 스퍼터링법 등에 의해서 내실리콘확산 도전층 (26) 위에 형성된다. 계속해서, 도 3 의 (b) 에 나타난 바와 같이, 하부 전극 (28), 내실리콘확산 도전층 (26) 및 실리콘 콘택트층 (24) 이 산소와 염소의 혼합 가스를 사용하여 플라즈마 에칭법에 의해서 각각 원하는 형태로 공정 처리된다.
그리고 나서, Ba(DPM)2, Sr(DPM)2, Ti(i-OC3H7)4및 산소 가스를 사용하여 MOCVD 법에 의하여, 20 nm 두께의 BST 막이 도 3 의 (c) 에 나타난 바와 같이 커패시터 유전체막 (30) 으로서 형성되고, Ru 등으로 이루어진 100 nm 두께의 상부 전극층 (32) 이 도 3 의 (d) 에 나타난 바와 같이 DC 스퍼터링법에 의해서 BST 막 위에 형성된다. 여기서, DPM 은 비스-디피발로일메타네이트(bis-dipivaloylmethanate)의 약자이다.
그리고 나서, 도 4 의 (a) 에 나타난 바와 같이, 예를 들어, 5 nm 내지 100 nm, 또는 바람직하게는 30 nm 정도의 두께를 가진 TiN 으로 이루어진 상부 전극 밀착층 (52) 이 반응성 DC 스퍼터링법 등에 의하여 상부 전극층 (32) 위에 형성된다. 그 후에, 상부 전극 (32) 및 상부 전극 밀착층 (52) 이 산소와 염소의 혼합 가스를 사용하여 플라즈마 에칭법에 의하여 각각 원하는 형태로 공정 처리된다.
그 공정 후, 도 4 의 (b) 에 나타난 바와 같이, 예를 들어, 300 nm 의 두께를 가진 SiO2로 이루어진 제 2 층간 절연막 (42) 이 형성되어, 상부 전극 밀착층 (52) 을 덮게된다.
상기한 제조 공정을 통하여, BST 막과 같은 고 유전율 박막 커패시터를 사용하는 본 실시예의 반도체 장치 (200) 가 제조될 수 있다.
상부 전극 밀착층 (52) 의 재료로서 TiN 을 사용하는 경우 이외에, x 가 0 < x ≤2 의 관계식을 만족하는 Ti, TiN, TiSix, W, WN, WSix, Ta, TaN, TaSix 및 다른 것들이 단독으로 또는 TiN 을 포함하여 복수의 재료로 사용될 수 있다는 것에 주의해야한다. 복수의 재료로 사용되는 경우에는, 서로 다른 물질의 막들이 서로 적층되어 하나의 적층막과 동일한 효과를 얻게된다.
상기 실시예에서는, 상부 전극 (32) 이 Ru 로 이루어져 있는 한편, 원소 기호 또는 화학식으로 표현하여, Pt 및 Ir 과 같은 귀금속과 RuO2및 IrO2와 같은 도전성 산화물로 이루어지고, 단일층을 포함하는 막 또는 복수의 박막들을 포함하는 적층막으로 구성된 상부 전극이 동일한 효과를 나타낸다.
상기 설명에서, 고 유전율막으로서 BST 의 경우가 선택된 한편, 본 발명은 또한 고 유전율막이 다음의 화학식으로 표현된 일 화합물로 이루어진 때에도 효과적이다: ABO3의 화학식으로 표현된 화합물 (여기서 A 는 Ba, Sr, Pb, Ca, La, Li 및 K 로 구성된 그룹에서 적어도 하나 선택된 것이고, B 는 Zr, Ti, Ta, Nb, Mg, Mn, Fe, Zn 및 W 로 구성된 그룹에서 적어도 하나 선택된 것), (Bi2O2)(Am-1BmO3m+1) (여기서 m = 1 내지 5 의 정수 중 어느 하나이고, A 는 Ba, Sr, Pb, Ca, K 및 Bi 로 구성된 그룹에서 적어도 하나 선택된 것이고, B 는 Ti, Ta, Na 및 W 로 구성된 그룹에서 적어도 하나 선택된 것), 또는 Ta2O5 .여기서, Bi 는 비스무트를 나타내고, Pb 는 납을, Ca 는 칼슘을, La 는 란탄을, Li 는 리튬을, K 는 칼륨을, Zr 은 지르코늄을, Nb 는 니오브를, Mg 는 마그네슘을, Mn 은 망간을, Fe 는 철을, Zn 은 아연을 나타낸다.
ABO3의 일반 화학식으로 표현된 화합물의 예로서 다음과 같이 이름을 댈 수 있다: 특정 화학식으로 표현하면, SrTiO3, PbTiO3, (Pb, La) (Zr, Ti)O3, Pb(Mg, Nb)O3, Pb(Mg, W)O3, Pb(Zn, Nb)O3, LiTaO3, KTaO3, KNbO3및 다른 것들.
또한, m 이 1 내지 5 의 정수 중의 어느 하나인 (Bi2O2)(Am-1BmO3m+1) 의 일반 화학식으로 표현된 화합물의 예로서, 다음과 같이 이름을 댈 수 있다: 특정 화학식으로 표현하면, Bi4Ti3O12, SrBi2Ta2O9, SrBi2Nb2O9, 및 다른 것들.
상기 설명에서, BOX 형 스택 커패시터 (BOX type stack capacitor) 가 커패시터 (20) 의 일례로서 나타나는 한편, 본 발명은 고 유전율 커패시터 유전막 (30) 이 상부 전극과 하부 전극 사이에 놓여 있고, 상부 전극 밀착층이 상부 전극 위에 형성되고, 커패시터가 층간 절연막으로 덮혀 있는 구조를 박막 커패시터가 가지고 있는 한 어떠한 커패시터 구조에 대해서도 효과적이다.
본 발명은 본 발명의 취지 또는 본질적인 특성을 벗어남이 없이 다른 특정한 형태로 구체화 될 수 있다. 따라서 본 실시예들은 어떤 면에서든지 예시적인 것으로 간주되어야 하며 한정적인 것으로 생각해서는 않되고, 본 발명의 범위는 이미 앞선 명세서에 의해서라기보다 첨부한 청구범위에 의해서 지정되어지고 청구 범위의 의미 및 균등범위 내에 해당하는 모든 변형례는 청구범위에 포함되는 것으로 의도된다.
상술한 구성을 통하여, 본 발명의 반도체 장치에서는, x 가 0 < x ≤2 의 관계를 만족하는 Ti, TiN, TiSix, W, WN, WSix, Ta, TaN 및 TaSix 로 구성된 그룹에서 선택된 하나 이상으로 이루어진 특별한 층이 상부 전극과 층간 절연막 사이에서 형성되기 때문에, 상부 전극과 층간 절연막은 서로 직접 접촉하지 않게 되고, 본 발명에 따라 상기한 재료로 이루어진 특별한 층은 상부 전극 및 층간 절연막 양자에 대해 우수한 밀착성을 나타낸다. 따라서, 상부 전극이 귀금속 또는 도전성 산화막으로 형성되고, 층간 절연막이 상부 전극의 상층으로서 형성되고, 그 후에 열처리가 상기한 바와 같이 형성된 적층막 구조에 가해지는 공정에 있어서도, 종래의 경우에는 발생하는, 상부 전극과 층간 절여막 사이의 경계면에서의 분리 현상이 발생하지 않게 된다. 따라서, 반도체 장치의 생산 수율이 향상될 수 있다.

Claims (13)

  1. 하부 전극, 유전체막 및 귀금속 또는 도전성 산화막으로 이루어진 상부 전극을 반도체 기판 위에 이 순서대로 적층함으로써 형성된 커패시터를 구비하고,
    층간 절연막이 상기 상부 전극 위에 형성되며,
    x 가 0 < x ≤2 의 관계를 만족하는 Ti, TiN, TiSix, W, WN, WSix, Ta, TaN 및 TaSix 로 구성된 그룹에서 선택된 하나 이상을 포함하는 재료로 이루어진 특별한 층이 상기 상부 전극과 상기 층간 절연막 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 상부 전극과 상기 층간 절연막 사이에 형성된 상기 특별한 층은 서로 다른 재료의 복수의 층으로 이루어져 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 상부 전극과 상기 층간 절연막 사이에 형성된 상기 특별한 층은 5 nm 내지 100 nm 의 범위의 두께를 가지고 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 유전체막은 (Ba, Sr)TiO3로 이루어진 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 유전체막은 ABO3의 일반 화학식으로 표현된 화합물로 이루어져 있고, 여기서 A 는 Ba, Sr, Pb, Ca, La, Li 및 K 로 구성된 그룹에서 선택된 적어도 하나 이고, B 는 Zr, Ti, Ta, Nb, Mg, Mn, Fe, Zn 및 W 로 구성된 그룹에서 선택된 적어도 하나인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 유전체막은 (Bi2O2)(Am-1BmO3m+1) 의 일반 화학식으로 표현된 화합물로 이루어져 있고, 여기서 m 은 1 내지 5 의 정수 중에 어느 하나이고, A 는 Ba, Sr, Pb, Ca, K 및 Bi 로 구성된 그룹에서 선택된 적어도 하나이고, B 는 Ti, Ta, Nb 및 W 로 구성된 그룹에서 선택된 적어도 하나인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 유전체막은 Ta2O5인 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 귀금속은 Ru, Pt 및 Ir 중의 하나인 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 도전성 산화막은 RuO2또는 IrO2인 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 하부 전극은 귀금속막 또는 도전성 산화막으로 이루어져 있는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 반도체 기판 위에 형성된 제 1 절연막으로 덮혀 있는 MOSFET, 및
    상기 제 1 층간 절연막을 관통하고 반도체 기판 측 단부가 상기 MOSFET의 소스 또는 드레인에 접속하고 있는 커패시터 콘택트를 더 구비하고,
    상기 하부 전극이 상기 커패시터 콘택트 위에 형성되고 상기 커패시터 콘택트의 다른 단부에 접속되어 있는 것을 특징으로 하는 반도체 장치
  12. 제 11 항에 있어서,
    실리콘 콘택트층 및 내실리콘확산 도전층이 상기 하부 전극과 상기 커패시터 콘택트 사이에 개재되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서,
    RAM 을 구성하고, 상기 커패시터가 정보 기억 단위를 형성하는 것을 특징으로 하는 반도체 장치.
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