TW202310071A - 半導體結構及其製造方法 - Google Patents

Abstract

本申請實施例涉及半導體領域，提供一種半導體結構及其製造方法，半導體結構包括：基底；位於陣列區的存儲電容單元包括：N個在平行於基底表面的方向上分佈的絕緣柱；覆蓋絕緣柱的頂面和側面的下電極層；與下電極層正對的上電極層；位於上電極層與下電極層之間的電容介電層；其中，N個絕緣柱對應的下電極層或者N個絕緣柱對應的上電極層中的一者為連續膜層，另一者為分立膜層，N為大於等於2的自然數；位於電路區的電晶體，且電晶體包括位於電路區的基底內的電容控制端；電連接結構，與電容控制端電連接，且自電路區向陣列區延伸，以與相應的分立膜層相接觸。本申請實施例至少可以降低製備半導體結構的製程難度和提高半導體結構的電學性能。

Description

半導體結構及其製造方法

本申請實施例涉及半導體領域，特別涉及一種半導體結構及其製造方法。

記憶體是用來存儲程式和各種資料資訊的記憶部件，按記憶體的使用類型可分為唯讀記憶體和隨機存取記憶體。記憶體通常包括存儲電容單元以及與存儲電容單元連接的電晶體，存儲電容單元用來存儲代表存儲資訊的電荷，電晶體是控制存儲電容單元的電荷流入和釋放的開關。目前，存儲電容單元通常為杯狀結構或者柱狀立式堆疊結構。

然而，隨著記憶體製程節點的不斷縮小，用於形成存儲電容單元的電容孔的深寬比逐漸變大，提高製備包含存儲電容單元的半導體結構的製程難度。此外，在蝕刻形成電容孔時，電容孔的尺寸精度難以控制，且在向記憶體中的電容孔中填充材料以形成存儲電容單元時，易出現填充不實的現象，影響半導體結構的電學性能。

因此，需要涉及一種新的存儲電容單元結構，以降低製備半導體結構的製程難度和提高半導體結構的電學性能。

本申請實施例提供一種半導體結構及其製造方法，至少有利於降低製備半導體結構的製程難度和提高半導體結構的電學性能。

根據本申請一些實施例，本申請實施例一方面提供一種具有陣列區以及電路區的半導體結構，包括：基底；至少一個存儲電容單元，所述存儲電容單元位於所述陣列區，所述存儲電容單元包括：N個在平行於所述基底表面的方向上分佈的絕緣柱；下電極層，所述下電極層覆蓋所述絕緣柱的頂面和側面；上電極層，所述上電極層與所述下電極層正對；電容介電層，所述電容介電層位於所述上電極層與所述下電極層之間；其中，N個所述絕緣柱對應的所述下電極層或者N個所述絕緣柱對應的所述上電極層中的一者為連續膜層，另一者為分立膜層，N為大於或等於2的自然數電晶體，所述電晶體位於所述電路區，且所述電晶體包括位於所述電路區的所述基底內的電容控制端；電連接結構，所述電連接結構與所述電容控制端電連接，且所述電連接結構自所述電路區向所述陣列區延伸，以與相應的所述分立膜層相接觸。

另外，半導體結構還包括：介電層，所述介電層位於所述電路區的所述基底上；所述電連接結構包括：導電柱，所述導電柱貫穿所述介電層且與所述電容控制端電連接；電連接層，所述電連接層位於所述介電層頂面且與所述導電柱頂面相接觸，且所述電連接層自所述電路區向所述陣列區延伸，以與相應的所述分立膜層相接觸。

另外，所述電連接層的材料與所述分立膜層的材料相同。

另外，N個所述絕緣柱對應的所述電容介電層為連續膜層，且所述電容介電層還位於所述介電層頂面以及所述電連接層頂面。

另外，所述電晶體的數量為N，所述電連接結構的數量為N的m倍，m為大於等於1的自然數。

另外，所述下電極層的材料包括TiN、Ti、W或者Mo中的至少一種；所述上電極層的材料包括TiN、Ti、W或者Mo中的至少一種。

另外，所述電容介電層的材料包括ZrO、AlO、HfO或者NbO中的至少一種。

另外，在垂直於所述基底表面方向上，所述絕緣柱的厚度為1nm~100nm。

另外，在平行於所述基底表面方向上，所述絕緣柱的寬度為1nm~100nm。

另外，N個所述絕緣柱對應的所述下電極層為分立膜層，N個所述絕緣柱對應的所述上電極層為連續膜層。

另外，所述半導體結構包括M個在垂直於所述基底表面方向上堆疊設置的所述存儲電容單元，M為大於或等於2的自然數；還包括：絕緣層，所述絕緣層位於相鄰層的所述存儲電容單元之間；導電穿孔，所述導電穿孔貫穿所述絕緣層以及每一所述存儲電容單元的所述連續膜層，以使所述導電穿孔與每一所述存儲電容單元的所述連續膜層相接觸。

另外，所述半導體結構包括M個在垂於所述基底表面方向堆疊設置的所述電連接結構，且處於相鄰層的所述電連接結構之間相接觸。

另外，半導體結構還包括：字線，所述字線位於所述陣列區的所述基底內，且所述字線相對兩側的所述基底內分別具有第一摻雜區和第二摻雜區，所述第一摻雜區與所述下電極層電連接；位線，所述位線位於所述陣列區，且所述位線與所述第二摻雜區電連接。

根據本申請一些實施例，本申請實施例另一方面還提供一種半導體結構的製造方法，所述半導體結構具有陣列區以及電路區，製造方法包括：提供基底；在所述基底上形成至少一個存儲電容單元，所述存儲電容單元位於所述陣列區，所述存儲電容單元包括：N個在平行於所述基底表面的方向上分佈的絕緣柱；下電極層，所述下電極層覆蓋所述絕緣柱的頂面和側面；上電極層，所述上電極層與所述下電極層正對；電容介電層，所述電容介電層位於所述上電極層與所述下電極層之間；其中，N個所述絕緣柱對應的所述下電極層或者N個所述絕緣柱對應的所述上電極層中的一者為連續膜層，另一者為分立膜層，N為大於或等於2的自然數；在所述電路區形成電晶體，且所述電晶體包括位於所述電路區的所述基底內的電容控制端；形成電連接結構，所述電連接結構與所述電容控制端電連接，且所述電連接結構自所述電路區向所述陣列區延伸，以與相應的所述分立膜層相接觸。

另外，所述電路區的所述基底上具有介電層；形成所述下電極層以及所述電連接結構的步驟包括：形成導電柱，所述導電柱貫穿所述介電層且與所述電容控制端電連接；形成連續的第一導電層，所述第一導電層位於所述絕緣柱的頂面和側面，且還位於所述電路區的所述介電層頂面並與所述導電柱頂面相接觸；圖形化所述第一導電層，以形成電連接層以及多個相互分立的所述下電極層，所述電連接層位於所述介電層頂面且與所述導電柱頂面相接觸，且所述電連接層自所述電路區向所述陣列區延伸，以與相應的所述下電極層電連接。

另外，形成所述電容介電層以及所述上電極層的製程步驟包括：在所述下電極層表面形成連續的所述電容介電層，所述電容介電層位於相鄰的所述絕緣柱之間，且還位於所述電連接層頂面以及所述介電層頂面；在所述電容介電層頂面形成第二導電層；去除位於所述電路區的所述第二導電層，剩餘所述第二導電層作為所述上電極層。

另外，製造方法還包括：形成M個在垂直於所述基底表面方向上堆疊設置的所述存儲電容單元，M為大於或等於2的自然數，且相鄰層的所述存儲電容單元之間具有絕緣層；形成導電穿孔，所述導電穿孔貫穿所述絕緣層以及每一所述存儲電容單元的所述連續膜層，以使所述導電穿孔與每一所述存儲電容單元的所述連續膜層相接觸。

本申請實施例提供的技術方案至少具有以下優點：

上述技術方案中，下電極層至少覆蓋絕緣柱的頂面和側面，且N個絕緣柱對應的下電極層或者N個絕緣柱對應的上電極層中的一者為連續膜層，另一者為分立膜層，使得存儲電容單元中的上電極層和下電極層整體呈現波浪狀或者山峰狀，一方面，從製備製程角度而言，形成如此形狀的存儲電容單元避免了製作用於形成存儲電容單元的電容孔，因而有利於降低製備存儲電容單元的製程難度，以降低製備半導體結構的製程難度；另一方面，由於電容孔的深寬比隨著記憶體製程節點的縮小而增大時，形成的存儲電容單元品質不高，會對半導體結構的電學性能造成不利影響，採用本申請的存儲電容單元，無需製備電容孔，有利於保證形成的存儲電容單元具有較高的品質，且上電極層和下電極層整體均呈現波浪狀或者山峰狀，有利於增大上電極層和下電極層之間的正對面積，以提高存儲電容單元的電容量，從而有利於提高半導體結構的電學性能。

由背景技術可知，半導體結構的製備製程難度有待降低，半導體結構的電學性能有待提高。

本申請實施提供一種半導體結構及其製造方法，半導體結構中，存儲電容單元中的上電極層和下電極層整體呈現波浪狀或者山峰狀，一方面，從製備製程角度而言，形成如此形狀的存儲電容單元避免了製作用於形成存儲電容單元的電容孔，因而有利於降低製備存儲電容單元的製程難度；另一方面，由於電容孔的深寬比隨著記憶體製程節點的縮小而增大時，形成的電容孔的尺寸精度以及依據電容孔形成的存儲電容單元品質均不高，會對半導體結構的電學性能造成不利影響，採用本申請的存儲電容單元，無需製備電容孔，有利於提高形成的存儲電容單元的品質，且上電極層和下電極層整體均呈現波浪狀或者山峰狀，有利於增大上電極層和下電極層之間的正對面積，以提高存儲電容單元的電容量，從而有利於提高半導體結構的電學性能。

下面將結合附圖對本申請的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本申請各實施例中，為了使讀者更好地理解本申請而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本申請所要求保護的技術方案。

圖1和圖2為本申請一實施例提供的半導體結構的剖面結構示意圖，需要說明的是，圖2中以三個點的省略號，表示半導體結構中包括多層重複堆疊的存儲電容單元以及多層重複堆疊的電晶體和電連接結構。

參考圖1或圖2，半導體結構具有陣列區a以及電路區b，半導體結構包括：基底100；至少一個存儲電容單元101，存儲電容單元101位於陣列區a，存儲電容單元101包括：N個在平行於基底100表面的方向上分佈的絕緣柱111；下電極層121，下電極層121覆蓋絕緣柱111的頂面和側面；上電極層131，上電極層131與下電極層121正對；電容介電層141，電容介電層141位於上電極層131與下電極層121之間；其中，N個絕緣柱111對應的下電極層121或者N個絕緣柱111對應的上電極層131中的一者為連續膜層，另一者為分立膜層，N為大於或等於2的自然數；電晶體102，電晶體102位於電路區b，且電晶體102包括位於電路區b的基底100內的電容控制端112；電連接結構103，電連接結構103與電容控制端112電連接，且電連接結構103自電路區b向陣列區a延伸，以與相應的分立膜層相接觸。

相較於柱狀立式堆疊存儲電容單元中，下電極層與上電極層之間的正對區域為平面，本申請中，下電極層121至少覆蓋絕緣柱111的頂面和側面，且上電極層131和下電極層121正對，則下電極層121和上電極層131之間的正對區域至少包括與絕緣柱111的頂面和側面對應的區域，有利於提高下電極層121和上電極層131之間的正對面積，以提高存儲電容單元的電容量，從而有利於提高半導體結構的電學性能。

相較於杯狀存儲電容單元中，需要形成深寬比大的電容孔，在電容孔的基礎上形成下電極層與上電極層，本申請中，形成絕緣柱111以及在絕緣柱111的基礎上形成下電極層121和上電極層131的製程難度降低，且更容易控制形成的下電極層121和上電極層131的尺寸精度，從而有利於降低製備半導體結構的製程難度和提高半導體結構的電學性能。

以下將結合附圖對本申請實施例進行更為詳細的說明。

其中，電路區b位於陣列區a的週邊，電晶體102中的電容控制端112通過電連接結構103與存儲電容單元101中的分立膜層電連接，用於控制分立膜層的電位。

在一些實施例中，在垂直於基底100表面方向上，絕緣柱111的厚度可以為1nm~100nm，且在平行於基底100表面方向上，絕緣柱111的寬度可以為1nm~100nm。絕緣柱111的厚度和寬度在該範圍內時，有利於促進半導體結構向精細化方向發展，即在保證下電極層121和上電極層131之間較大的正對面積的同時，保證單個存儲電容單元101在半導體結構中佔據的空間處於合適大小，避免半導體結構因存儲電容單元101導致整體的尺寸過大。例如，絕緣柱111的厚度可以為50nm，絕緣柱111的寬度可以為50nm。

在一些實施例中，N個絕緣柱111對應的下電極層121為分立膜層，N個絕緣柱111對應的上電極層131為連續膜層。

需要說明的是，圖1和圖2中僅以下電極層121為分立膜層，上電極層131為連續膜層為示例。在其他實施例中，N個絕緣柱對應的下電極層也可以為連續膜層，N個絕緣柱對應的上電極層也可以為分立膜層。此外，圖1和圖2中以N為3為示例，在實際應用中，N為大於等於1的自然數即可。

其中，下電極層121的材料包括TiN、Ti、W或者Mo中的至少一種；上電極層131的材料包括TiN、Ti、W或者Mo中的至少一種。在一些實施例中，下電極層121的材料和上電極層131的材料可以相同，有利於簡化存儲電容單元101的製備製程以及降低存儲電容單元101的製備成本。在其他實施例中，下電極層的材料和上電極層的材料也可以不相同。

此外，電容介電層141的材料包括ZrO、AlO、HfO或者NbO中的至少一種，用於保證電容介電層141具有較高的介電常數，以提高存儲電容單元101的電容量。

繼續參考圖1或圖2，半導體結構還可以包括：介電層104，介電層104位於電路區b的基底100上；電連接結構103包括：導電柱113，導電柱113貫穿介電層104且與電容控制端112電連接；電連接層123，電連接層123位於介電層104頂面且與導電柱113頂面相接觸，且電連接層123自電路區b向陣列區a延伸，以與相應的分立膜層相接觸。

此外，電晶體102還包括閘極122，在一些實施例中，閘極122位於基底100的表面，且位於介電層104中，與導電柱113具有間隔。

需要說明的是，圖1和圖2中僅以虛線框圈出電容控制端112在基底100中的大致範圍為示例，在實際應用中，對電容控制端112在基底100中所處的範圍的形狀不做限制，只需滿足電容控制端112位於與閘極122正下方的基底100的一側即可。

在一些實施例中，當下電極層121為分立膜層時，電連接層123與下電極層121相接觸電連接，且電連接層123的材料與下電極層121的材料可以相同。在其他實施例中，當上電極層為分立膜層時，電連接層與上電極層相接觸電連接，且電連接層的材料與上電極層的材料可以相同；或者，當下電極層為分立膜層時，電連接層與下電極層相接觸電連接，且電連接層的材料與下電極層的材料可以不同；或者，當上電極層為分立膜層時，電連接層與上電極層相接觸電連接，且電連接層的材料與上電極層的材料可以不同。

上述實施例中，電連接層123的材料與分立膜層的材料相同，則電連接層123的材料與分立膜層可以為一體成型結構，從而有利於簡化半導體結構的製備製程以及降低半導體結構的製備成本。在其他實施例中，電連接層的材料與分立膜層的材料也可以不相同。

在一些實施例中，N個絕緣柱111對應的電容介電層141為連續膜層，且電容介電層141還位於介電層104頂面以及電連接層123頂面。即，電容介電層141不僅位於陣列區a，還位於電路區b，位於電路區b的電容介電層141用於實現電連接層與其他無關導電結構之間的絕緣。

關於存儲電容單元101的個數，以下將參考圖1至圖2進行詳細的說明。

在一些實施例中，參考圖1，存儲電容單元101的個數為1個，半導體結構還包括位於上電極層131和電容介電層141頂面的絕緣層151，以及至少貫穿絕緣層151且與為連續膜層的上電極層131接觸電連接的導電穿孔105。其中，絕緣層151可以為連續膜層，用於使得陣列區a的半導體結構頂面與電路區b的半導體結構頂面齊平，以及避免上電極層131暴露在外；導電穿孔105用於控制為連續膜層的上電極層131的電位。

其中，圖1以導電穿孔105穿過部分厚度的上電極層131，以與上電極層131接觸電連接為示例，在實際應用中，導電穿孔可以貫穿上電極層以與上電極層接觸電連接，或者，導電穿孔可以僅貫穿絕緣層以與上電極層頂面接觸電連接。

在另一些實施例中，參考圖2，半導體結構包括M個在垂直於基底100表面方向上堆疊設置的存儲電容單元101，M為大於或等於2的自然數。半導體結構還包括：絕緣層151，絕緣層151位於相鄰層的存儲電容單元101之間；導電穿孔105，導電穿孔105貫穿絕緣層151以及每一存儲電容單元101的連續膜層，以使導電穿孔105與每一存儲電容單元101的連續膜層相接觸。

此外，導電穿孔105還貫穿除與基底100接觸的存儲電容單元101之外的其他存儲電容單元101中的電容介電層141，從而於控制為連續膜層的上電極層131的電位。

其中，絕緣層151用於實現相鄰層的存儲電容單元101中分立膜層的電絕緣；M個存儲電容單元101在垂直於基底100表面方向上堆疊設置，有利於進一步提高半導體結構整體的電容量。

半導體結構包括M個在垂於基底100表面方向堆疊設置的電連接結構103，且處於相鄰層的電連接結構103之間相接觸。

其中，對於除與基底100接觸的存儲電容單元101之外的存儲電容單元101，該存儲電容單元101中的導電柱113不僅貫穿該存儲電容單元101中的介電層104，還貫穿位於該存儲電容單元101下方的絕緣層151和電容介電層141，使得該存儲電容單元101中的導電柱113的底面與位於該存儲電容單元101下方的存儲電容單元101中的電連接層的頂面接觸電連接，以使多層存儲電容單元101中相應的分立膜層通過依次接觸電連接的電連接結構103由同一電晶體102控制。

需要說明的是，圖2中以相鄰層的存儲電容單元101中的絕緣柱111在基底100上的正投影重合為示例，在實際應用中，相鄰層的存儲電容單元中的絕緣柱在基底上的正投影可以部分交疊或者完全不重合，即存儲電容單元中絕緣柱的排布方式不受與該存儲電容單元相鄰的存儲電容單元中絕緣柱的排布方式的限制，只需滿足導電穿孔與每一存儲電容單元中的連續膜層接觸電連接時，不與每一存儲電容單元中的分立膜層接觸即可。

此外，圖2中僅示意出半導體結構中的三層存儲電容單元101，且圖2中以導電穿孔105貫穿與基底100接觸的存儲電容單元101中為連續膜層的上電極層131為示例，在實際應用中，導電穿孔可以貫穿與基底接觸的存儲電容單元中部分厚度的上電極層，以與該上電極層接觸電連接，或者，導電穿孔可以僅貫穿與基底接觸的存儲電容單元中的絕緣層，以與與基底接觸的存儲電容單元中的上電極層頂面接觸電連接。

上述兩種實施例中，圖1和圖2中以連續膜層為上電極層131，分立膜層為下電極層121為示例，則導電穿孔105貫穿上電極層131，以使導電穿孔105與每一存儲電容單元101的上電極層131相接觸，電晶體102通過電容控制端112和電連接結構103控制下電極層121的電位，導電穿孔105用於控制上電極層131的電位。在實際應用中，連續膜層可以為下電極層，分立膜層可以為上電極層，則導電穿孔貫穿下電極層，以使導電穿孔與每一存儲電容單元的下電極層相接觸，晶體管用於控制上電極層的電位，導電穿孔用於控制下電極層的電位。

上述兩種實施例中，電晶體102的數量可以與單個存儲電容單元101中的絕緣柱111的數量相等，即電晶體102的數量為N，電晶體102與單個存儲電容單元101中的絕緣柱111一一對應。電連接結構103的數量為N的m倍，m為大於等於1的自然數。

需要說明的是，絕緣柱111的數量與分立膜層的數量相等，即絕緣柱111與分立膜層一一對應。同一電晶體102中的多個電連接結構103分別對應每一存儲電容單元101中的至少一個分立膜層。

在一些實施例中，導電柱113與電連接結構103為一一對應的關係，多層存儲電容單元101之間的分立膜層也存在一一對應的關係，且存在對應關係的分立膜層與同一電晶體102中的多個電連接結構103一一接觸電連接，則電晶體的數量與單層存儲電容單元101中分立膜層的數量相等。

在另一些實施例中，同一導電柱113可以與至少兩個電連接層123接觸電連接，即同一電晶體102可以控制同一存儲電容單元中的至少兩個分立膜層。因此，在實際應用中，對電連接結構與存儲電容單元中的分立膜層的具體連接關係不做限制，可根據電路連接需要合理設置。

此外，半導體結構還包括：字線（未圖示），字線位於陣列區a的基底100內，且字線相對兩側的基底100內分別具有第一摻雜區（未圖示）和第二摻雜區（未圖示），第一摻雜區與下電極層121電連接；位線（未圖示），位線位於陣列區a，且位線與第二摻雜區電連接。

綜上所述，存儲電容單元101中的上電極層131和下電極層121整體呈現波浪狀或者山峰狀，一方面，有利於增大上電極層131和下電極層121之間的正對面積，以提高存儲電容單元101的電容量，且可以通過堆疊設置多層存儲電容單元101，以進一步增大半導體結構整體的電容量，從而有利於提高半導體結構的電學性能。另一方面，從製備製程角度而言，形成如此形狀的存儲電容單元有利於在降低製備存儲電容單元的製程難度的同時，提高形成的存儲電容單元101整體的尺寸精度。

本申請另一實施例還提供一種半導體結構的製造方法，用於形成上述半導體結構。以下將結合附圖對本申請另一實施例提供的半導體結構的製造方法進行詳細說明，與上述實施例相同或者相應的地方，在此不做贅述。

參考圖3，提供基底100，基底100具有陣列區a和電路區b，電路區b位於陣列區a的周圍。

結合參考圖3至圖10，在基底100上形成至少一個存儲電容單元101，存儲電容單元101位於陣列區a，存儲電容單元101包括：N個在平行於基底100表面的方向上分佈的絕緣柱111；下電極層121，下電極層121覆蓋絕緣柱111的頂面和側面；上電極層131，上電極層131與下電極層121正對；電容介電層141，電容介電層141位於上電極層131與下電極層121之間；其中，N個絕緣柱111對應的下電極層121或者N個絕緣柱111對應的上電極層131中的一者為連續膜層，另一者為分立膜層，N為大於或等於2的自然數；在電路區b形成電晶體102，且電晶體102包括位於電路區b的基底100內的電容控制端112；形成電連接結構103，電連接結構103與電容控制端112電連接，且電連接結構103自電路區b向陣列區a延伸，以與相應的分立膜層相接觸。

在一些實施例中，形成絕緣柱111包括如下製程步驟：

繼續參考圖3至圖4，沿垂直於基底100表面的方向，在基底100上形成第一介電層116、第二介電層126、第三介電層136和具有開口的遮罩版107。

以遮罩版107為遮罩依次蝕刻第一介電層116、第二介電層126和第三介電層136，去除遮罩版107和剩餘的第一介電層116和第二介電層126且保留剩餘的第三介電層136作為絕緣柱111。在一些例子中，遮罩版107的材料可以為光刻膠，第一介電層116可以為氮化矽層，第二介電層126可以為旋塗硬遮罩層，第三介電層136可以為氮氧化矽層。如此，以遮罩版107為遮罩蝕刻第一介電層116、第二介電層126和第三介電層136，遮罩版107中的開口圖案依次往下傳遞，有利於提高最終形成的絕緣柱111的尺寸精度。

在一些實施例中，在垂直於基底100表面方向上，絕緣柱111的厚度可以為1nm~100nm，且在平行於基底100表面方向上，絕緣柱111的寬度可以為1nm~100nm。在實際應用中，可以根據電路連接的需要，合理設置絕緣柱111的厚度和寬度，從而調整下電極層121和上電極層131的正對面積。

相較於形成深寬比大的電容孔，本申請實施例中形成絕緣柱111的製程步驟簡便，且容易精準控制最終形成的絕緣柱111的尺寸精度，後續以絕緣柱111為基礎形成下電極層和上電極層時，也更容易控制形成的下電極層和上電極層的品質和尺寸精度，從而有利於降低製備半導體結構的製程難度和提高半導體結構的電學性能。

在一些實施例中，在形成絕緣柱111之前，在電路區b的基底100內就形成由電容控制端112以及位於基底100表面的閘極122，以在電路區b中形成電晶體102，且形成包裹電晶體102的介電層104。在其他實施例中，也可以在形成絕緣柱之後，在形成下電極層之前，形成位於電路區的電晶體。

參考圖5至圖6，形成下電極層121以及電連接結構103可以包括如下製程步驟：

參考圖5，形成導電柱113，導電柱113貫穿介電層104且與電容控制端112電連接。

繼續參考圖5，形成連續的第一導電層133，第一導電層133位於絕緣柱111的頂面和側面，且還位於電路區b的介電層104頂面並與導電柱113頂面相接觸。

其中，由於相鄰絕緣柱111之間的間隔的深寬比較小，有利於保證第一導電層133的連續性，也有利於保證後續形成的電容介電層和第二導電層的連續性，以提高形成的上電極層和下電極層的品質。

結合參考圖5和圖6，圖形化第一導電層133，以形成電連接層123以及多個相互分立的下電極層121，電連接層123位於介電層104頂面且與導電柱113頂面相接觸，且電連接層123自電路區b向陣列區a延伸，以與相應的下電極層121電連接。電連接層123和導電柱113共同構成電連接結構103。

在其他實施例中，可以僅對電路區的第一導電層圖形化，以形成電連接層，位於陣列區連續的第一導電層作為下電極層。

參考圖7至圖8，形成電容介電層141以及上電極層131可以包括如下製程步驟：

參考圖7，在下電極層121表面形成連續的電容介電層141，電容介電層141位於相鄰的絕緣柱111之間，且還位於電連接層123頂面以及介電層104頂面；在電容介電層141頂面形成第二導電層（未圖示）。

參考圖8，去除位於電路區b的第二導電層，剩餘第二導電層作為上電極層131。

繼續參考圖8，在上電極層131頂面和電路區b的電容介電層141頂面形成初始絕緣層152，初始絕緣層152填充滿相鄰絕緣柱111之間的間隔。

結合參考圖8和圖1，對初始絕緣層152進行平坦化處理，形成絕緣層151，使得陣列區a的絕緣層151頂面與電路區b的絕緣層151頂面齊平。

在一些實施例中，參考圖1，根據實際電路的需求，形成一層存儲電容單元101即可。

在另一些實施例中，在圖1的基礎上，參考圖9、圖10和圖2，製造方法還可以包括：形成M個在垂直於基底100表面方向上堆疊設置的存儲電容單元101，M為大於或等於2的自然數，且相鄰層的存儲電容單元101之間具有絕緣層151；形成導電穿孔105，導電穿孔105貫穿絕緣層151以及每一存儲電容單元101的連續膜層，以使導電穿孔105與每一存儲電容單元101的連續膜層相接觸。

圖1中以上電極層131為連續膜層為示例，即形成的導電穿孔105與每一存儲電容單元101的上電極層131接觸電連接。在實際應用中，也可以下電極層為連續膜層為示例，即形成的導電穿孔與每一存儲電容單元的下電極層接觸電連接。

結合參考圖1和圖9，在形成的絕緣層151的基礎上再次形成依次堆疊的第一介電層116、第二介電層126、第三介電層136和具有開口的遮罩版107，用於形成第二個存儲電容單元101中的絕緣柱111。形成絕緣柱的具體方法與上述實施例相同，在此不做贅述。

參考圖10，在形成絕緣柱111的基礎上，形成下電極層121、上電極層131、電容介電層141、絕緣層151以及與下電極層121對應的電連接結構103。其中下電極層121、上電極層131、電容介電層141、絕緣層151以及電連接結構103的形成步驟與上述實施例相同，在此不做贅述。

結合參考圖10和圖2，以此類推，可以根據實際電路中的電路需求，重複上述形成絕緣柱111、下電極層121、上電極層131、電容介電層141、絕緣層151以及電連接結構103的步驟，以形成M個在垂直於基底100表面方向上堆疊設置的存儲電容單元101。

綜上所述，一方面，相較於形成深寬比大的電容孔，本申請實施例中形成絕緣柱111的製程步驟簡便，且容易精準控制最終形成的絕緣柱111的尺寸精度，且以絕緣柱111為基礎形成下電極層121和上電極層131時，也更容易控制形成的上電極層131和下電極層121的品質和尺寸精度，從而有利於降低製備半導體結構的製程難度和提高半導體結構的電學性能；另一方面，形成的上電極層131和下電極層121整體均呈現波浪狀或者山峰狀，有利於增大上電極層131和下電極層121之間的正對面積，以提高存儲電容單元的電容量，從而有利於提高半導體結構的電學性能。

本領域的普通技術人員可以理解，上述各實施方式是實現本申請的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本申請的精神和範圍。任何本領域技術人員，在不脫離本申請的精神和範圍內，均可作各自更動與修改，因此本申請的保護範圍應當以請求項限定的範圍為準。

100:基底 101:存儲電容單元 102:電晶體 103:電連接結構 104:介電層 105:導電穿孔 107:遮罩版 111:絕緣柱 112:電容控制端 113:導電柱 121:下電極層 122:閘極 123:電連接層 126:第二介電層 131:上電極層 133:第一導電層 136:第三介電層 141:電容介電層 151:絕緣層 152:初始絕緣層 a:陣列區 b:電路區

一個或多個實施例通過與之對應的附圖中的圖片進行示例性說明，這些示例性說明並不構成對實施例的限定，附圖中具有相同參考數位標號的元件表示為類似的元件，除非有特別申明，附圖中的圖不構成比例限制。

圖1至圖10為本申請實施例中提供的半導體結構的製造方法各步驟對應的剖面結構示意圖。

100:基底

101:存儲電容單元

102:電晶體

103:電連接結構

104:介電層

105:導電穿孔

111:絕緣柱

112:電容控制端

113:導電柱

121:下電極層

122:閘極

123:電連接層

131:上電極層

141:電容介電層

151:絕緣層

a:陣列區

b:電路區

Claims (10)

1. 一種半導體結構，其中所述半導體結構具有陣列區以及電路區，包括： 基底； 至少一個存儲電容單元，所述存儲電容單元位於所述陣列區，所述存儲電容單元包括：N個在平行於所述基底表面的方向上分佈的絕緣柱；下電極層，所述下電極層覆蓋所述絕緣柱的頂面和側面；上電極層，所述上電極層與所述下電極層正對；電容介電層，所述電容介電層位於所述上電極層與所述下電極層之間；其中，N個所述絕緣柱對應的所述下電極層或者N個所述絕緣柱對應的所述上電極層中的一者為連續膜層，另一者為分立膜層，N為大於或等於2的自然數； 電晶體，所述電晶體位於所述電路區，且所述電晶體包括位於所述電路區的所述基底內的電容控制端； 電連接結構，所述電連接結構與所述電容控制端電連接，且所述電連接結構自所述電路區向所述陣列區延伸，以與相應的所述分立膜層相接觸。
2. 如請求項1所述的半導體結構，其中所述半導體結構還包括：介電層，所述介電層位於所述電路區的所述基底上；所述電連接結構包括： 導電柱，所述導電柱貫穿所述介電層且與所述電容控制端電連接； 電連接層，所述電連接層位於所述介電層頂面且與所述導電柱頂面相接觸，且所述電連接層自所述電路區向所述陣列區延伸，以與相應的所述分立膜層相接觸，所述電連接層的材料與所述分立膜層的材料相同或不相同。
3. 如請求項2所述的半導體結構，其中N個所述絕緣柱對應的所述電容介電層為連續膜層，且所述電容介電層還位於所述介電層頂面以及所述電連接層頂面。
4. 如請求項1所述的半導體結構，其中所述電晶體的數量為N，所述電連接結構的數量為N的m倍，m為大於等於1的自然數。
5. 如請求項1所述的半導體結構，其中所述下電極層的材料包括TiN、Ti、W或者Mo中的至少一種；所述上電極層的材料包括TiN、Ti、W或者Mo中的至少一種；所述電容介電層的材料包括ZrO、AlO、HfO或者NbO中的至少一種。
6. 如請求項1所述的半導體結構，其中在垂直於所述基底表面方向上，所述絕緣柱的厚度為1nm~100nm，在平行於所述基底表面方向上，所述絕緣柱的寬度為1nm~100nm。
7. 如請求項1所述的半導體結構，其中N個所述絕緣柱對應的所述下電極層為分立膜層，N個所述絕緣柱對應的所述上電極層為連續膜層。
8. 如請求項1所述的半導體結構，其中所述半導體結構包括M個在垂直於所述基底表面方向上堆疊設置的所述存儲電容單元，M為大於或等於2的自然數；還包括： 絕緣層，所述絕緣層位於相鄰層的所述存儲電容單元之間； 導電過孔，所述導電過孔貫穿所述絕緣層以及每一所述存儲電容單元的所述連續膜層，以使所述導電過孔與每一所述存儲電容單元的所述連續膜層相接觸， 其中，所述半導體結構包括M個在垂於所述基底表面方向堆疊設置的所述電連接結構，且處於相鄰層的所述電連接結構之間相接觸。
9. 一種半導體結構的製造方法，其中所述半導體結構具有陣列區以及電路區，包括： 提供基底； 在所述基底上形成至少一個存儲電容單元，所述存儲電容單元位於所述陣列區，所述存儲電容單元包括：N個在平行於所述基底表面的方向上分佈的絕緣柱；下電極層，所述下電極層覆蓋所述絕緣柱的頂面和側面；上電極層，所述上電極層與所述下電極層正對；電容介電層，所述電容介電層位於所述上電極層與所述下電極層之間；其中，N個所述絕緣柱對應的所述下電極層或者N個所述絕緣柱對應的所述上電極層中的一者為連續膜層，另一者為分立膜層，N為大於或等於2的自然數； 在所述電路區形成電晶體，且所述電晶體包括位於所述電路區的所述基底內的電容控制端； 形成電連接結構，所述電連接結構與所述電容控制端電連接，且所述電連接結構自所述電路區向所述陣列區延伸，以與相應的所述分立膜層相接觸。
10. 如請求項9所述的製造方法，其中所述電路區的所述基底上具有介電層；形成所述下電極層以及所述電連接結構的步驟包括： 形成導電柱，所述導電柱貫穿所述介電層且與所述電容控制端電連接； 形成連續的第一導電層，所述第一導電層位於所述絕緣柱的頂面和側面，且還位於所述電路區的所述介電層頂面並與所述導電柱頂面相接觸； 圖形化所述第一導電層，以形成電連接層以及多個相互分立的所述下電極層，所述電連接層位於所述介電層頂面且與所述導電柱頂面相接觸，且所述電連接層自所述電路區向所述陣列區延伸，以與相應的所述下電極層電連接， 其中，形成所述電容介電層以及所述上電極層的製程步驟包括： 在所述下電極層表面形成連續的所述電容介電層，所述電容介電層位於相鄰的所述絕緣柱之間，且還位於所述電連接層頂面以及所述介電層頂面； 在所述電容介電層頂面形成第二導電層； 去除位於所述電路區的所述第二導電層，剩餘所述第二導電層作為所述上電極層。

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