JPH10189782A - 不揮発性半導体メモリ装置とその製造方法 - Google Patents
不揮発性半導体メモリ装置とその製造方法Info
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- JPH10189782A JPH10189782A JP8355224A JP35522496A JPH10189782A JP H10189782 A JPH10189782 A JP H10189782A JP 8355224 A JP8355224 A JP 8355224A JP 35522496 A JP35522496 A JP 35522496A JP H10189782 A JPH10189782 A JP H10189782A
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- insulating film
- gate
- film
- forming
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 スプリットゲートタイプのメモリ装置を自己
整合的に、容易に、製造できるようにする。 【解決手段】 ポリシリコン膜３０ａ上にシリコン窒化
膜５０を堆積し、フローティングゲート形成予定領域上
とソース拡散層形成予定領域上に開口を設ける。シリコ
ン窒化膜５０のスペースを高温酸化膜５２で埋め込む。
ソース拡散層形成予定領域の高温酸化膜５２のみを選択
的に除去し、シリコン窒化膜をハードマスクとしてポリ
シリコン膜３０ａを異方性ドライエッチングし、Ｎ型不
純物を基板に注入してソース拡散層を形成する。熱リン
酸でシリコン窒化膜５０を選択的に除去し、高温酸化膜
５２をハードマスクとしてポリシリコン膜３０ａをエッ
チングし、フローティングゲート３０を形成する。次
に、ドレイン拡散層形成予定領域に開口を持つレジスト
パターン５６を形成し、レジストパターン５６と高温酸
化膜５２をマスクとしてＮ型不純物を注入してドレイン
拡散層を形成する。
整合的に、容易に、製造できるようにする。 【解決手段】 ポリシリコン膜３０ａ上にシリコン窒化
膜５０を堆積し、フローティングゲート形成予定領域上
とソース拡散層形成予定領域上に開口を設ける。シリコ
ン窒化膜５０のスペースを高温酸化膜５２で埋め込む。
ソース拡散層形成予定領域の高温酸化膜５２のみを選択
的に除去し、シリコン窒化膜をハードマスクとしてポリ
シリコン膜３０ａを異方性ドライエッチングし、Ｎ型不
純物を基板に注入してソース拡散層を形成する。熱リン
酸でシリコン窒化膜５０を選択的に除去し、高温酸化膜
５２をハードマスクとしてポリシリコン膜３０ａをエッ
チングし、フローティングゲート３０を形成する。次
に、ドレイン拡散層形成予定領域に開口を持つレジスト
パターン５６を形成し、レジストパターン５６と高温酸
化膜５２をマスクとしてＮ型不純物を注入してドレイン
拡散層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＥＰＲＯＭ、ＥＥＰ
ＲＯＭ、フラッシュメモリなど、フローティングゲート
をもつ不揮発性半導体メモリ装置、特にスプリットゲー
トタイプと称される不揮発性半導体メモリ装置とその製
造方法に関するものである。
ＲＯＭ、フラッシュメモリなど、フローティングゲート
をもつ不揮発性半導体メモリ装置、特にスプリットゲー
トタイプと称される不揮発性半導体メモリ装置とその製
造方法に関するものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭ又はフラッシュメモリでは
電気的に消去を行なうが、過消去（オーバイレース）状
態になるとフローティングゲート下のチャネルがデプレ
ッション状態となり、読出し時にリークが起こって不良
となる。そのため、通常のＥＰＲＯＭのようなＥＴＯＸ
（E-prom with Tunnel Oxide）型のメモリセルでは、チ
ップごとのベリファイ又はビットごとのベリファイを行
なってオーバイレース状態にならないように制御してい
る。しかし、その制御が難しい点、ベリファイ回路を付
加しなければならない点、消去時間が長くなる点などの
問題がある。ＥＴＯＸ型は、フローティングゲートとコ
ントロールゲートがセルフアラインでパターン化された
スタックゲート構造となっており、ゲート絶縁膜が１０
０Å程度のトンネル膜となるフラッシュメモリのセル構
造である。
電気的に消去を行なうが、過消去（オーバイレース）状
態になるとフローティングゲート下のチャネルがデプレ
ッション状態となり、読出し時にリークが起こって不良
となる。そのため、通常のＥＰＲＯＭのようなＥＴＯＸ
（E-prom with Tunnel Oxide）型のメモリセルでは、チ
ップごとのベリファイ又はビットごとのベリファイを行
なってオーバイレース状態にならないように制御してい
る。しかし、その制御が難しい点、ベリファイ回路を付
加しなければならない点、消去時間が長くなる点などの
問題がある。ＥＴＯＸ型は、フローティングゲートとコ
ントロールゲートがセルフアラインでパターン化された
スタックゲート構造となっており、ゲート絶縁膜が１０
０Å程度のトンネル膜となるフラッシュメモリのセル構
造である。
【０００３】そこで、その対策としてスプリットゲート
タイプが提案されている。スプリットゲートタイプは、
図１に示されるように、基板２に形成された拡散層４と
拡散層６の間のチャネル領域上にトンネル絶縁膜８を介
してフローティングゲート１０が拡散層４側に形成さ
れ、フローティングゲート１０と拡散層６の間が離れた
オフセット領域となっている。フローティングゲート１
０上には絶縁膜１２を介してコントロールゲート（又は
セレクトゲート）１４が形成され、コントロールゲート
１４はフローティングゲート１０上からチャネルのオフ
セット領域上に延びている。チャネル領域はフローティ
ングゲート１０の下のメモリチャネルＭＣと、フローテ
ィングゲート１０の端から拡散層６までの間のオフセッ
ト領域のセレクトチャネルＳＣとからなっている。スプ
リットゲートタイプではメモリチャネルＭＣがデプレッ
ション状態になっても、隣接したセレクトチャネルＳＣ
によりリーク電流を遮断することができる。
タイプが提案されている。スプリットゲートタイプは、
図１に示されるように、基板２に形成された拡散層４と
拡散層６の間のチャネル領域上にトンネル絶縁膜８を介
してフローティングゲート１０が拡散層４側に形成さ
れ、フローティングゲート１０と拡散層６の間が離れた
オフセット領域となっている。フローティングゲート１
０上には絶縁膜１２を介してコントロールゲート（又は
セレクトゲート）１４が形成され、コントロールゲート
１４はフローティングゲート１０上からチャネルのオフ
セット領域上に延びている。チャネル領域はフローティ
ングゲート１０の下のメモリチャネルＭＣと、フローテ
ィングゲート１０の端から拡散層６までの間のオフセッ
ト領域のセレクトチャネルＳＣとからなっている。スプ
リットゲートタイプではメモリチャネルＭＣがデプレッ
ション状態になっても、隣接したセレクトチャネルＳＣ
によりリーク電流を遮断することができる。
【０００４】このようなスプリットゲートをもつメモリ
装置は、例えば米国特許第５０２９１３０号、米国特許
第５２８０４４６号などに記載されているが、そこでは
セレクトチャネルが自己整合的に形成されていないた
め、フローティングゲート１０とコントロールゲート１
４とのアライメント（位置合わせ）のずれによってセレ
クトチャネルＳＣの長さが変動する。そのため、そのア
ライメントずれを考慮してセレクトチャネル長が長めに
設定されており、これがメモリセルの微細化の妨げにな
っている。またセレクトチャネル長のばらつきが読出し
時のセル電流のばらつきとなり、特性の劣化を引き起こ
す。
装置は、例えば米国特許第５０２９１３０号、米国特許
第５２８０４４６号などに記載されているが、そこでは
セレクトチャネルが自己整合的に形成されていないた
め、フローティングゲート１０とコントロールゲート１
４とのアライメント（位置合わせ）のずれによってセレ
クトチャネルＳＣの長さが変動する。そのため、そのア
ライメントずれを考慮してセレクトチャネル長が長めに
設定されており、これがメモリセルの微細化の妨げにな
っている。またセレクトチャネル長のばらつきが読出し
時のセル電流のばらつきとなり、特性の劣化を引き起こ
す。
【０００５】スプリットゲートタイプのメモリ装置を自
己整合的に製造する方法としては、フローティングゲー
トの側壁にポリシリコンのサイドウォールスペーサによ
るコントロールゲートを設けて自己整合化を図り、フロ
ーティングゲート上に形成されたコントロールゲートと
電気的に接続したものがある（特開平２−２３６７２号
公報参照）。
己整合的に製造する方法としては、フローティングゲー
トの側壁にポリシリコンのサイドウォールスペーサによ
るコントロールゲートを設けて自己整合化を図り、フロ
ーティングゲート上に形成されたコントロールゲートと
電気的に接続したものがある（特開平２−２３６７２号
公報参照）。
【０００６】他の方法として、フローティングゲートと
同一層のポリシリコンによるダミーゲートを設けてお
き、ダミーゲートを除去した後のそのダミーゲート領域
の幅がセレクトチャネル長になるように自己整合化を図
ったものもある（特開平２−２４０９６８号公報参
照）。
同一層のポリシリコンによるダミーゲートを設けてお
き、ダミーゲートを除去した後のそのダミーゲート領域
の幅がセレクトチャネル長になるように自己整合化を図
ったものもある（特開平２−２４０９６８号公報参
照）。
【０００７】
【発明が解決しようとする課題】セレクトチャネル長を
サイドウォールスペーサスペーサ幅で決める方法では、
セレクトチャネル長を自由に設定できない欠点がある。
また、フローティングゲートとその上に形成されるコン
トロールゲートとのアライメントずれを考慮して、フロ
ーティングゲート幅をその上に形成されるコントロール
ゲート幅（パターニングにより決定される）より大きく
する必要があり、微細化の妨げになる問題もある。ダミ
ーゲートを利用してセレクトチャネル長を自己整合的に
決める方法では、ダミーゲートの除去など、工程が複雑
になる問題がある。
サイドウォールスペーサスペーサ幅で決める方法では、
セレクトチャネル長を自由に設定できない欠点がある。
また、フローティングゲートとその上に形成されるコン
トロールゲートとのアライメントずれを考慮して、フロ
ーティングゲート幅をその上に形成されるコントロール
ゲート幅（パターニングにより決定される）より大きく
する必要があり、微細化の妨げになる問題もある。ダミ
ーゲートを利用してセレクトチャネル長を自己整合的に
決める方法では、ダミーゲートの除去など、工程が複雑
になる問題がある。
【０００８】セレクトチャネル長を自己整合的に決定で
きたとしても、通常のメモリセルは１ビット又は２ビッ
トごとにドレインコンタクトを設ける必要がある。その
ためセルサイズを縮小する上で妨げになる。
きたとしても、通常のメモリセルは１ビット又は２ビッ
トごとにドレインコンタクトを設ける必要がある。その
ためセルサイズを縮小する上で妨げになる。
【０００９】本発明の第１の目的は、１ビット又は２ビ
ットごとのドレインコンタクトを不要にするスプリット
ゲートタイプのメモリ装置を提供することである。本発
明の第２の目的は、スプリットゲートタイプのメモリ装
置を自己整合的に、容易に、製造できるようにすること
である。
ットごとのドレインコンタクトを不要にするスプリット
ゲートタイプのメモリ装置を提供することである。本発
明の第２の目的は、スプリットゲートタイプのメモリ装
置を自己整合的に、容易に、製造できるようにすること
である。
【００１０】
【課題を解決するための手段】本発明の不揮発性半導体
メモリ装置は、半導体基板に、帯状に形成されたソース
・ドレイン用の第１と第２の拡散層が交互に配列され、
基板上には基板との間にトンネル絶縁膜を介し、第１の
拡散層と隣接し、第２の拡散層と距離をもって配置され
たフローティングゲートが形成され、フローティングゲ
ート上には絶縁膜を介し、フローティングゲートと第２
の拡散層との間の基板上にはゲート絶縁膜を介し、第１
と第２の拡散層上にはゲート絶縁膜よりも厚い絶縁膜を
介して、ソース・ドレイン用の拡散層の延びる方向と直
交する方向に延びるコントロールゲートが形成されて、
コントロールゲート下でフローティングゲートと第２の
拡散層との間をセレクトチャネルとしている。
メモリ装置は、半導体基板に、帯状に形成されたソース
・ドレイン用の第１と第２の拡散層が交互に配列され、
基板上には基板との間にトンネル絶縁膜を介し、第１の
拡散層と隣接し、第２の拡散層と距離をもって配置され
たフローティングゲートが形成され、フローティングゲ
ート上には絶縁膜を介し、フローティングゲートと第２
の拡散層との間の基板上にはゲート絶縁膜を介し、第１
と第２の拡散層上にはゲート絶縁膜よりも厚い絶縁膜を
介して、ソース・ドレイン用の拡散層の延びる方向と直
交する方向に延びるコントロールゲートが形成されて、
コントロールゲート下でフローティングゲートと第２の
拡散層との間をセレクトチャネルとしている。
【００１１】本発明はスタックゲートを備えた３層ポリ
シリコンのスプリットゲートタイプの不揮発性半導体メ
モリ装置に適用することもできる。その場合、半導体基
板に、帯状に形成されたソース・ドレイン用の第１と第
２の拡散層が交互に配列され、基板上には基板との間に
トンネル絶縁膜を介し、第１の拡散層と隣接し、第２の
拡散層と距離をもって配置されたフローティングゲート
が形成され、フローティングゲート上には絶縁膜を介し
てソース・ドレイン用拡散層の延びる方向に延びるコン
トロールゲートが形成されてスタックゲートが形成され
ており、コントロールゲート上には絶縁膜を介し、フロ
ーティングゲートと第２の拡散層との間の基板上にはゲ
ート絶縁膜を介し、第１と第２の拡散層上にはゲート絶
縁膜よりも厚い絶縁膜を介して、ソース・ドレイン用の
拡散層の延びる方向と直交する方向に延びるセレクトゲ
ートが形成されて、セレクトゲート下でフローティング
ゲートと第２の拡散層との間をセレクトチャネルとして
いる。
シリコンのスプリットゲートタイプの不揮発性半導体メ
モリ装置に適用することもできる。その場合、半導体基
板に、帯状に形成されたソース・ドレイン用の第１と第
２の拡散層が交互に配列され、基板上には基板との間に
トンネル絶縁膜を介し、第１の拡散層と隣接し、第２の
拡散層と距離をもって配置されたフローティングゲート
が形成され、フローティングゲート上には絶縁膜を介し
てソース・ドレイン用拡散層の延びる方向に延びるコン
トロールゲートが形成されてスタックゲートが形成され
ており、コントロールゲート上には絶縁膜を介し、フロ
ーティングゲートと第２の拡散層との間の基板上にはゲ
ート絶縁膜を介し、第１と第２の拡散層上にはゲート絶
縁膜よりも厚い絶縁膜を介して、ソース・ドレイン用の
拡散層の延びる方向と直交する方向に延びるセレクトゲ
ートが形成されて、セレクトゲート下でフローティング
ゲートと第２の拡散層との間をセレクトチャネルとして
いる。
【００１２】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｊ）を備えている。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１の電
極材料膜を形成し、ソース・ドレイン用の拡散層の延び
る方向にフローティングゲートを分離するための溝を第
１の電極材料膜に形成する工程、（Ｂ）その上に第１の
絶縁膜を形成し、フローティングゲート形成予定領域上
と、フローティングゲート形成予定領域から離れた位置
の帯状の第２の拡散層形成予定領域上に開口をもつよう
に第１の絶縁膜にパターン化を施す工程、（Ｃ）第１の
絶縁膜パターンの開口部を第１の絶縁膜とはエッチング
特性の異なる第２の絶縁膜で埋める工程、（Ｄ）第２の
拡散層形成予定領域上の第２の絶縁膜を選択的に除去す
る工程、（Ｅ）第１の絶縁膜をマスクとして第２の拡散
層形成予定領域上の第１の電極材料膜を除去する工程、
（Ｆ）第１の絶縁膜をマスクとして第２の拡散層形成予
定領域の基板に不純物を注入し第２の拡散層を形成する
工程、（Ｇ）第１の絶縁膜を選択的にエッチング除去
し、残った第２の絶縁膜をマスクとして第１の電極材料
膜をエッチングしてフローティングゲートを形成する工
程、（Ｈ）リソグラフィにより第１の拡散層形成予定領
域に開口をもつレジストパターンを形成し、そのレジス
トパターンと第２の絶縁膜をマスクとして基板に不純物
を注入し第１の拡散層を形成する工程、（Ｉ）レジスト
パターン及び第２の絶縁膜を除去した後、酸化処理によ
り拡散層以外の領域の基板上にはゲート酸化膜、拡散層
上にはゲート酸化膜より厚い酸化膜を形成する工程、
（Ｊ）第２の電極材料膜を形成し、コントロールゲート
を兼ねるセレクトゲートを形成するパターン化工程。
ら（Ｊ）を備えている。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１の電
極材料膜を形成し、ソース・ドレイン用の拡散層の延び
る方向にフローティングゲートを分離するための溝を第
１の電極材料膜に形成する工程、（Ｂ）その上に第１の
絶縁膜を形成し、フローティングゲート形成予定領域上
と、フローティングゲート形成予定領域から離れた位置
の帯状の第２の拡散層形成予定領域上に開口をもつよう
に第１の絶縁膜にパターン化を施す工程、（Ｃ）第１の
絶縁膜パターンの開口部を第１の絶縁膜とはエッチング
特性の異なる第２の絶縁膜で埋める工程、（Ｄ）第２の
拡散層形成予定領域上の第２の絶縁膜を選択的に除去す
る工程、（Ｅ）第１の絶縁膜をマスクとして第２の拡散
層形成予定領域上の第１の電極材料膜を除去する工程、
（Ｆ）第１の絶縁膜をマスクとして第２の拡散層形成予
定領域の基板に不純物を注入し第２の拡散層を形成する
工程、（Ｇ）第１の絶縁膜を選択的にエッチング除去
し、残った第２の絶縁膜をマスクとして第１の電極材料
膜をエッチングしてフローティングゲートを形成する工
程、（Ｈ）リソグラフィにより第１の拡散層形成予定領
域に開口をもつレジストパターンを形成し、そのレジス
トパターンと第２の絶縁膜をマスクとして基板に不純物
を注入し第１の拡散層を形成する工程、（Ｉ）レジスト
パターン及び第２の絶縁膜を除去した後、酸化処理によ
り拡散層以外の領域の基板上にはゲート酸化膜、拡散層
上にはゲート酸化膜より厚い酸化膜を形成する工程、
（Ｊ）第２の電極材料膜を形成し、コントロールゲート
を兼ねるセレクトゲートを形成するパターン化工程。
【００１３】スタックゲートを備えた３層ポリシリコン
のスプリットゲートタイプの不揮発性半導体メモリ装置
に適用した本発明の製造方法は、以下の工程（Ａ）から
（Ｊ）を備えている。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１の電
極材料膜を形成し、ソース・ドレイン用の拡散層の延び
る方向にフローティングゲートを分離するための溝を第
１の電極材料膜に形成し、その第１の電極材料膜上に層
間絶縁膜を介して第２の電極材料膜を形成する工程、
（Ｂ）その上に第１の絶縁膜を形成し、コントロールゲ
ート形成予定領域上と、コントロールゲート形成予定領
域から離れた位置の帯状の第２の拡散層形成予定領域上
に開口をもつように第１の絶縁膜にパターン化を施す工
程、（Ｃ）第１の絶縁膜パターンの開口部を第１の絶縁
膜とはエッチング特性の異なる第２の絶縁膜で埋める工
程、（Ｄ）第２の拡散層形成予定領域上の第２の絶縁膜
を選択的に除去する工程、（Ｅ）第１の絶縁膜をマスク
として第２の拡散層形成予定領域上の第１の電極材料膜
を除去する工程、（Ｆ）第１の絶縁膜をマスクとして第
２の拡散層形成予定領域の基板に不純物を注入し第２の
拡散層を形成する工程、（Ｇ）第１の絶縁膜を選択的に
エッチング除去し、残った第２の絶縁膜をマスクとして
第２及び第１の電極材料膜をエッチングしてフローティ
ングゲートとコントロールゲートを含むスタックゲート
を形成する工程、（Ｈ）リソグラフィにより第１の拡散
層形成予定領域に開口をもつレジストパターンを形成
し、そのレジストパターンと第２の絶縁膜をマスクとし
て基板に不純物を注入し第１の拡散層を形成する工程、
（Ｉ）レジストパターンを除去した後、酸化処理により
拡散層以外の領域の基板上にはゲート酸化膜、拡散層上
にはゲート酸化膜より厚い酸化膜を形成する工程、
（Ｊ）第３の電極材料膜を形成し、セレクトゲートを形
成するパターン化工程。第１と第２の拡散層は、一方が
ドレインであれば他方がソース、逆に一方がソースであ
れば他方がドレインとなるように使用されるものであ
る。
のスプリットゲートタイプの不揮発性半導体メモリ装置
に適用した本発明の製造方法は、以下の工程（Ａ）から
（Ｊ）を備えている。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１の電
極材料膜を形成し、ソース・ドレイン用の拡散層の延び
る方向にフローティングゲートを分離するための溝を第
１の電極材料膜に形成し、その第１の電極材料膜上に層
間絶縁膜を介して第２の電極材料膜を形成する工程、
（Ｂ）その上に第１の絶縁膜を形成し、コントロールゲ
ート形成予定領域上と、コントロールゲート形成予定領
域から離れた位置の帯状の第２の拡散層形成予定領域上
に開口をもつように第１の絶縁膜にパターン化を施す工
程、（Ｃ）第１の絶縁膜パターンの開口部を第１の絶縁
膜とはエッチング特性の異なる第２の絶縁膜で埋める工
程、（Ｄ）第２の拡散層形成予定領域上の第２の絶縁膜
を選択的に除去する工程、（Ｅ）第１の絶縁膜をマスク
として第２の拡散層形成予定領域上の第１の電極材料膜
を除去する工程、（Ｆ）第１の絶縁膜をマスクとして第
２の拡散層形成予定領域の基板に不純物を注入し第２の
拡散層を形成する工程、（Ｇ）第１の絶縁膜を選択的に
エッチング除去し、残った第２の絶縁膜をマスクとして
第２及び第１の電極材料膜をエッチングしてフローティ
ングゲートとコントロールゲートを含むスタックゲート
を形成する工程、（Ｈ）リソグラフィにより第１の拡散
層形成予定領域に開口をもつレジストパターンを形成
し、そのレジストパターンと第２の絶縁膜をマスクとし
て基板に不純物を注入し第１の拡散層を形成する工程、
（Ｉ）レジストパターンを除去した後、酸化処理により
拡散層以外の領域の基板上にはゲート酸化膜、拡散層上
にはゲート酸化膜より厚い酸化膜を形成する工程、
（Ｊ）第３の電極材料膜を形成し、セレクトゲートを形
成するパターン化工程。第１と第２の拡散層は、一方が
ドレインであれば他方がソース、逆に一方がソースであ
れば他方がドレインとなるように使用されるものであ
る。
【００１４】
【実施例】図２は第一の実施例を表わす。（Ａ）は概略
平面図、（Ｂ）はそのＡ−Ａ’線位置での断面図であ
る。Ｐ型シリコン基板２２に、帯状に形成されたドレイ
ン拡散層２４とソース拡散層２６が交互に配列されてい
る。基板２２上にはトンネル酸化膜２８を介し、ドレイ
ン拡散層２４と隣接し、ソース拡散層２６と距離を持っ
て配置されたフローティングゲート３０が形成されてい
る。フローティングゲート３０上には絶縁膜３２を介
し、フローティングゲート３０とソース拡散層２６の間
の基板２２上にはゲート酸化膜３４を介し、ソース拡散
層２６上とドレイン拡散層２４上にはそれぞれゲート酸
化膜３４よりも厚い膜厚の酸化膜３３，３５を介してソ
ース拡散層２６，ドレイン拡散層２４の延びる方向と直
交する方向に延びるコントロールゲート３６が形成され
て、コントロールゲート３６下でフローティングゲート
３０とソース拡散層２６の間をセレクトチャネルＳＣと
している。コントロールゲート３６はセレクトゲートを
兼ねている。２０は素子分離用フィールド酸化膜であ
る。
平面図、（Ｂ）はそのＡ−Ａ’線位置での断面図であ
る。Ｐ型シリコン基板２２に、帯状に形成されたドレイ
ン拡散層２４とソース拡散層２６が交互に配列されてい
る。基板２２上にはトンネル酸化膜２８を介し、ドレイ
ン拡散層２４と隣接し、ソース拡散層２６と距離を持っ
て配置されたフローティングゲート３０が形成されてい
る。フローティングゲート３０上には絶縁膜３２を介
し、フローティングゲート３０とソース拡散層２６の間
の基板２２上にはゲート酸化膜３４を介し、ソース拡散
層２６上とドレイン拡散層２４上にはそれぞれゲート酸
化膜３４よりも厚い膜厚の酸化膜３３，３５を介してソ
ース拡散層２６，ドレイン拡散層２４の延びる方向と直
交する方向に延びるコントロールゲート３６が形成され
て、コントロールゲート３６下でフローティングゲート
３０とソース拡散層２６の間をセレクトチャネルＳＣと
している。コントロールゲート３６はセレクトゲートを
兼ねている。２０は素子分離用フィールド酸化膜であ
る。
【００１５】この実施例ではドレイン拡散層２４とソー
ス拡散層２６が複数のメモリセルについて連続した帯状
に形成されているので、１ビット又は２ビットごとにド
レインコンタクトを設ける必要がなく、例えば１６〜６
４ビットごとに１個のコンタクトを設けるだけでもよ
く、大幅なセルサイズ縮小が図れる。
ス拡散層２６が複数のメモリセルについて連続した帯状
に形成されているので、１ビット又は２ビットごとにド
レインコンタクトを設ける必要がなく、例えば１６〜６
４ビットごとに１個のコンタクトを設けるだけでもよ
く、大幅なセルサイズ縮小が図れる。
【００１６】また、ソース拡散層２６上やドレイン拡散
層２４上には増速酸化により厚い酸化膜３３，３５が形
成されているので、コントロールゲート３６とソース拡
散層２６やドレイン拡散層２４との間の寄生容量が小さ
くなり、動作速度の低下を防ぐことができる。
層２４上には増速酸化により厚い酸化膜３３，３５が形
成されているので、コントロールゲート３６とソース拡
散層２６やドレイン拡散層２４との間の寄生容量が小さ
くなり、動作速度の低下を防ぐことができる。
【００１７】図３により図２の実施例の製造方法につい
て説明する。 （Ａ）通常のＭＯＳプロセスに従い、フィールド酸化膜
を形成した後、シリコン基板２２の表面全面に６０〜１
００Åのトンネル酸化膜２８を形成し、その上に１００
０〜２０００Åの厚さのＮ型ドープドポリシリコン膜３
０ａを堆積させる。ポリシリコン膜３０ａ上に１０００
〜２０００Åの厚さにシリコン窒化膜５０を堆積し、フ
ローティングゲート形成予定領域上とソース拡散層形成
予定領域上に開口を持つように、リソグラフィーとエッ
チングによりシリコン窒化膜５０をパターン化する。
て説明する。 （Ａ）通常のＭＯＳプロセスに従い、フィールド酸化膜
を形成した後、シリコン基板２２の表面全面に６０〜１
００Åのトンネル酸化膜２８を形成し、その上に１００
０〜２０００Åの厚さのＮ型ドープドポリシリコン膜３
０ａを堆積させる。ポリシリコン膜３０ａ上に１０００
〜２０００Åの厚さにシリコン窒化膜５０を堆積し、フ
ローティングゲート形成予定領域上とソース拡散層形成
予定領域上に開口を持つように、リソグラフィーとエッ
チングによりシリコン窒化膜５０をパターン化する。
【００１８】（Ｂ）基板表面全面に高温酸化膜を堆積
し、レジストエッチバック法等を用いてシリコン窒化膜
５０の表面が出るまでエッチバックし、シリコン窒化膜
５０のスペースを高温酸化膜５２で埋め込む。その後、
ソース拡散層形成予定領域を含み、それよりアライメン
トマージン分広めの開口を持ったレジストパターン５４
を形成する。
し、レジストエッチバック法等を用いてシリコン窒化膜
５０の表面が出るまでエッチバックし、シリコン窒化膜
５０のスペースを高温酸化膜５２で埋め込む。その後、
ソース拡散層形成予定領域を含み、それよりアライメン
トマージン分広めの開口を持ったレジストパターン５４
を形成する。
【００１９】（Ｃ）ＢＨＦ（バッファドフッ酸）等を用
いたウエットエッチングによりレジストパターン５４の
開口部の高温酸化膜５２のみを選択的に除去する。次
に、シリコン窒化膜５０に対して選択比を持たせた条件
でポリシリコン膜３０ａを異方性ドライエッチングし、
ソース拡散層形成予定領域上のポリシリコン膜３０ａを
除去し、更にその下のトンネル酸化膜２８も除去する。
次に、ソース拡散層となるＮ型の不純物（ＡｓやＰ）を
基板にドーズ量 １０14〜１０16／ｃｍ2で注入す
る。
いたウエットエッチングによりレジストパターン５４の
開口部の高温酸化膜５２のみを選択的に除去する。次
に、シリコン窒化膜５０に対して選択比を持たせた条件
でポリシリコン膜３０ａを異方性ドライエッチングし、
ソース拡散層形成予定領域上のポリシリコン膜３０ａを
除去し、更にその下のトンネル酸化膜２８も除去する。
次に、ソース拡散層となるＮ型の不純物（ＡｓやＰ）を
基板にドーズ量 １０14〜１０16／ｃｍ2で注入す
る。
【００２０】（Ｄ）レジストを除去した後、熱リン酸で
ウエットエッチングを行なってシリコン窒化膜５０を選
択的に除去する。その後、残った高温酸化膜５２をハー
ドマスクとしてポリシリコン膜３０ａをエッチングし、
フローティングゲート３０を形成する。
ウエットエッチングを行なってシリコン窒化膜５０を選
択的に除去する。その後、残った高温酸化膜５２をハー
ドマスクとしてポリシリコン膜３０ａをエッチングし、
フローティングゲート３０を形成する。
【００２１】（Ｅ）次に、ドレイン拡散層形成予定領域
に開口を持つレジストパターン５６を形成し、レジスト
パターン５６と高温酸化膜５２をマスクとしてドレイン
拡散層になるＮ型の不純物（ＡｓやＰ）をドーズ量１０
14〜１０16／ｃｍ2注入する。
に開口を持つレジストパターン５６を形成し、レジスト
パターン５６と高温酸化膜５２をマスクとしてドレイン
拡散層になるＮ型の不純物（ＡｓやＰ）をドーズ量１０
14〜１０16／ｃｍ2注入する。
【００２２】その後、スプリットゲートタイプの半導体
メモリ装置の製造方法に従う。すなわち、レジスト５６
を除去した後、高温酸化膜５２も除去する。その後、酸
化処理を施し、基板表面全面に酸化膜を形成する。この
とき拡散層領域以外の基板上には１００〜２００Åのゲ
ート酸化膜が形成されるように条件を設定する。この条
件のとき、フローティングゲートのポリシリコンの周り
と拡散層上には増速酸化により３００〜１０００Åの厚
い酸化膜が形成される。その酸化膜上にＮ型にド−プさ
れたポリシリコン膜を堆積させ、パターン化してセレク
トゲートを兼ねるコントロールゲートを形成する。図３
の製造方法に示されるように、セレクトチャネルＳＣが
自己整合的に形成されるので、微細で、かつ特性のばら
つきを小さく抑えることができる。
メモリ装置の製造方法に従う。すなわち、レジスト５６
を除去した後、高温酸化膜５２も除去する。その後、酸
化処理を施し、基板表面全面に酸化膜を形成する。この
とき拡散層領域以外の基板上には１００〜２００Åのゲ
ート酸化膜が形成されるように条件を設定する。この条
件のとき、フローティングゲートのポリシリコンの周り
と拡散層上には増速酸化により３００〜１０００Åの厚
い酸化膜が形成される。その酸化膜上にＮ型にド−プさ
れたポリシリコン膜を堆積させ、パターン化してセレク
トゲートを兼ねるコントロールゲートを形成する。図３
の製造方法に示されるように、セレクトチャネルＳＣが
自己整合的に形成されるので、微細で、かつ特性のばら
つきを小さく抑えることができる。
【００２３】図４は第２の実施例を表わし、本発明を３
層ポリシリコンのスプリットゲートタイプのメモリ装置
に適用したものである。（Ａ）は概略平面図、（Ｂ）は
そのＢ−Ｂ’線位置での断面図である。この実施例は、
図２の実施例で、フローティングゲート３０がＳＡＭＯ
Ｓ電極（フローティングゲート３０とコントロールゲー
ト３６ａからなるスタックゲート）に変わっている点を
除けば、基本的に同じである。
層ポリシリコンのスプリットゲートタイプのメモリ装置
に適用したものである。（Ａ）は概略平面図、（Ｂ）は
そのＢ−Ｂ’線位置での断面図である。この実施例は、
図２の実施例で、フローティングゲート３０がＳＡＭＯ
Ｓ電極（フローティングゲート３０とコントロールゲー
ト３６ａからなるスタックゲート）に変わっている点を
除けば、基本的に同じである。
【００２４】構造を具体的に示すと、Ｐ型シリコン基板
２２に、帯状に形成されたドレイン拡散層２４とソース
拡散層２６が交互に配列され、基板２２上にはトンネル
酸化膜２８を介し、ソース・ドレイン拡散層２４，２６
の延びる方向と平行な複数の直線上で、ドレイン拡散層
２４と隣接し、ソース拡散層２６と距離をもって配置さ
れたフローティングゲート３０が形成されている。フロ
ーティングゲート３０上には絶縁膜を介してソース・ド
レイン拡散層２４，２６の延びる方向に延びるコントロ
ールゲート３６ａが形成されており、フローティングゲ
ート３０、コントロールゲート３６ａ及びその間の絶縁
膜によってスタックゲートが形成されている。コントロ
ールゲート３６ａ上には高温酸化膜５２を介し、フロー
ティングゲート３０とソース拡散層２６の間の基板２２
上にはゲート酸化膜３４を介し、ソース・ドレイン拡散
層２４，２６上にはゲート酸化膜３４よりも厚い酸化膜
３５，３３を介して、ソース・ドレイン拡散層２４，２
６の延びる方向と直交する方向に延びるセレクトゲート
３６ｂが形成されており、セレクトゲート３６ｂ下でフ
ローティングゲート３０とソース拡散層２６の間がセレ
クトチャネルとなっている。
２２に、帯状に形成されたドレイン拡散層２４とソース
拡散層２６が交互に配列され、基板２２上にはトンネル
酸化膜２８を介し、ソース・ドレイン拡散層２４，２６
の延びる方向と平行な複数の直線上で、ドレイン拡散層
２４と隣接し、ソース拡散層２６と距離をもって配置さ
れたフローティングゲート３０が形成されている。フロ
ーティングゲート３０上には絶縁膜を介してソース・ド
レイン拡散層２４，２６の延びる方向に延びるコントロ
ールゲート３６ａが形成されており、フローティングゲ
ート３０、コントロールゲート３６ａ及びその間の絶縁
膜によってスタックゲートが形成されている。コントロ
ールゲート３６ａ上には高温酸化膜５２を介し、フロー
ティングゲート３０とソース拡散層２６の間の基板２２
上にはゲート酸化膜３４を介し、ソース・ドレイン拡散
層２４，２６上にはゲート酸化膜３４よりも厚い酸化膜
３５，３３を介して、ソース・ドレイン拡散層２４，２
６の延びる方向と直交する方向に延びるセレクトゲート
３６ｂが形成されており、セレクトゲート３６ｂ下でフ
ローティングゲート３０とソース拡散層２６の間がセレ
クトチャネルとなっている。
【００２５】図４のメモリ装置の製造方法は、図３の製
造方法で、最初のポリシリコン膜をパターン化してポリ
シリコンパターン３０を形成した時点で、既にＳＡＭＯ
Ｓ電極（フローティングゲート３０とコントロールゲー
ト３６ａからなるスタックゲート）が形成されているよ
うにする点を除けば、他の工程は同じである。図４のメ
モリ装置の製造方法では、コントロールゲート上の高温
酸化膜５２（図３の実施例ではフローティングゲート３
０上の高温酸化膜５２）を除去しないでセレクトゲート
３６ｂとコントロールゲート３６ａの間の絶縁層として
利用する。実施例では、拡散層２４をドレイン、拡散層
２６をソースとしているが、使用方法によっては拡散層
２４がソース、拡散層２６がドレインとなることもあ
る。
造方法で、最初のポリシリコン膜をパターン化してポリ
シリコンパターン３０を形成した時点で、既にＳＡＭＯ
Ｓ電極（フローティングゲート３０とコントロールゲー
ト３６ａからなるスタックゲート）が形成されているよ
うにする点を除けば、他の工程は同じである。図４のメ
モリ装置の製造方法では、コントロールゲート上の高温
酸化膜５２（図３の実施例ではフローティングゲート３
０上の高温酸化膜５２）を除去しないでセレクトゲート
３６ｂとコントロールゲート３６ａの間の絶縁層として
利用する。実施例では、拡散層２４をドレイン、拡散層
２６をソースとしているが、使用方法によっては拡散層
２４がソース、拡散層２６がドレインとなることもあ
る。
【００２６】
【発明の効果】本発明では、ドレイン拡散層とソース拡
散層が複数のメモリセルについて連続した帯状に形成さ
れているので、１ビット又は２ビットごとにドレインコ
ンタクトを設ける必要がなく、例えば１６〜６４ビット
ごとに１個のコンタクトを設けるだけでもよく、大幅な
セルサイズ縮小が図れる。ソース・ドレイン拡散層上に
は増速酸化による厚い酸化膜が存在しているので、ソー
ス・ドレイン拡散層とコントロールゲートの間の寄生容
量又はソース・ドレイン拡散層とセレクトゲート間の寄
生容量を小さくでき、動作速度の劣化を抑えることがで
きる。本発明の製造方法では、セレクトチャネルＳＣが
自己整合的に形成されるので、微細で、かつ特性のばら
つきを小さく抑えることができる。第１層目のポリシリ
コン膜のエッチングをエッチング特性の異なる２種類の
材質の膜を使いわけたハードマスクを使って２回に分け
て行なうことにより、余分な埋込みやエッチングなし
に、平易なプロセスで、かつ精度よく自己整合的にセレ
クトゲートを形成することができる。
散層が複数のメモリセルについて連続した帯状に形成さ
れているので、１ビット又は２ビットごとにドレインコ
ンタクトを設ける必要がなく、例えば１６〜６４ビット
ごとに１個のコンタクトを設けるだけでもよく、大幅な
セルサイズ縮小が図れる。ソース・ドレイン拡散層上に
は増速酸化による厚い酸化膜が存在しているので、ソー
ス・ドレイン拡散層とコントロールゲートの間の寄生容
量又はソース・ドレイン拡散層とセレクトゲート間の寄
生容量を小さくでき、動作速度の劣化を抑えることがで
きる。本発明の製造方法では、セレクトチャネルＳＣが
自己整合的に形成されるので、微細で、かつ特性のばら
つきを小さく抑えることができる。第１層目のポリシリ
コン膜のエッチングをエッチング特性の異なる２種類の
材質の膜を使いわけたハードマスクを使って２回に分け
て行なうことにより、余分な埋込みやエッチングなし
に、平易なプロセスで、かつ精度よく自己整合的にセレ
クトゲートを形成することができる。
【図１】 従来のスプリットゲートタイプのメモリ素子
を示す概略断面図である。
を示す概略断面図である。
【図２】 第１の実施例を表わす図で、（Ａ）は概略平
面図、（Ｂ）はそのＡ−Ａ’線位置での断面図である。
面図、（Ｂ）はそのＡ−Ａ’線位置での断面図である。
【図３】 図２の実施例の製造方法を示す工程断面図で
ある。
ある。
【図４】 第２の実施例を表わす図で、（Ａ）は概略平
面図、（Ｂ）はそのＢ−Ｂ’線位置での断面図である。
面図、（Ｂ）はそのＢ−Ｂ’線位置での断面図である。
２２ Ｐ型シリコン基板 ２４ ドレイン拡散層 ２６ ソース拡散層 ２８ トンネル酸化膜 ３４ ゲート酸化膜 ３０ フローティングゲート ３３，３５ ソース・ドレイン拡散層上の厚い酸化
膜 ３６，３６ａ コントロールゲート ３６ｂ セレクトゲート ５０ シリコン窒化膜 ５４ 高温酸化膜
膜 ３６，３６ａ コントロールゲート ３６ｂ セレクトゲート ５０ シリコン窒化膜 ５４ 高温酸化膜
Claims (4)
- 【請求項１】 半導体基板に、帯状に形成されたソース
・ドレイン用の第１と第２の拡散層が交互に配列され、 前記基板上には基板との間にトンネル絶縁膜を介し、第
１の拡散層と隣接し、第２の拡散層と距離をもって配置
されたフローティングゲートが形成され、 フローティングゲート上には絶縁膜を介し、フローティ
ングゲートと第２の拡散層との間の基板上にはゲート絶
縁膜を介し、第１と第２の拡散層上にはゲート絶縁膜よ
りも厚い絶縁膜を介して、ソース・ドレイン用の拡散層
の延びる方向と直交する方向に延びるコントロールゲー
トが形成されて、コントロールゲート下でフローティン
グゲートと第２の拡散層との間をセレクトチャネルとし
ていることを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 半導体基板に、帯状に形成されたソース
・ドレイン用の第１と第２の拡散層が交互に配列され、 前記基板上には基板との間にトンネル絶縁膜を介し、第
１の拡散層と隣接し、第２の拡散層と距離をもって配置
されたフローティングゲートが形成され、 フローティングゲート上には絶縁膜を介してソース・ド
レイン用拡散層の延びる方向に延びるコントロールゲー
トが形成されてスタックゲートが形成されており、 コントロールゲート上には絶縁膜を介し、フローティン
グゲートと第２の拡散層との間の基板上にはゲート絶縁
膜を介し、第１と第２の拡散層上にはゲート絶縁膜より
も厚い絶縁膜を介して、ソース・ドレイン用の拡散層の
延びる方向と直交する方向に延びるセレクトゲートが形
成されて、セレクトゲート下でフローティングゲートと
第２の拡散層との間をセレクトチャネルとしていること
を特徴とする不揮発性半導体メモリ装置。 - 【請求項３】 以下の工程（Ａ）から（Ｊ）を備えた不
揮発性半導体メモリ装置の製造方法。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１の電
極材料膜を形成し、ソース・ドレイン用の拡散層の延び
る方向にフローティングゲートを分離するための溝を第
１の電極材料膜に形成する工程、 （Ｂ）その上に第１の絶縁膜を形成し、フローティング
ゲート形成予定領域上と、フローティングゲート形成予
定領域から離れた位置の帯状の第２の拡散層形成予定領
域上に開口をもつように第１の絶縁膜にパターン化を施
す工程、 （Ｃ）第１の絶縁膜パターンの開口部を第１の絶縁膜と
はエッチング特性の異なる第２の絶縁膜で埋める工程、 （Ｄ）第２の拡散層形成予定領域上の第２の絶縁膜を選
択的に除去する工程、 （Ｅ）第１の絶縁膜をマスクとして第２の拡散層形成予
定領域上の第１の電極材料膜を除去する工程、 （Ｆ）第１の絶縁膜をマスクとして第２の拡散層形成予
定領域の基板に不純物を注入し第２の拡散層を形成する
工程、 （Ｇ）第１の絶縁膜を選択的にエッチング除去し、残っ
た第２の絶縁膜をマスクとして第１の電極材料膜をエッ
チングしてフローティングゲートを形成する工程、 （Ｈ）リソグラフィにより第１の拡散層形成予定領域に
開口をもつレジストパターンを形成し、そのレジストパ
ターンと第２の絶縁膜をマスクとして基板に不純物を注
入し第１の拡散層を形成する工程、 （Ｉ）レジストパターン及び第２の絶縁膜を除去した
後、酸化処理により拡散層以外の領域の基板上にはゲー
ト酸化膜、拡散層上にはゲート酸化膜より厚い酸化膜を
形成する工程、 （Ｊ）第２の電極材料膜を形成し、コントロールゲート
を兼ねるセレクトゲートを形成するパターン化工程。 - 【請求項４】 以下の工程（Ａ）から（Ｊ）を備えた不
揮発性半導体メモリ装置の製造方法。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１の電
極材料膜を形成し、ソース・ドレイン用の拡散層の延び
る方向にフローティングゲートを分離するための溝を第
１の電極材料膜に形成し、その第１の電極材料膜上に層
間絶縁膜を介して第２の電極材料膜を形成する工程、 （Ｂ）その上に第１の絶縁膜を形成し、コントロールゲ
ート形成予定領域上と、コントロールゲート形成予定領
域から離れた位置の帯状の第２の拡散層形成予定領域上
に開口をもつように第１の絶縁膜にパターン化を施す工
程、 （Ｃ）第１の絶縁膜パターンの開口部を第１の絶縁膜と
はエッチング特性の異なる第２の絶縁膜で埋める工程、 （Ｄ）第２の拡散層形成予定領域上の第２の絶縁膜を選
択的に除去する工程、 （Ｅ）第１の絶縁膜をマスクとして第２の拡散層形成予
定領域上の第１の電極材料膜を除去する工程、 （Ｆ）第１の絶縁膜をマスクとして第２の拡散層形成予
定領域の基板に不純物を注入し第２の拡散層を形成する
工程、 （Ｇ）第１の絶縁膜を選択的にエッチング除去し、残っ
た第２の絶縁膜をマスクとして第２及び第１の電極材料
膜をエッチングしてフローティングゲートとコントロー
ルゲートを含むスタックゲートを形成する工程、 （Ｈ）リソグラフィにより第１の拡散層形成予定領域に
開口をもつレジストパターンを形成し、そのレジストパ
ターンと第２の絶縁膜をマスクとして基板に不純物を注
入し第１の拡散層を形成する工程、 （Ｉ）レジストパターンを除去した後、酸化処理により
拡散層以外の領域の基板上にはゲート酸化膜、拡散層上
にはゲート酸化膜より厚い酸化膜を形成する工程、 （Ｊ）第３の電極材料膜を形成し、セレクトゲートを形
成するパターン化工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8355224A JPH10189782A (ja) | 1996-12-20 | 1996-12-20 | 不揮発性半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8355224A JPH10189782A (ja) | 1996-12-20 | 1996-12-20 | 不揮発性半導体メモリ装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189782A true JPH10189782A (ja) | 1998-07-21 |
Family
ID=18442682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8355224A Pending JPH10189782A (ja) | 1996-12-20 | 1996-12-20 | 不揮発性半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189782A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1251553A1 (en) * | 2001-04-19 | 2002-10-23 | Infineon Technologies SC300 GmbH & Co. KG | Method of recycling a dummy silicon wafer |
| EP1294020A2 (en) * | 2001-09-14 | 2003-03-19 | Zarlink Semiconductor Limited | Improvements in contact resistances in integrated circuits |
-
1996
- 1996-12-20 JP JP8355224A patent/JPH10189782A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1251553A1 (en) * | 2001-04-19 | 2002-10-23 | Infineon Technologies SC300 GmbH & Co. KG | Method of recycling a dummy silicon wafer |
| US6663674B2 (en) | 2001-04-19 | 2003-12-16 | Infineon Technologies Sc300 Gmbh & Co. Kg | Method of handling a silicon wafer |
| EP1294020A2 (en) * | 2001-09-14 | 2003-03-19 | Zarlink Semiconductor Limited | Improvements in contact resistances in integrated circuits |
| EP1294020A3 (en) * | 2001-09-14 | 2003-09-03 | Zarlink Semiconductor Limited | Improvements in contact resistances in integrated circuits |
| US6881655B2 (en) | 2001-09-14 | 2005-04-19 | Zarlink Semiconductor Limited | Contact resistances in integrated circuits |
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