JP2001068567A - スプリットゲート型メモリセル - Google Patents

Abstract

(57)【要約】 【課題】消去特性の優れたスプリットゲート型メモリセ
ルを提供する。 【解決手段】スプリットゲート型メモリセル１は、ソー
ス領域２、ドレイン領域３、チャネル領域４、浮遊ゲー
ト電極５、制御ゲート電極６から構成される。浮遊ゲー
ト電極５は、基板７に対して垂直方向に積層された３層
の各膜５ａ〜５ｃから形成され、膜５ｂの左右両端部分
は各膜５ａ，膜５ｃから突出し、当該突出した膜５ｂの
左右両端部分により浮遊ゲート電極５の突起部５ｄが形
成される。浮遊ゲート電極５の突起部５ｄの側方に位置
するトンネル絶縁膜１０の膜厚は薄くなっており、その
薄いトンネル絶縁膜１０を介して突起部５ｄと対向する
制御ゲート電極６の部分にも突起部６ｄが形成される。
消去動作では、各突起部５ｄ，６ｄ間に電界が集中し、
浮遊ゲート電極５中の電子は突起部５ｄから飛び出して
制御ゲート電極６の突起部６ｄ側へ移動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスプリットゲート型
メモリセルに関するものである。

【０００２】

【従来の技術】従来より、ＵＳＰ５０２９１３０（G11C
11/40）、ＵＳＰ５０４５４８８（H01L 21/265）に開
示されるスプリットゲート型メモリセル（スプリットゲ
ート型トランジスタ）を用いた半導体メモリ（フラッシ
ュＥＥＰＲＯＭ（ElectricallyErasable and Programma
ble Read Only Memory ））が知られている。

【０００３】また、本出願人も、特開平９−３２１１５
６号公報、特開平１１−３１８０１号公報（H01L 21/82
74 H01L 29/788 H01L 29/792H01L 27/115）に開示され
るように、前記米国特許公報に記載の発明を改良した技
術を提案している。従来のスプリットゲート型メモリセ
ルを製造するには、特開平１１−３１８０１号公報の図
２３に記載してあるように、まず、単結晶シリコン基板
上に、ゲート絶縁膜となるシリコン酸化膜、浮遊ゲート
電極となるポリシリコン膜、シリコン窒化膜の各膜をこ
の順番で形成し、次に、浮遊ゲート電極に対応する部分
のシリコン窒化膜をエッチング除去して開口部を形成
し、続いて、ＬＯＣＯＳ（Local Oxidation of Silico
n）法を用い、シリコン窒化膜を酸化用マスクとしてポ
リシリコン膜を酸化して絶縁膜を形成する。このとき、
シリコン窒化膜の端部に前記絶縁膜の端部が侵入し、バ
ーズビークが形成される。そして、前記絶縁膜をエッチ
ング用マスクとして用いた異方性エッチングにより、ド
ープドポリシリコン膜をエッチングして浮遊ゲート電極
を形成する。このとき、前記絶縁膜の端部にはバーズビ
ークが形成されているため、浮遊ゲート電極の上縁部は
当該バーズビークの形状に沿って尖鋭になり、その浮遊
ゲート電極の上縁部に突起部が形成される。

【０００４】このスプリットゲート型メモリセルの消去
動作においては、特開平１１−３１８０１号公報の図２
２（ｃ）に記載してあるように、浮遊ゲート電極中の電
子を制御ゲート電極側へ引き抜く際に、浮遊ゲート電極
中の電子が前記突起部から飛び出して制御ゲート電極側
へ移動するため、電子の移動が容易になり、浮遊ゲート
電極中の電子を効率的に引き抜くことができる。

【０００５】

【発明が解決しようとする課題】前記したスプリットゲ
ート型メモリセルの製造方法において、メモリセルを微
細化するために、前記シリコン窒化膜の開口部の平面寸
法を小さくすると、前記ＬＯＣＯＳ法を用いた前記ポリ
シリコン膜の酸化時に前記シリコン窒化膜に発生する応
力（ストレス）などにより、前記ポリシリコン膜が十分
に酸化されないおそれがある。

【０００６】前記ポリシリコン膜が十分に酸化されない
場合には、前記浮遊ゲート電極の突起部が十分に形成さ
れず、前記突起部の形状が尖鋭にならない。そのため、
消去動作において浮遊ゲート電極中の電子を制御ゲート
電極側へ引き抜く際に、前記浮遊ゲート電極の突起部に
おける電界が緩和され、浮遊ゲート電極中の電子が前記
突起部から飛び出し難くなるため、電子が移動し難くな
り、浮遊ゲート電極中の電子を十分に引き抜くことがで
きなくなることから、消去特性の劣化を招くという問題
がある。

【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、消去特性の優れたスプ
リットゲート型メモリセルを提供することにある。

【０００８】

【課題を解決するための手段および発明の効果】かかる
目的を達成するためになされた請求項１に記載の発明
は、半導体基板上に形成されたソース領域およびドレイ
ン領域と、ソース領域とドレイン領域に挟まれたチャネ
ル領域と、チャネル領域上にゲート絶縁膜を介して形成
された浮遊ゲート電極と、トンネル絶縁膜を介して浮遊
ゲート電極の少なくとも側壁部を覆うように形成された
制御ゲート電極と、浮遊ゲート電極の前記側壁部から制
御ゲート電極へ向けて突出した少なくとも１つの突起部
とを備え、制御ゲート電極の一部がゲート絶縁膜を介し
てチャネル領域上に配置されて選択ゲート電極を構成す
るスプリットゲート型メモリセルをその要旨とする。

【０００９】従って、本発明によれば、消去動作におい
て、トンネル絶縁膜を通って制御ゲート電極から浮遊ゲ
ート電極へファウラー−ノルドハイム・トンネル電流が
流れ、浮遊ゲート電極中の電子が制御ゲート電極側へ引
き抜かれて、スプリットゲート型メモリセルに記憶され
たデータの消去が行われる。

【００１０】このとき、制御ゲート電極および浮遊ゲー
ト電極はトンネル絶縁膜を介して容量結合されている
が、浮遊ゲート電極の突起部と制御ゲート電極との間に
電界が集中し、浮遊ゲート電極中の電子は突起部から飛
び出して制御ゲート電極側へ移動する。そのため、電子
の移動が容易になり、浮遊ゲート電極５中の電子を効率
的に引き抜くことが可能になることから、消去特性を向
上させることができる。ゆえに、浮遊ゲート電極の上縁
部に電子を飛び出させるための突起部が形成された従来
のスプリットゲート型メモリセルの前記問題点を回避す
ることができる。

【００１１】次に、請求項２に記載の発明は、半導体基
板上に形成されたソース領域およびドレイン領域と、ソ
ース領域とドレイン領域に挟まれたチャネル領域と、チ
ャネル領域上にゲート絶縁膜を介して形成された浮遊ゲ
ート電極と、トンネル絶縁膜を介して浮遊ゲート電極の
少なくとも側壁部を覆うように形成された制御ゲート電
極と、制御ゲート電極から浮遊ゲート電極側の前記側壁
部へ向けて突出した少なくとも１つの突起部とを備え、
制御ゲート電極の一部がゲート絶縁膜を介してチャネル
領域上に配置されて選択ゲート電極を構成するスプリッ
トゲート型メモリセルをその要旨とする。

【００１２】従って、本発明によれば、消去動作におい
て、トンネル絶縁膜を通って制御ゲート電極から浮遊ゲ
ート電極へファウラー−ノルドハイム・トンネル電流が
流れ、浮遊ゲート電極中の電子が制御ゲート電極側へ引
き抜かれて、スプリットゲート型メモリセルに記憶され
たデータの消去が行われる。

【００１３】このとき、制御ゲート電極および浮遊ゲー
ト電極はトンネル絶縁膜を介して容量結合されている
が、制御ゲート電極の突起部と浮遊ゲート電極との間に
電界が集中し、浮遊ゲート電極中の電子はその電界が集
中した浮遊ゲート電極の部分から飛び出して制御ゲート
電極側へ移動する。そのため、電子の移動が容易にな
り、浮遊ゲート電極５中の電子を効率的に引き抜くこと
が可能になることから、消去特性を向上させることがで
きる。ゆえに、浮遊ゲート電極の上縁部に電子を飛び出
させるための突起部が形成された従来のスプリットゲー
ト型メモリセルの前記問題点を回避することができる。

【００１４】次に、請求項３に記載の発明は、請求項１
または請求項２に記載のスプリットゲート型メモリセル
において、前記浮遊ゲート電極は、酸化速度の異なる材
料の膜による積層構造から成ることをその要旨とする。
従って、本発明によれば、まず、浮遊ゲート電極となる
酸化速度の異なる材料の膜を積層し、次に、通常のフォ
トリソグラフィー技術および異方性エッチング技術を用
いて当該積層構造の各膜を浮遊ゲート電極の形状にエッ
チングし、続いて、熱酸化法を用いて当該積層構造の各
膜を酸化させると、酸化速度の速い膜の側壁部には厚い
酸化膜が形成され、酸化速度の遅い膜の側壁部には薄い
酸化膜が形成され、これらの酸化膜がトンネル絶縁膜と
なる。その結果、酸化速度の遅い膜の左右両端部分は、
酸化速度の速い膜から突出し、当該突出した膜の左右両
端部分により浮遊ゲート電極の側壁部に突起部が形成さ
れる。

【００１５】その後、浮遊ゲート電極の側壁部に制御ゲ
ート電極を形成する際に、浮遊ゲート電極の突起部の側
方に位置するトンネル絶縁膜の膜厚は薄くなって凹部が
形成されているため、その薄いトンネル絶縁膜を介して
浮遊ゲート電極の突起部と対向する制御ゲート電極の部
分は、トンネル絶縁膜の凹んだ形状に沿って突出した形
状になり、その突出した部分により制御ゲート電極の突
起部が形成される。

【００１６】このように、本発明によれば、請求項１ま
たは請求項２の発明を簡単かつ容易に実現することがで
きる。次に、請求項４に記載の発明は、請求項１または
請求項２に記載のスプリットゲート型メモリセルにおい
て、前記浮遊ゲート電極は、エッチング速度の異なる材
料の膜による積層構造から成ることをその要旨とする。

【００１７】従って、本発明によれば、まず、浮遊ゲー
ト電極となるエッチング速度の異なる材料の膜を積層
し、次に、通常のフォトリソグラフィー技術および異方
性エッチング技術を用いて当該積層構造の各膜を浮遊ゲ
ート電極の形状にエッチングし、続いて、等方性エッチ
ングにより当該積層構造の各膜の側壁部をエッチング除
去すると、エッチング速度の速い膜の側壁部は多く除去
され、エッチング速度の遅い膜の側壁部は少なく除去さ
れる。その結果、エッチング速度の遅い膜の左右両端部
分は、エッチング速度の速い膜から突出し、当該突出し
た膜の左右両端部分により浮遊ゲート電極の側壁部に突
起部が形成される。

【００１８】その後、浮遊ゲート電極の側壁部にトンネ
ル絶縁膜を形成すると、浮遊ゲート電極の突起部の側方
に位置するトンネル絶縁膜の膜厚は薄くなって凹部が形
成される。続いて、浮遊ゲート電極の側壁部に制御ゲー
ト電極を形成する際に、トンネル絶縁膜を介して浮遊ゲ
ート電極の突起部と対向する制御ゲート電極の部分は、
トンネル絶縁膜の凹んだ形状に沿って突出した形状にな
り、その突出した部分により制御ゲート電極の突起部が
形成される。このように、本発明によれば、請求項１ま
たは請求項２の発明を簡単かつ容易に実現することがで
きる。

【００１９】次に、請求項５に記載の発明は、請求項３
または請求項４に記載のスプリットゲート型メモリセル
において、前記浮遊ゲート電極を形成する膜は、不純物
濃度の異なる半導体膜であることをその要旨とする。従
って、本発明によれば、半導体膜の不純物濃度が高くな
るほど、酸化速度およびエッチング速度が速くなること
から、請求項３または請求項４の発明を簡単かつ容易に
実現することができる。

【００２０】

【発明の実施の形態】以下、本発明を具体化した第１実
施形態を図面と共に説明する。図１は、第１実施形態の
スプリットゲート型メモリセル（スプリットゲート型ト
ランジスタ）１の要部概略断面図である。

【００２１】スプリットゲート型メモリセル１は、ソー
ス領域２、ドレイン領域３、チャネル領域４、浮遊ゲー
ト電極５、制御ゲート電極６から構成されている。Ｐ型
単結晶シリコン基板（半導体基板）７上にはＮ型のソー
ス領域２およびドレイン領域３が形成されている。ソー
ス領域２とドレイン領域３とに挟まれたチャネル領域４
上には、ゲート絶縁膜８を介して浮遊ゲート電極５が形
成されている。浮遊ゲート電極５の上部には、絶縁膜９
を介して制御ゲート電極６の右端部分６ａが形成されて
いる。浮遊ゲート電極５の側壁部には、トンネル絶縁膜
１０を介して制御ゲート電極６の中央部分６ｂが浮遊ゲ
ート電極５の側壁部を覆うように形成されている。制御
ゲート電極６の左端部分６ｃは、ゲート絶縁膜１１を介
してチャネル領域４上に配置され、選択ゲート電極１２
を構成している。

【００２２】そして、選択ゲート電極１２とソース領域
２およびドレイン領域３により、選択トランジスタ１３
が構成されている。すなわち、スプリットゲート型メモ
リセル１は、各ゲート電極５，６とソース領域２および
ドレイン領域３から構成されるトランジスタと、選択ト
ランジスタ１３とが直列に接続された構成をとる。

【００２３】浮遊ゲート電極５は、基板７に対して垂直
方向に積層された３層の各膜（半導体膜）５ａ〜５ｃか
ら形成されている。浮遊ゲート電極５を形成する中央の
膜５ｂの左右両端部分は、浮遊ゲート電極５を形成する
上部の膜５ａおよび下部の膜５ｃから突出しており、当
該突出した膜５ｂの左右両端部分により浮遊ゲート電極
５の突起部５ｄが形成されている。つまり、浮遊ゲート
電極５の側壁部には突起部５ｄが形成され、その突起部
５ｄは制御ゲート電極６に向けて突出している。

【００２４】浮遊ゲート電極５の突起部５ｄの側方に位
置するトンネル絶縁膜１０の膜厚は薄くなっており、そ
の薄いトンネル絶縁膜１０を介して突起部５ｄと対向す
る制御ゲート電極６の部分にも突起部６ｄが形成されて
いる。つまり、制御ゲート電極６の中央部分６ｂには突
起部６ｄが形成され、その突起部６ｄは浮遊ゲート電極
５に向けて突出している。

【００２５】そして、上記のように構成されたスプリッ
トゲート型メモリセル１が基板７上に複数個マトリック
ス状に配置されてメモリセルアレイが構成され、当該メ
モリセルアレイに周辺回路が接続されてフラッシュＥＥ
ＰＲＯＭが構成されている。尚、スプリットゲート型メ
モリセル１を用いたメモリセルアレイの構成について
は、特開平１１−３１８０１号公報の図２０に記載して
あるものと略同一であるため、ここでは説明を省略す
る。また、スプリットゲート型メモリセル１を用いたフ
ラッシュＥＥＰＲＯＭの回路構成については、特開平９
−３２１１５６号公報の図１１または図１４、特開平１
１−３１８０１号公報の図２１に記載してあるものと同
じであるため、ここでは説明を省略する。そして、スプ
リットゲート型メモリセル１の書込動作および読出動作
については、特開平１１−３１８０１号公報の図２２
（ａ）（ｂ）を用いた説明と同じであるため、ここでは
説明を省略する。

【００２６】次に、スプリットゲート型メモリセル１の
消去動作について説明する。消去動作において、ソース
領域２およびドレイン領域３の電位は０Ｖにされ、制御
ゲート電極６の電位は１５Ｖにされる。ここで、ソース
領域２および基板７と浮遊ゲート電極５との間の静電容
量と、制御ゲート電極６と浮遊ゲート電極５の間の静電
容量とを比べると、前者の方が圧倒的に大きい。つま
り、浮遊ゲート電極５は、ソース領域２および基板７と
強くカップリングしている。そのため、制御ゲート電極
６が１５Ｖ、ドレイン領域３が０Ｖになっても、浮遊ゲ
ート電極５の電位は０Ｖからあまり変化せず、制御ゲー
ト電極６と浮遊ゲート電極５との電位差が大きくなって
各電極５，６間に高電界が生じる。

【００２７】その結果、トンネル絶縁膜１０を通って制
御ゲート電極６から浮遊ゲート電極５へファウラー−ノ
ルドハイム・トンネル電流（Fowler-Nordheim Tunnel C
urrent）が流れ、浮遊ゲート電極５中の電子が制御ゲー
ト電極６側へ引き抜かれて、スプリットゲート型メモリ
セル１に記憶されたデータの消去が行われる。

【００２８】このとき、各ゲート電極５，６はトンネル
絶縁膜１０を介して容量結合されているが、浮遊ゲート
電極５の側壁部には突起部５ｄが形成され、浮遊ゲート
電極５の突起部５ｄの側方に位置するトンネル絶縁膜１
０の膜厚は薄くなっており、その薄いトンネル絶縁膜１
０を介して突起部５ｄと対向する制御ゲート電極６の部
分にも突起部６ｄが形成されている。

【００２９】そのため、各突起部５ｄ，６ｄ間に電界が
集中し、浮遊ゲート電極５中の電子は突起部５ｄから飛
び出して制御ゲート電極６の突起部６ｄ側へ移動する。
従って、電子の移動が容易になり、浮遊ゲート電極５中
の電子を効率的に引き抜くことが可能になるため、消去
特性を向上させることができる。

【００３０】このように、スプリットゲート型メモリセ
ル１においては、選択トランジスタ１３が設けられてい
るため、メモリセルアレイを構成する個々のメモリセル
１にそれ自身を選択する機能がある。つまり、データ消
去時に浮遊ゲート電極５から電荷を引き抜く際に電荷を
過剰に抜き過ぎても、選択ゲート電極１２によってチャ
ネル領域４をオフ状態にすることができる。従って、過
剰消去が発生したとしても、選択トランジスタ１３によ
ってメモリセル１のオン・オフ状態を制御することがで
き、過剰消去が問題にならない。すなわち、メモリセル
１の内部に設けられた選択トランジスタ１３によって、
そのメモリセル１自身のオン・オフ状態を選択すること
ができる。

【００３１】次に、スプリットゲート型メモリセル１の
製造方法について順を追って説明する。 工程１（図２参照）；熱酸化法を用いてＰ型単結晶シリ
コン７上にゲート絶縁膜８となるシリコン酸化膜８（膜
厚：１０〜１５ｎｍ程度）を形成する。次に、シリコン
酸化膜８上に、膜５ａとなるアモルファスシリコン膜
（非晶質シリコン膜）２１（膜厚：７０ｎｍ程度）、膜
５ｂとなるアモルファスシリコン膜２２（膜厚：２０ｎ
ｍ）、膜５ｃとなるアモルファスシリコン膜２３（膜
厚：７０ｎｍ）の各膜をこの順番で堆積する。

【００３２】ここで、各アモルファスシリコン膜２１，
２３は、次工程以降の熱処理により導電性が付与される
ように不純物としてリンがドープ（不純物濃度：５×１
０¹⁹ａｔｍｓ／ｃｍ³程度）されたドープドアモルファ
スシリコン膜から成る。一方、アモルファスシリコン膜
２２はノンドープである。

【００３３】尚、ドープドアモルファスシリコン膜の形
成方法には以下のものがある。 方法１；ＬＰＣＶＤ（Low Pressure Chemical Vapour D
eposition ）法を用いてアモルファスシリコン膜を形成
する際に、不純物を含んだガスを混入する。 方法２；ＬＰＣＶＤ法を用いてノンドープのアモルファ
スシリコン膜を形成した後に、不純物イオンをイオン注
入する。このとき、各アモルファスシリコン膜２１，２
３の膜厚は薄いため、注入エネルギーを十分に低くした
条件でイオン注入を行う必要がある。

【００３４】方法３；ＬＰＣＶＤ法を用いてノンドープ
のアモルファスシリコン膜を形成した後に、不純物を含
むプラズマ中にさらす（一般に、プラスマドーピング法
と呼ばれる）。 工程２（図３参照）；ＣＶＤ法を用い、基板７の温度
（基板温度）を約８００℃にして、アモルファスシリコ
ン膜２３上に絶縁膜９となるシリコン酸化膜９（膜厚：
１５０ｎｍ程度）を堆積する。

【００３５】このとき、各アモルファスシリコン膜２１
〜２３は多結晶化してそれぞれ各ポリシリコン膜２１〜
２３（以下、アモルファスポリシリコン膜２１〜２３と
同じ符号を使用する）になると同時に、各アモルファス
シリコン膜２１，２３にドープされたリンが活性化して
ポリシリコン膜２１，２３に導電性が付与される。一
方、アモルファスシリコン膜２２が多結晶化したポリシ
リコン膜２２には、各アモルファスシリコン膜２１，２
３からリンが熱拡散されるため導電性が付与される。但
し、各ポリシリコン膜２１，２３に比べて、ポリシリコ
ン膜２２の不純物濃度は低くなる。

【００３６】工程３（図４参照）；シリコン酸化膜９の
全面にフォトレジストを塗布した後、通常のフォトリソ
グラフィー技術を用いて、浮遊ゲート電極５を形成する
ためのエッチング用マスク２４を形成する。 工程４（図５参照）；エッチング用マスク２４を用いた
ＲＩＥ（Reactive IonEtching）法により、シリコン酸
化膜９を選択的にエッチング除去する。そして、エッチ
ング用マスク２４を剥離する。次に、エッチングされた
シリコン酸化膜９をエッチング用マスクとして用いたＲ
ＩＥ法により、各ポリシリコン膜２１〜２３を選択的に
エッチング除去すると、各ポリシリコン膜２１〜２３か
らそれぞれ各膜５ａ〜５ｃが形成され、各膜５ａ〜５ｃ
から成る浮遊ゲート電極５が形成される。

【００３７】このように、本第１実施形態のスプリット
ゲート型メモリセル１では、通常のフォトリソグラフィ
ー技術および異方性エッチング技術（ＲＩＥ法）を用い
ることにより浮遊ゲート電極５を作成することができ
る。従って、本第１実施形態によれば、前記した特開平
１１−３１８０１号公報の従来の技術に記載の方法（Ｌ
ＯＣＯＳ法で作成した絶縁膜をエッチング用マスクとし
て用いた異方性エッチングにより浮遊ゲート電極を形成
する方法）に比べて、工程が少なく製造が容易であるこ
とに加え、平面寸法が小さく微細な浮遊ゲート電極５を
容易に作成することができる。

【００３８】工程５（図６参照）；熱酸化法を用い、浮
遊ゲート電極５が形成されている部分以外のシリコン酸
化膜８をさらに酸化させてシリコン酸化膜１１を形成す
ると共に、浮遊ゲート電極５（各ポリシリコン膜２１〜
２３、各膜５ａ〜５ｃ）の側壁部にトンネル絶縁膜１０
となるシリコン酸化膜１０を形成する。

【００３９】このとき、各ポリシリコン膜２１，２３に
比べて、ポリシリコン膜２２の不純物濃度は低くなって
いる。そのため、各ポリシリコン膜２１，２３に比べて
ポリシリコン膜２２の熱酸化の速度は遅くなり、各ポリ
シリコン膜２１，２３の側壁部に形成されたシリコン酸
化膜１０に比べて、ポリシリコン膜２２の側壁部に形成
されたシリコン酸化膜１０の膜厚は薄くなる。その結
果、ポリシリコン膜２２（膜５ｂ）の左右両端部分は、
各ポリシリコン膜２１，２３（各膜５ａ，５ｃ）から突
出し、当該突出したポリシリコン膜２２（膜５ｂ）の左
右両端部分により浮遊ゲート電極５の側壁部に突起部５
ｄが形成される。

【００４０】ここで、突起部５ｄが各膜５ａ，５ｃから
突出した長さ（突出量）は、熱酸化の時間を調整するこ
とにより、消去動作において電子を効率的に飛び出させ
るのに最適な長さに設定することができる。尚、熱酸化
法により形成された各シリコン酸化膜１０，１１の膜厚
が薄い場合には、ＬＰＣＶＤ法を用いて各シリコン酸化
膜１０，１１の表面にさらにシリコン酸化膜を堆積して
もよい。

【００４１】工程６（図７参照）；上記の工程で形成さ
れたデバイスの全面に、制御ゲート電極６となるドープ
ドポリシリコン膜２５を形成する。このとき、浮遊ゲー
ト電極５の突起部５ｄの側方に位置するトンネル絶縁膜
１０の膜厚は薄くなって凹部が形成されているため、そ
の薄いトンネル絶縁膜１０を介して突起部５ｄと対向す
るドープドポリシリコン膜２５の部分は、トンネル絶縁
膜１０の凹んだ形状に沿って突出した形状になり、その
突出した部分により制御ゲート電極６の突起部６ｄが形
成される。

【００４２】尚、制御ゲート電極６の電気抵抗を低減す
るために、ドープドポリシリコン膜２５の上に金属シリ
サイド膜（例えば、タングステンシリサイドなど）を形
成することにより、ドープドポリシリコン膜２５をポリ
サイド膜に置き換えてもよい。

【００４３】工程７（図８参照）；上記の工程で形成さ
れたデバイスの全面にフォトレジストを塗布した後、通
常のフォトリソグラフィー技術を用いて、制御ゲート電
極６を形成するためのエッチング用マスク２６を形成す
る。 工程８（図９参照）；エッチング用マスク２６を用いた
異方性エッチングにより、ドープドポリシリコン膜２５
を選択的にエッチング除去して制御ゲート電極６を形成
する。その後、エッチング用マスク２６を剥離する。

【００４４】工程９（図１０参照）；上記の工程で形成
されたデバイスの全面にフォトレジストを塗布した後、
通常のフォトリソグラフィー技術を用いて、ソース領域
２を形成するためのイオン注入用マスク２７を形成す
る。次に、通常のイオン注入法を用い、基板７の表面に
リンイオン（Ｐ+）を注入してソース領域２を形成す
る。その後、イオン注入用マスク２７を剥離する。

【００４５】このとき、イオン注入用マスク２７は、少
なくとも基板７上のドレイン領域３となる部分を覆うよ
うに形成すると共に、浮遊ゲート電極５上をはみ出さな
いように形成する。その結果、ソース領域２の位置は、
浮遊ゲート電極５の右端部によって規定される。

【００４６】工程１０（図１１参照）；上記の工程で形
成されたデバイスの全面にフォトレジストを塗布した
後、通常のフォトリソグラフィー技術を用いて、ドレイ
ン領域３を形成するためのイオン注入用マスク２８を形
成する。次に、通常のイオン注入法を用い、基板７の表
面にヒ素イオン（Ａｓ+）を注入してドレイン領域３を
形成する。

【００４７】このとき、イオン注入用マスク２８は、少
なくともソース領域２を覆うように形成すると共に、制
御ゲート電極６上をはみ出さないように形成する。その
結果、ドレイン領域３の位置は、制御ゲート電極６の左
端部分６ｃ（選択ゲート電極１２）側の左端部によって
規定される。そして、イオン注入用マスク２８を剥離す
ると、スプリットゲート型メモリセル１が完成する。

【００４８】以上詳述したように、本第１実施形態のス
プリットゲート型メモリセル１においては、浮遊ゲート
電極５の側壁部に電子を飛び出させるための突起部５ｄ
が形成されているため、浮遊ゲート電極の上縁部に電子
を飛び出させるための突起部が形成された従来のスプリ
ットゲート型メモリセルの前記問題点を回避することが
できる。そして、本第１実施形態のスプリットゲート型
メモリセル１は、浮遊ゲート電極５の作成工程を除け
ば、従来より周知の技術を利用して簡単かつ容易に製造
することができる。

【００４９】尚、本発明は上記第１実施形態に限定され
るものではなく、以下のように具体化してもよく、その
場合でも、上記第１実施形態と同等もしくはそれ以上の
作用・効果を得ることができる。 （１）本発明を具体化した第２実施形態のスプリットゲ
ート型メモリセルの製造方法を図１２を用いて説明す
る。

【００５０】本第２実施形態において第１実施形態と異
なるのは、浮遊ゲート電極５の突起部５ｄの作成方法だ
けであり、本第２実施形態では、上記第１実施形態の工
程１および工程５を以下の工程に置き換えるようにす
る。すなわち、本第２実施形態の工程１では、ポリシリ
コン膜２２にも不純物をドープしておく。但し、各ポリ
シリコン膜２１，２３に比べて、ポリシリコン膜２２の
不純物濃度は低くしておく。

【００５１】そして、本第２実施形態の工程５（図１２
参照）では、シリコン酸化膜９をエッチング用マスクと
して用いる等方性エッチングにより、浮遊ゲート電極５
（各ポリシリコン膜２１〜２３、各膜５ａ〜５ｃ）の側
壁部をエッチング除去する。このとき、各ポリシリコン
膜２１，２３に比べて、ポリシリコン膜２２の不純物濃
度は低くなっている。そのため、ポリシリコン膜２２に
比べて各ポリシリコン膜２１，２３のエッチングの速度
は速くなり、ポリシリコン膜２２の側壁部に比べて各ポ
リシリコン膜２１，２３の側壁部は多くエッチング除去
される。その結果、ポリシリコン膜２２（膜５ｂ）の左
右両端部分は、各ポリシリコン膜２１，２３（各膜５
ａ，５ｃ）から突出し、当該突出したポリシリコン膜２
２（膜５ｂ）の左右両端部分により浮遊ゲート電極５の
側壁部に突起部５ｄが形成される。

【００５２】ここで、突起部５ｄが各膜５ａ，５ｃから
突出した長さ（突出量）は、等方性エッチングの時間を
調整することにより、消去動作において電子を効率的に
飛び出させるのに最適な長さに設定することができる。
その後、浮遊ゲート電極５の側壁部にトンネル絶縁膜１
０を形成する。ここで、トンネル絶縁膜１０の形成に
は、熱酸化法に限らず、熱窒化法、熱酸窒化法、ＣＶＤ
法のうち少なくとも１つの方法を用いればよい。また、
トンネル絶縁膜１０は、これらの異なる絶縁膜を複数積
層した構造にしてもよい。

【００５３】（２）図１３は、本発明を具体化した第３
実施形態のスプリットゲート型メモリセル３１の要部概
略断面図である。本第３実施形態のスプリットゲート型
メモリセル３１において、第１実施形態のスプリットゲ
ート型メモリセル１と異なるのは、浮遊ゲート電極５の
側壁部に形成されたサイドウォールによって制御ゲート
電極６が形成されている点である。つまり、スプリット
ゲート型メモリセル３１における制御ゲート電極６は、
スプリットゲート型メモリセル１の制御ゲート電極６か
ら左右端部分６ａ，６ｃを除いた中央部分６ｂのみから
構成されており、その中央部分６ｂが選択ゲート電極１
２を構成している。従って、スプリットゲート型メモリ
セル３１によれば、スプリットゲート型メモリセル１よ
りも平面寸法を小さくして微細化することができる。

【００５４】すなわち、スプリットゲート型メモリセル
１の消去動作においては、浮遊ゲート電極５の側壁部に
形成された突起部５ｄから電子が飛び出すため、制御ゲ
ート電極６の左右端部分６ａ，６ｃ（特に、右端部分６
ａ）は消去動作には使用されない。また、スプリットゲ
ート型メモリセル１を微細化した場合には、制御ゲート
電極６の中央部分６ｂのみでも選択ゲート電極１２の作
用を十分に得ることができる。従って、スプリットゲー
ト型メモリセル１の制御ゲート電極６から左右端部分６
ａ，６ｃを除いて中央部分６ｂのみとしても、メモリセ
ルの各動作（読出動作、書込動作、消去動作）にはほと
んど影響がない。

【００５５】尚、本第３実施形態のスプリットゲート型
メモリセル３１を作成するには、第１実施形態の工程６
においてドープドポリシリコン膜２５を形成した後に、
全面エッチバック法を用いて浮遊ゲート電極５の側壁部
のドープドポリシリコン膜２５だけを残すようにすれば
よく、その浮遊ゲート電極５の側壁部に残ったサイドウ
ォール状のドープドポリシリコン膜２５から制御ゲート
電極６が形成される。従って、本第３実施形態によれ
ば、第１実施形態に比べて、制御ゲート電極６の作成に
要する工程が少なくなり製造が容易になる。

【００５６】（３）図１４は、本発明を具体化した第４
実施形態のスプリットゲート型メモリセル４１の要部概
略断面図である。本第４実施形態のスプリットゲート型
メモリセル４１において、第１実施形態のスプリットゲ
ート型メモリセル１と異なるのは、浮遊ゲート電極５が
基板７に対して垂直方向に積層された７層の各膜５ｅ〜
５ｋから形成されている点である。浮遊ゲート電極５を
形成する各膜５ｆ，５ｈ，５ｊの左右両端部分は、浮遊
ゲート電極５を形成するその他の各膜５ｅ，５ｇ，５
ｉ，５ｋから突出しており、当該突出した各膜５ｆ，５
ｈ，５ｊの左右両端部分により浮遊ゲート電極５の突起
部５ｄが形成されている。つまり、浮遊ゲート電極５の
側壁部には３つの突起部５ｄが形成されている。そし
て、浮遊ゲート電極５の各突起部５ｄの側方に位置する
トンネル絶縁膜１０の膜厚は薄くなっており、その薄い
トンネル絶縁膜１０を介して各突起部５ｄと対向する制
御ゲート電極６の部分にも３つの突起部６ｄが形成され
ている。

【００５７】このように構成されたスプリットゲート型
メモリセル４１によれば、消去動作において３つの突起
部５ｄから電子が飛び出すため、電子の移動量が多くな
り、消去速度を速くすることができる。また、スプリッ
トゲート型メモリセル１を微細化すると製造過程におい
て突起部５ｄの形成不全が起こり易くなるが、スプリッ
トゲート型メモリセル４１では３つの突起部５ｄを備え
ることから、いずれか２つの突起部５ｄが形成不全にな
った場合でも、残る１つの突起部５ｄを用いて浮遊ゲー
ト電極５中の電子を効率的に引き抜くことが可能であ
り、十分な消去特性を確保することができる。

【００５８】尚、本第４実施形態のスプリットゲート型
メモリセル４１では、浮遊ゲート電極５を７層構造にし
て突起部５ｄを３つ形成しているが、浮遊ゲート電極５
の積層枚数を５層または９層以上の奇数層にして突起部
５ｄの数を２つ又は４つ以上形成してもよく、突起部５
ｄの数が増えるほど本第４実施形態の上記作用・効果が
より顕著になる。

【００５９】（４）第１実施形態では、各ポリシリコン
膜２１，２３にリンをドープしたが、各ポリシリコン膜
２１，２３にドープする不純物はどのようなもの（ヒ
素、アンチモン、ホウ素、インジウムなど）を用いても
よい。尚、各ポリシリコン膜２１，２３にドープする不
純物の濃度は、各ポリシリコン膜２１〜２３の膜厚と、
突起部５ｄが各膜５ａ，５ｃから突出した長さ（突出
量）と、不純物の種類とに対応して適宜設定すればよ
い。

【００６０】（５）第１実施形態では、浮遊ゲート電極
５の側壁部に突起部５ｄを形成すると共に、浮遊ゲート
電極５の突起部５ｄに対向する位置に制御ゲート電極６
の突起部６ｄを形成するようにしたが、各突起部５ｄ，
６ｄのいずれか一方を省いてもよい。

【００６１】浮遊ゲート電極５の突起部５ｄを省いて、
制御ゲート電極６の突起部６ｄのみを設けた場合、消去
動作において、制御ゲート電極６の突起部６ｄと浮遊ゲ
ート電極５との間に電界が集中し、浮遊ゲート電極５中
の電子はその電界が集中した浮遊ゲート電極５の部分か
ら飛び出して制御ゲート電極６側へ移動する。

【００６２】また、制御ゲート電極６の突起部６ｄを省
いて、浮遊ゲート電極５の突起部５ｄのみを設けた場
合、消去動作において、浮遊ゲート電極５の突起部５ｄ
と制御ゲート電極６との間に電界が集中し、浮遊ゲート
電極５中の電子は突起部５ｄから飛び出して制御ゲート
電極６側へ移動する。

【００６３】従って、これらの場合も、第１実施形態と
ほぼ同様の作用・効果を得ることができる。 （６）各絶縁膜８，９，１１を、酸化シリコン、窒酸化
シリコン、窒化シリコンのうち少なくとも１つを主成分
とする他の絶縁膜に置き換えてもよい。その絶縁膜の形
成には、熱酸化法、熱窒化法、熱酸窒化法、ＣＶＤ法の
うち少なくとも１つの方法を用いればよい。また、これ
らの異なる絶縁膜を複数積層した構造に置き代えてもよ
い。

【００６４】（７）Ｐ型単結晶シリコン基板７をＰ型ウ
ェルに置き換えてもよい。 （８）Ｐ型単結晶シリコン基板７をＮ型単結晶シリコン
基板またはＮ型ウェルに置き代え、ソース領域２および
ドレイン領域３を形成するために注入する不純物イオン
としてＰ型不純物イオン（ホウ素、インジウムなど）を
用いてもよい。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施形態の要部概略断
面図。

【図２】第１実施形態の製造方法を説明するための要部
概略断面図。

【図３】第１実施形態の製造方法を説明するための要部
概略断面図。

【図４】第１実施形態の製造方法を説明するための要部
概略断面図。

【図５】第１実施形態の製造方法を説明するための要部
概略断面図。

【図６】第１実施形態の製造方法を説明するための要部
概略断面図。

【図７】第１実施形態の製造方法を説明するための要部
概略断面図。

【図８】第１実施形態の製造方法を説明するための要部
概略断面図。

【図９】第１実施形態の製造方法を説明するための要部
概略断面図。

【図１０】第１実施形態の製造方法を説明するための要
部概略断面図。

【図１１】第１実施形態の製造方法を説明するための要
部概略断面図。

【図１２】本発明を具体化した第２実施形態の製造方法
を説明するための要部概略断面図。

【図１３】本発明を具体化した第３実施形態の要部概略
断面図。

【図１４】本発明を具体化した第４実施形態の要部概略
断面図。

【符号の説明】

１，３１，４１…スプリットゲート型メモリセル ２…ソース領域 ３…ドレイン領域 ４…チャネル領域 ５…浮遊ゲート電極 ６…制御ゲート電極 ７…Ｐ型単結晶シリコン基板 ５ａ〜５ｃ，５ｅ〜５ｋ…浮遊ゲート電極を形成する膜 ５ｄ…浮遊ゲート電極の突起部 ６ｄ…制御ゲート電極の突起部 ８，１１…ゲート絶縁膜 １０…トンネル絶縁膜 １２…選択ゲート電極 １３…選択トランジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたソース領域お
   よびドレイン領域と、 ソース領域とドレイン領域に挟まれたチャネル領域と、 チャネル領域上にゲート絶縁膜を介して形成された浮遊
   ゲート電極と、 トンネル絶縁膜を介して浮遊ゲート電極の少なくとも側
   壁部を覆うように形成された制御ゲート電極と、 浮遊ゲート電極の前記側壁部から制御ゲート電極へ向け
   て突出した少なくとも１つの突起部とを備え、 制御ゲート電極の一部がゲート絶縁膜を介してチャネル
   領域上に配置されて選択ゲート電極を構成することを特
   徴とするスプリットゲート型メモリセル。
2. 【請求項２】 半導体基板上に形成されたソース領域お
   よびドレイン領域と、 ソース領域とドレイン領域に挟まれたチャネル領域と、 チャネル領域上にゲート絶縁膜を介して形成された浮遊
   ゲート電極と、 トンネル絶縁膜を介して浮遊ゲート電極の少なくとも側
   壁部を覆うように形成された制御ゲート電極と、 制御ゲート電極から浮遊ゲート電極側の前記側壁部へ向
   けて突出した少なくとも１つの突起部とを備え、 制御ゲート電極の一部がゲート絶縁膜を介してチャネル
   領域上に配置されて選択ゲート電極を構成することを特
   徴とするスプリットゲート型メモリセル。
3. 【請求項３】 請求項１または請求項２に記載のスプリ
   ットゲート型メモリセルにおいて、 前記浮遊ゲート電極は、酸化速度の異なる材料の膜によ
   る積層構造から成ることを特徴とするスプリットゲート
   型メモリセル。
4. 【請求項４】 請求項１または請求項２に記載のスプリ
   ットゲート型メモリセルにおいて、 前記浮遊ゲート電極は、エッチング速度の異なる材料の
   膜による積層構造から成ることを特徴とするスプリット
   ゲート型メモリセル。
5. 【請求項５】 請求項３または請求項４に記載のスプリ
   ットゲート型メモリセルにおいて、 前記浮遊ゲート電極を形成する膜は、不純物濃度の異な
   る半導体膜であることを特徴とするスプリットゲート型
   メモリセル。