CN1983626A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置及其制造方法。在现有的半导体装置中，具有难以同时满足功率半导体元件的耐压特性和控制半导体元件的装置尺寸小型化的问题。本发明的半导体装置中，在P型单晶硅基板(3)上形成N型外延层(4)。在基板(3)和外延层(4)上，N型埋入扩散层(9)形成于P型埋入扩散层(6)上。通过这样的结构，能够抑制P型埋入扩散层(6)的爬升，在维持功率半导体元件的耐压特性的同时，能够减薄外延层(4)的厚度。进而，能够将控制用半导体元件的装置尺寸小型化。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种降低作为功率半导体元件使用的纵型PNP晶体管的集电极电阻的半导体装置及其制造方法。
背景技术
作为现有半导体装置的制造方法的一个实施例，下面所述的纵型PNP晶体管的制造方法是众所周知的。准备P型半导体基板，在半导体基板上形成两层N型外延层。跨越P型半导体基板和第一层外延层形成N型埋入扩散层，跨越第一层和第二层外延层形成P型埋入扩散层。在此，在第二层外延层表面的P型埋入扩散层上方有选择地形成氮化硅薄膜后，对P型埋入扩散层进行热扩散。这样，通过在形成氮化硅薄膜的状态下进行热扩散，抑制氮化硅薄膜下方的P型埋入扩散层的爬升(這い上がり)。另外，在其上方没有形成氮化硅薄膜的区域内，P型埋入扩散层爬升，在P型埋入扩散层上面形成凹部。另一方面，第二层外延层表面上，在氮化硅薄膜的形成区域外形成LOCOS氧化膜。之后，通过除去LOCOS氧化膜，在第二层外延层表面上形成凹凸部。这样，利用第二层外延层的凹部和P型埋入扩散层的爬升，形成集电极区域。另外，利用第二层外延层的凸部和P型埋入扩散层的凹部，形成基极区域和发射极区域。通过该制造方法，能够形成增大纵型PNP晶体管的发射极-集电极之间击穿电压(VCEO)且降低饱和电压(Vce)的纵型PNP晶体管(例如参照专利文献1)。
专利文献(日本)特开2000-232111号公报(第3-4页，第1-3图)
如上所述，现有的半导体装置中，例如，功率纵型PNP晶体管和控制用NPN晶体管形成为一体。进而，在纵型PNP晶体管中，为提高其耐压特性，需要加厚N型外延层。另一方面，在控制用NPN晶体管中，由于外延层的膜厚加厚，分离区域在横向的扩散变宽，出现难以缩小装置尺寸的问题。即，通过将功率纵型PNP晶体管和控制用NPN晶体管形成为一体，而存在使功率纵型PNP晶体管的耐压特性和控制用NPN晶体管的装置尺寸的缩小成为平衡关系的问题。
另外，现有的半导体装置的制造方法中，在P型半导体基板上形成两层外延层。跨越第一层和第二层外延层，形成作为集电极区域的P型埋入扩散层。进而，由形成于第二层外延层表面上的氮化硅薄膜的形成区域，局部抑制P型埋入扩散层的爬升。但是，由于氧的导入等，即使在位于氮化硅薄膜下方的P型埋入扩散层中也出现难以局部抑制其爬升的问题。具体地说，在抑制P型埋入扩散层爬升的区域，从爬升区域只能抑制0.5(μm)左右的爬升量。为此，为满足所希望的耐压特性，出现需要将外延层制成两层结构、从而增加制造成本的问题。
另外，在现有的半导体装置的制造方法中，在第二层外延层表面上形成LOCOS氧化膜后，除去LOCOS氧化膜，在外延层表面形成凹凸。进而，从形成有凹部的外延层表面形成作为集电极区域使用的P型扩散层，使P型扩散层与P型埋入扩散层的爬升区域相连接。但是，由于在将外延层上形成的氮化硅薄膜有选择地除去时的掩摸偏离等，在P型埋入扩散层上方的所希望的区域内，存在没有形成氮化硅薄膜的情况。在这种情况下，P型扩散层和P型埋入扩散层的重叠区域减少，不能减小集电极电阻。即，由于各工序中的掩摸偏离，元件特性发生变化，需要进行高精度的位置对齐，而出现制造工序繁杂的问题。
另外，在现有的半导体装置的制造方法中，为了在半导体基板上形成外延层，使用例如利用纵型反应炉的气相外延生长装置。这样，形成外延层时，向半导体基板中扩散的P型杂质硼(B)出现容易自掺杂(オ一トド一プ)的问题。特别是在为了减小埋入扩散层的薄层电阻而增大杂质的注入量的情况下，自掺杂量增大。
发明内容
本发明的半导体装置是鉴于上述各种情况而制成的，其特征在于，具有：一导电型半导体基板；所述半导体基板上形成的逆导电型外延层；跨越所述半导体基板和所述外延层而形成、作为集电极区域使用的一导电型第一埋入扩散层；跨越所述半导体基板和所述外延层而形成、将所述半导体基板和所述一导电型第一埋入扩散层结分离的逆导电型第一埋入扩散层；将所述一导电型第一埋入扩散层与其形成区域重叠，至少从所述一导电型第一埋入扩散层的上面爬升的逆导电型第二埋入扩散层；从所述外延层表面形成、作为基极区域使用的逆导电型扩散层；从所述外延层表面形成、作为集电极区域使用的一导电型第一扩散层；以及形成于所述逆导电型扩散层上、作为发射极区域使用的一导电型第二扩散层。因此，在本发明中，作为集电极区域使用的一导电型第一埋入扩散层上，通过逆导电型第二埋入扩散层，抑制其爬升。
另外，本发明的半导体装置，其特征在于，所述逆导电型第二埋入扩散层在所述一导电型第一埋入扩散层内侧形成。因此，本发明中，作为集电极区域使用的一导电型第一埋入扩散层中，有选择地形成爬升区域和爬升被抑制的区域。
另外，本发明的半导体装置，其特征在于，所述一导电型第一埋入扩散层将所述逆导电型第二埋入扩散层的周围包围而爬升。因此，本发明中，作为集电极区域使用的一导电型第一埋入扩散层上，爬升区域作为集电极区域的连接区域而使用。
本发明的半导体装置，其特征在于，在所述一导电型第一埋入扩散层爬升的区域中，一导电型第二埋入扩散层重叠形成。因此，本发明中，使一导电型第一扩散层连接在第一及第二埋入扩散层重叠的区域上，能够减小集电极电阻。
本发明的半导体装置，其特征在于，所述一导电型第一扩散层与所述一导电型第一埋入扩散层连接，在所述连接区域中形成所述一导电型第二埋入扩散层。因此，本发明中，将一导电型第一埋入扩散层的爬升区域作为集电极区域的连接区域使用。故而，能够降低一导电型第一扩散层的爬升量，也能够降低其横向的扩散宽度。
本发明的半导体装置，其特征在于，构成所述一导电型第一埋入扩散层的杂质为硼，构成所述逆导电型第二埋入扩散层的杂质为磷。因此，本发明中，通过逆导电型第二埋入扩散层，能够抑制一导电型第一埋入扩散层的爬升。
本发明的半导体装置的制造方法，其特征在于，具有一导电型第一埋入扩散层的形成工序：准备一导电型半导体基板，在所述半导体基板上形成逆导电型第一埋入扩散层后，在所述半导体基板上形成一导电型第一埋入扩散层以由所述逆导电型第一埋入扩散层将其与所述半导体基板结分离；逆导电型第二埋入扩散层的形成工序：在所述一导电型第一埋入扩散层形成的区域内，离子注入逆导电型杂质，形成逆导电型第二埋入扩散层；一导电型第一扩散层、逆导电型扩散层和一导电型第二扩散层的形成工序：在所述半导体基板上形成逆导电型外延层，从所述外延层表面形成作为集电极区域使用的一导电型第一扩散层、作为基极区域使用的逆导电型扩散层、以及作为发射极区域使用的一导电型第二扩散层。因此，本发明中，在一导电型第一埋入扩散层的形成区域内形成逆导电型第二埋入扩散层后，在半导体基板上形成外延层。通过该制造方法，在逆导电型第二埋入扩散层形成的区域中，能够抑制一导电型第一埋入扩散层的爬升。
本发明的半导体装置的制造方法，其特征在于，在将形成所述逆导电型第二埋入扩散层的杂质进行离子注入的工序之前，进行对所述半导体基板热氧化的工序。因此，本发明中，在所述一导电型第一埋入扩散层的表面及其附近区域的杂质浓度降低的状态下离子注入逆导电型的杂质。通过该制造方法，能够抑制一导电型第一埋入扩散层的爬升。另外，形成外延层时，能够降低一导电型杂质的自掺杂量。
本发明的半导体装置的制造方法，其特征在于，在所述热氧化工序与将形成所述逆导电型第二埋入扩散层的杂质进行离子注入工序之间，不进行非氧化气氛中的热处理工序。因此，本发明中，通过向一导电型杂质浓度降低的区域离子注入逆导电型杂质，能够有效地形成逆导电型第二埋入扩散层。
本发明中，作为功率纵型PNP晶体管集电极区域使用的埋入扩散层的爬升幅度被部分地抑制。通过这样的结构，能够维持耐压特性，同时将外延层的膜厚减薄。
另外，本发明中，控制用纵型NPN晶体管中，通过将外延层的膜厚减薄，能够抑制分离区域的横向扩散。通过这样的结构，纵型NPN晶体管的装置尺寸被缩小。
本发明中，作为纵型PNP晶体管的集电极区域使用的埋入扩散层具有爬升区域。这样，通过提高爬升区域的杂质浓度，而作为集电极区域的连接区域使用，能够减小集电极电阻。
本发明中，在作为纵型PNP晶体管的集电极区域使用的P型埋入扩散层的表面及其附近区域的杂质浓度降低的状态下，形成N型埋入扩散层。通过该制造方法，能够抑制P型埋入扩散层的爬升。
本发明中，在与作为纵型PNP晶体管的集电极区域使用的P型埋入扩散层重叠而形成N型埋入扩散层的状态下，堆积外延层。通过该制造方法，能够降低基板表面的P型杂质浓度，且降低自掺杂量。
附图说明
图1是说明本发明实施方式的半导体装置的剖面图；
图2(A)是说明本发明实施方式的半导体装置的剖面图；
图2(B)是说明本发明实施方式的半导体装置的剖面图；
图3(A)是说明本发明实施方式的半导体装置的埋入扩散层的薄层电阻值及爬升幅度的图；
图3(B)是说明本发明实施方式的半导体装置的耐压特性的图；
图4是说明本发明实施方式的半导体装置的制造方法的剖面图；
图5是说明本发明实施方式的半导体装置的制造方法的剖面图；
图6是说明本发明实施方式的半导体装置的制造方法的剖面图；
图7是说明本发明实施方式的半导体装置的制造方法的剖面图；
图8是说明本发明实施方式的半导体装置的制造方法的剖面图；
图9是说明本发明实施方式的半导体装置的制造方法的剖面图；
图10是说明本发明实施方式的半导体装置的制造方法的剖面图。
附图标记说明
1    纵型PNP晶体管
2    纵型NPN晶体管
3    P型单晶硅基板
4    N型外延层
6    P型埋入扩散层
7    P型埋入扩散层
6    P型埋入扩散层
9    N型埋入扩散层
具体实施方式
以下，参照图1～3对本发明的一实施方式的半导体装置进行详细说明。图1是用于说明本实施方式的半导体装置的剖面图。图2(A)是用于说明本实施方式中的纵型PNP晶体管的剖面图。图2(B)是用于说明本实施方式中的纵型PNP晶体管的剖面图。图3(A)是用于说明本实施方式中的半导体装置的埋入扩散层的薄层电阻值及爬升幅度的图。图3(B)是用于说明本实施方式中的半导体装置的耐压特性的图。
如图1所示，纵型PNP晶体管1和纵型NPN晶体管2在P型单晶硅基板3上被形成为一体。例如，将纵型PNP晶体管1作为功率半导体元件使用，将纵型NPN晶体管2作为控制半导体元件使用。另外，在其它的元件形成区域，形成大面积的NPN功率晶体管作为功率半导体元件的等，且形成小面积NPN晶体管作为控制半导体元件等。另外，纵型PNP晶体管1主要具有：P型单晶硅基板3，N型外延层4，N型埋入扩散层5，作为集电极区域使用的P型埋入扩散层6、7、8，N型埋入扩散层9、10、11，作为基极区域使用的N型扩散层12、13，作为发射极区域使用的P型扩散层14，作为集电极区域使用的P型扩散层15、16，以及N型扩散层17、18。
N型外延层4形成于P型单晶硅基板3上。
N型埋入扩散层5跨越基板3和外延层4而形成。N型埋入扩散层5比P型埋入扩散层6更深地形成至基板3的内部。进而，N型埋入扩散层5分别与基板3和P型埋入扩散层6形成PN结区域，对基板3与P型埋入扩散层6进行PN结分离。另外，本实施方式中的N型埋入扩散层5对应于本发明的“逆导电型第一埋入扩散层”。
P型埋入扩散层6、7、8跨越基板3和外延层4而形成。P型埋入扩散层7、8配置在P型埋入扩散层6的端部附近，P型埋入扩散层7、8与P型埋入扩散层6连接。P型埋入扩散层7、8可以在P型埋入扩散层6的端部附近形成一环状，或者也可以作为集电极区域仅在引出区域形成。另外，本实施方式中的P型埋入扩散层6对应于本发明的“一导电型第一埋入扩散层”。本实施方式中的P型埋入扩散层7、8对应于本发明的“一导电型第二埋入扩散层”。
N型埋入扩散层9至少从P型埋入扩散层6的上面向外延层4的表面侧爬升。另一方面，N型埋入扩散层10、11跨越基板3和外延层4形成。N型埋入扩散层10、11围绕P型埋入扩散层6、7、8而配置。另外，本实施方式中的N型埋入扩散层9对应于本发明的“逆导电型第二埋入扩散层”。
N型扩散层12在外延层4上形成。N型扩散层12上形成N型扩散层13。N型扩散层13作为基极引出区域而使用。另外，本实施方式中的N型扩散层12对应于本发明的“逆导电型扩散层”。
P型扩散层14在N型扩散层12上形成。另外，本实施方式中的P型扩散层14对应于本发明的“一导电型第二扩散层”。
P型扩散层15、16在外延层4上形成。P型扩散层15、16围绕N型扩散层12而配置，P型扩散层15与P型埋入扩散层6、7连接，且P型扩散层16与P型埋入扩散层6、8连接。P型扩散层15、16可以围绕N型扩散层12而形成一环状，或者也可以作为集电极区域而仅在引出区域形成。另外，本实施例中的P型扩散层15、16对应于本发明的“一导电型第一扩散层”。
N型扩散层17、18在外延层4上形成。N型扩散层17、18围绕P型扩散层15、16而形成一环状。N型扩散层17与N型埋入扩散层5、10连接，N型扩散层18与N型埋入扩散层5、11连接。即，N型扩散层17、18通过包围作为集电极区域的P型扩散层15、16的外周而配置，外延层4表面反转，防止集电极电流经由分离区域流向基板3。
绝缘层19在外延层4的上面形成。绝缘层19由PSG(Phospho SilicateGlass)膜等形成。进而，使用众所周知的光刻技术，例如通过使用CHF3+O2类的气体的干蚀刻，在绝缘层19上形成接触孔20、21、22。
接触孔20、21、22上，有选择地形成铝合金例如Al-Si膜23，形成集电极电极24、发射极电极25及基极电极26。
另一方面，纵型NPN晶体管2主要由：P型单晶硅基板3，N型外延层4，作为集电极区域使用的N型埋入扩散层27、28，作为集电极区域使用的N型扩散层29，作为基极区域使用的P型扩散层30，以及作为发射极区域使用的N型扩散层31构成。
N型外延层4在P型单晶硅基板3上形成。
N型埋入扩散层27跨越基板3和外延层4而形成。
N型埋入扩散层28以使N型埋入扩散层27与其形成区域重叠而形成。进而，N型埋入扩散层28比N型埋入扩散层27更向外延层4表面侧爬升。通过形成N型埋入扩散层28，能够减小集电极区域的电阻。
N型扩散层29在N型外延层4上形成。N型扩散层29与N型埋入扩散层28连接，作为集电极区域使用。进而，通过N型扩散层29与N型埋入扩散层28连接可降低N型扩散层29的横向扩散量，缩小纵型NPN晶体管2的装置尺寸。
P型扩散层30在外延层4上形成。
N型扩散层31在P型扩散层30上形成。
绝缘层19在外延层4上面形成。进而，使用众所周知的光刻技术，例如通过使用CHF3+O2类气体的干蚀刻，在绝缘层19上形成接触孔32、33、34。
在接触孔32、33、34上有选择地形成铝合金例如Al-Si膜35，形成发射极电极36、基极电极37及集电极电极38。
如图2(A)所示P型埋入扩散层6、7、8及P型扩散层15、16为纵型PNP晶体管1的集电极区域。N型埋入扩散层9、N型外延层4及N型扩散层12、13为纵型PNP晶体管1的基极区域。P型扩散层14为纵型PNP晶体管1的发射极区域。由P型杂质，例如硼(B)形成的P型埋入扩散层6上，形成由N型杂质，例如磷(P)形成的N型埋入扩散层9。这样，P型埋入扩散层6向外延层4表面侧的爬升被抑制。具体地说，P型埋入扩散层6的从基板3表面的爬升幅度W1为2.0～4.0(μm)左右。在不形成N型埋入扩散层9的情况下，通常P型埋入扩散层6从基板3表面爬升5.5(μm)左右。即，通过在P型埋入扩散层6上形成N型埋入扩散层9，P型埋入扩散层6的爬升幅度被抑制1.5～3.5(μm)左右。
通过这样的结构，在纵型PNP晶体管1中，即使在确保所希望的基极区域宽度W2的情况下，也能够将外延层4的膜厚减薄。例如，外延层4的膜厚变为6.5～7.5(μm)左右。其结果，在作为功率半导体元件的纵型PNP晶体管1中，外延层4的膜厚减薄，但能够防止使其耐压特性恶化。另一方面，在作为控制半导体元件的纵型NPN晶体管2中，通过将外延层4的膜厚减薄，分离区域的横向扩散降低，装置尺寸被缩小。即，通过抑制P型埋入扩散层6的爬升幅度W1、且减薄外延层4的膜厚，而将具有所希望的耐压特性的功率半导体元件和装置尺寸小型化的控制半导体元件形成为一体。
如图所示，由P型埋入扩散层6构成的集电极区域在基板3的深度方向具有宽度W3。即虽然P型埋入扩散层6的向外延层4的爬升幅度W1被抑制，但通过利用基板3确保所希望的宽度W3，使集电极电阻减小。另外，如上所述，N型埋入扩散层5比P型埋入扩散层6更深地向基板3的内部形成。
在此，如图2(B)所示，P型埋入扩散层6中，在其上面形成N型埋入扩散层9的区域L1内，P型埋入扩散层6的爬升被抑制。另一方面，N型埋入扩散层9在P型埋入扩散层6内侧的区域形成。为此，没有形成N型埋入扩散层9的区域L2、L3上，P型埋入扩散层6向外延层4的表面侧爬升。这样，区域L2、L3上，P型埋入扩散层6包围N型埋入扩散层9的周围而形成。作为集电极区域使用的P型扩散层15、16在区域L2、L3上与P型埋入扩散层6连接。P型扩散层15、16通过与P型埋入扩散层6的爬升区域连接，能够减小集电极电阻。
进而，如图2(A)所示，在没有形成N型埋入扩散层9的区域L2、L3上，P型埋入扩散层7、8与P型埋入扩散层6重叠而形成。如上所述，P型扩散层15与P型埋入扩散层6、7连接，P型扩散层16与P型埋入扩散层6、8连接，形成集电极区域。通过这样的结构，能够进一步减小纵型PNP晶体管1的集电极电阻。
如图3(A)所示，横轴表示N型埋入扩散层9的杂质注入量。纵轴(图面左侧)表示P型埋入扩散层6的薄层电阻值。纵轴(图面右侧)表示P型埋入扩散层6的爬升幅度W1(参照图2)。进而，实线表示N型埋入扩散层9的杂质注入量与P型埋入扩散层6的薄层电阻值之间的关系。虚线表示N型埋入扩散层9的杂质注入量与P型埋入扩散层6的爬升幅度W1之间的关系。
如实线所示，N型埋入扩散层9的杂质注入量越增大，P型埋入扩散层6的薄层电阻值也增大。另一方面，如虚线所示，N型埋入扩散层9的杂质注入量越增大，P型埋入扩散层6的爬升幅度W1越减小。这样，N型埋入扩散层9的杂质注入量越增大，P型埋入扩散层6的爬升幅度W1越减小，但P型埋入扩散层6的薄层电阻值增大。另一方面，N型埋入扩散层9的杂质注入量越减少，P型埋入扩散层6的薄层电阻值越减小，但P型埋入扩散层6的爬升幅度W1增大。即，P型埋入扩散层6的薄层电阻值与爬升幅度W1相对于N型埋入扩散层9的杂质注入量，为相互平衡的关系。其结果，N型埋入扩散层9的杂质注入量通过P型埋入扩散层6的薄层电阻值与爬升幅度W1之间的关系而被设定为所希望的注入量。
如图3(B)所示，横轴表示N型埋入扩散层9的杂质注入量。纵轴表示纵型PNP晶体管1的击穿电压(VCBO)。如实线所示，N型埋入扩散层9的杂质注入量越增大，击穿电压(VCBO)越降低。这是因为由高杂质浓度的P型埋入扩散层6与高杂质浓度的N型埋入扩散层9形成的PN结区域决定了纵型PNP晶体管1的击穿电压(VCBO)的缘故。如图3(A)所示，N型埋入扩散层9的杂质注入量越增大，P型埋入扩散层6的爬升幅度W1越减小，纵型PNP晶体管1的击穿电压(VCBO)也降低。即，N型埋入扩散层9的杂质注入量由与纵型PNP晶体管1的击穿电压(VCBO)、P型埋入扩散层6的薄层电阻值、及其爬升幅度W1的关系而决定其注入量。
另外，如图所示N型扩散层12与N型埋入扩散层9不一定必须是不连接的结构。例如，也可以是N型扩散层12和N型埋入扩散层9连接的结构。在这种情况下，N型埋入扩散层9的杂质浓度为高浓度，如上所述，考虑P型埋入扩散层6与N型埋入扩散层9的PN结区域上的耐压特性，而设定N型扩散层12及N型埋入扩散层9的杂质浓度。
接着，参照图4至图10对本发明的一实施方式的半导体装置的制造方法进行详细说明。图4至图10为用于说明本实施方式的半导体装置的制造方法的剖面图。
首先，如图4所示，准备P型单晶硅基板3。在基板3上形成将N型埋入扩散层5的形成区域有选择地减薄而形成的硅氧化膜39。进而，将硅氧化膜39作为掩摸使用，从基板3的表面，将N型杂质，例如磷(P)以加速电压90～110(keV)、注入量1.0×1013～1.0×1015(/cm2)进行离子注入。之后，在对磷(P)进行热扩散，形成N型埋入扩散层5后，除去硅氧化膜39。
接着，如图5所示，在基板3上堆积硅氧化膜40至例如450()左右。接着，在硅氧化膜40上形成光致抗蚀剂层41。进而，使用众所周知的光刻技术，在形成P型埋入扩散层6的区域上的光致抗蚀剂层41上形成开口部。之后 ，从基板3的表面，将P型杂质，例如硼(B)以加速电压90～110(keV)、注入量1.0×1014～1.0×1016(/cm2)进行离子注入。进而，除去光致抗蚀剂层41，进行热扩散，而形成P型埋入扩散层6。此时，热氧化基板3的表面，在基板3的表面上形成硅氧化膜42(参照图6)。
接着，如图6所示，有选择地除去硅氧化膜42以在N型埋入扩散层10、11、27的形成区域上形成开口部。进而，将硅氧化膜42作为掩摸使用，在基板3的表面，将含有N型杂质，例如锑(Sb)的浆液(液体ソ一ス)43以旋转涂布法涂布。其后，对锑(Sb)进行热扩散，形成N型埋入扩散层10、11、27。
在此，在基板3上堆积硅氧化膜42的状态下，将基板3放入1200～1250(℃)氧化气氛中1小时，进行热氧化处理。通过该热氧化处理，P型埋入扩散层6的表面及其附近区域(例如，从外延层4表面至3.5(μm)左右)的硼(B)向硅氧化膜42扩散。其结果，P型埋入扩散层6的表面及其附近区域的硼(B)的浓度，虽然根据深度不同而不同，但降低至热氧化处理前的一半左右。其后，除去硅氧化膜42。
另外，在该热氧化处理中，通过将基板3放置在至少1000(℃)以上的氧化气氛中，能够防止存在于基板3的深层区域的硼(B)向基板3表面扩散。另外，也可以将基板3一直放置在氧化气氛中直至热氧化处理结束为止。这样，通过该热氧化处理，硅氧化膜42从6000～7000()增长至10000()左右。
接着，如图7所示，在基板3上堆积硅氧化膜44至例如100～450()左右。接着，在硅氧化膜44上形成光致抗蚀剂层45。进而，使用众所周知的光刻技术，在形成N型埋入扩散层9、28、46、47的区域上的光致抗蚀剂层45上形成开口部。之后，从基板3的表面，将N型杂质，例如磷(P)以加速电压30～110(keV)、注入量1.0×1013～1.5×1015(/cm2)进行离子注入，而形成N型埋入扩散层9、28、46、47。之后，除去光致抗蚀剂层45。
此时，如使用图6所述，由于降低P型埋入扩散层6的表面及其附近区域的硼(B)的浓度，磷(P)和硼(B)的抵消量降低，而能够减少磷(P)的注入量。进一步，即使在基板3上形成硅氧化膜44的热氧化处理中，P型埋入扩散层6的表面及其附近区域的硼(B)也向硅氧化膜44扩散。
另外，在光致抗蚀剂层45上形成开口部时，使用与形成P型埋入扩散层6时使用的对准标志相同的对准标志。通过该制造方法，N型埋入扩散层9相对于P型埋入扩散层6能够位置精度良好地形成，因此，能够抑制P型埋入扩散层6在所希望区域的爬升。
另外，图8以后，N型埋入扩散层46与N型埋入扩散层10一体表示，N型埋入扩散层47与N型埋入扩散层11一体表示。
接着，如图8所示，在硅氧化膜44上，形成光致抗蚀剂层48。进而，使用众所周知的光刻技术，在形成P型埋入扩散层7、8、49、50、51的区上的光致抗蚀剂层48上形成开口部。之后，从基板3的表面，将P型杂质，例如硼(B)以加速电压90～180(keV)、注入量0.5×1014～1.0×1016(/cm2)进行离子注入。进而，除去光致抗蚀剂层48。
接着，如图9所示，将基板3配置在气相外延生长装置的基座上，在基板3上形成外延层4。气相外延生长装置主要由气体供给系统、反应炉、排气系统、控制系统构成。本实施方式中，通过使用纵型反应炉，能够提高外延层的膜厚均一性。另一方面，如使用图6及图7所述，P型埋入扩散层6的表面及其附近区域的硼(B)的浓度通过热氧化处理而降低。另外，在P型埋入扩散层6上重叠形成N型埋入扩散层9。因此，在基板3上形成外延层4时，能够降低硼(B)的自掺杂量。
接着，在外延层4上，堆积硅氧化膜52例如450()左右。接着，在硅氧化膜52上形成光致抗蚀剂层53。进而，使用众所周知的光刻技术，在形成N型扩散层12的区域上的光致抗蚀剂层53上形成开口部。将光致抗蚀剂层作为掩摸使用，从外延层4的表面，将N型杂质，例如磷(P)以加速电压90～110(keV)、注入量1.0×1013～1.0×1015(/cm2)进行离子注入。其后，除去光致抗蚀剂层53，对磷(P)进行热扩散，而形成N型扩散层12，同时形成热氧化膜。
接着，如图10所示，使用众所周知的光刻技术，以所希望的形成方法及顺序形成P型扩散层14、15、16、30、54、55、56以及N型扩散层13、17、18、29、31。另外，P型扩散层14和P型扩散层15、16、54、55、56可以以相同工序形成，也可以以其他工序形成。
之后，在外延层4上作为绝缘层19堆积例如PSG膜等。进而，使用众所周知的光刻技术，例如通过使用CHF3+O2类气体的干蚀刻，在绝缘层19上形成接触孔20、21、22、32、33、34。在接触孔20、21、22、32、33、34上，有选择地形成铝合金例如Al-Si膜，形成集电极电极24、38，发射极电极25、36，以及基极电极26、37。
另外，本实施方式中，说明了抑制P型埋入扩散层6爬升的N型埋入扩散层9由离子注入磷(P)而形成的情况，但并不局限于此。作为N型杂质也可以使用砷(As)等。另外，在不脱离本发明的主旨的范围内，还可以进行各种变更。

Claims (10)

1.一种半导体装置，其特征在于，具有：
一导电型半导体基板；
所述半导体基板上形成的逆导电型外延层；
跨越所述半导体基板和所述外延层而形成、作为集电极区域使用的一导电型第一埋入扩散层；
跨越所述半导体基板和所述外延层而形成、将所述半导体基板和所述一导电型第一埋入扩散层结分离的逆导电型第一埋入扩散层；
使所述一导电型第一埋入扩散层与其形成区域重叠、至少从所述一导电型第一埋入扩散层的上面爬升的逆导电型第二埋入扩散层；
从所述外延层表面形成、作为基极区域使用的逆导电型扩散层；
从所述外延层表面形成、作为集电极区域使用的一导电型第一扩散层；
以及形成于所述逆导电型扩散层上、作为发射极区域使用的一导电型第二扩散层。
2.如权利要求1所述的半导体装置，其特征在于，所述逆导电型第二埋入扩散层在所述一导电型第一埋入扩散层内侧形成。
3.如权利要求2所述的半导体装置，其特征在于，所述一导电型第一埋入扩散层将所述逆导电型第二埋入扩散层的周围包围而爬升。
4.如权利要求2或3中的任一项所述的半导体装置，其特征在于，在所述一导电型第一埋入扩散层爬升的区域中，一导电型第二埋入扩散层重叠形成。
5.如权利要求4所述的半导体装置，其特征在于，所述一导电型第一扩散层与所述一导电型第一埋入扩散层连接，在所述连接区域中形成所述一导电型第二埋入扩散层。
6.如权利要求1所述的半导体装置，其特征在于，构成所述一导电型第一埋入扩散层的杂质为硼，构成所述逆导电型第二埋入扩散层的杂质为磷。
7.一种半导体装置的制造方法，其特征在于，具有
一导电型第一埋入扩散层的形成工序：准备一导电型半导体基板，在所述半导体基板上形成逆导电型第一埋入扩散层后，在所述半导体基板上形成一导电型第一埋入扩散层以经由所述逆导电型第一埋入扩散层与所述半导体基板结分离；
逆导电型第二埋入扩散层的形成工序：在所述一导电型第一埋入扩散层形成的区域内，离子注入逆导电型杂质，形成逆导电型第二埋入扩散层；
一导电型第一扩散层、逆导电型扩散层和一导电型第二扩散层的形成工序：在所述半导体基板上形成逆导电型外延层，从所述外延层表面形成作为集电极区域使用的一导电型第一扩散层、作为基极区域使用的逆导电型扩散层、以及作为发射极区域使用的一导电型第二扩散层。
8.如权利要求7所述的半导体装置的制造方法，其特征在于，形成所述一导电型第一埋入扩散层的杂质为硼。
9.如权利要求8所述的半导体装置的制造方法，其特征在于，在将形成所述逆导电型第二埋入扩散层的杂质进行离子注入工序之前，进行对所述半导体基板热氧化的工序。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，在所述热氧化工序与将形成所述逆导电型第二埋入扩散层的杂质进行离子注入的工序之间，不进行在非氧化气氛中的热处理工序。
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