JP3012246B2 - 導電率変調ｍｏｓ半導体パワーデバイスの製造方法及びこの方法により得られるデバイス - Google Patents
導電率変調ｍｏｓ半導体パワーデバイスの製造方法及びこの方法により得られるデバイスInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は導電率変調MOSパワーデバイス（HIMOSデバイ
ス）の製造方法及びこの方法によって得られるデバイス
に関するものである。
ス）の製造方法及びこの方法によって得られるデバイス
に関するものである。
HIMOSトランジスタでは、ドレインエピタキシャル領
域の高抵抗値から派生している従来タイプのMOSパワー
デバイスの制約を、ドレインに直列の接合（Ｎチャネル
か、又はＰチャネルHIMOSかに応じてＰ−Ｎか、又はＮ
−Ｐ接合）での少数キャリヤの注入によってドレイン領
域の導電率を変調させることによって克服している。
域の高抵抗値から派生している従来タイプのMOSパワー
デバイスの制約を、ドレインに直列の接合（Ｎチャネル
か、又はＰチャネルHIMOSかに応じてＰ−Ｎか、又はＮ
−Ｐ接合）での少数キャリヤの注入によってドレイン領
域の導電率を変調させることによって克服している。
HIMOSデバイスの構成そのものによる真性寄生サイリ
スタを殆ど作動させなくするために、基板（P+形又はN+
形）と前記接合を構成するエピタキシャル層（N-又は
P-）との間に薄い（N+又はP+）エピタキシャルバッファ
層を設けて、前記エピタキシャル層（N-又はP-）の電荷
量を増やすようにすることが屡々行われている。しか
し、エピタキシャル技法でドパント濃度が1016原子/cm3
以上のバッファ層を形成することはできず、これにより
前記バッファ層の有効性が大いに制限されている。
スタを殆ど作動させなくするために、基板（P+形又はN+
形）と前記接合を構成するエピタキシャル層（N-又は
P-）との間に薄い（N+又はP+）エピタキシャルバッファ
層を設けて、前記エピタキシャル層（N-又はP-）の電荷
量を増やすようにすることが屡々行われている。しか
し、エピタキシャル技法でドパント濃度が1016原子/cm3
以上のバッファ層を形成することはできず、これにより
前記バッファ層の有効性が大いに制限されている。
本発明の目的はエピタキシャル成長により得ることが
できる濃度よりも遥かに高いドパント濃度を有するバッ
ファ層を形成して、寄生サイリスタが作動しないように
HIMOSデバイスを保護すると共にHIMOSデバイスのターン
オフ時間を著しく短縮せしめる２重の効果を呈するHIMO
Sデバイスの製造方法を提供することにある。
できる濃度よりも遥かに高いドパント濃度を有するバッ
ファ層を形成して、寄生サイリスタが作動しないように
HIMOSデバイスを保護すると共にHIMOSデバイスのターン
オフ時間を著しく短縮せしめる２重の効果を呈するHIMO
Sデバイスの製造方法を提供することにある。
ドレイン領域の導電率が該ドレイン領域に直列のＰ−
Ｎ（又はＮ−Ｐ）接合での少数キャリヤの注入により変
調され、前記接合を形成するP+形（又はN+形）半導体基
板の上にN+形（又はP+形）の薄い「バッファ」層及びN-
形（又はP-形）のエピタキシャル層を順次具えているタ
イプのＮチャネル（又はＰチャネル）導電率変調MOS半
導体パワーデバイスを製造する方法において、前記バッ
ファ層を形成するために： −前記半導体基板上に薄いＰ形（又はＮ形）半導体層
をエピタキシャル成長させる工程と； −前記薄い半導体層にＮ形（又はＰ形）ドパントをイ
オン注入又は堆積する工程と； −N+（又はP+）層を形成するのに十分な温度で、しか
も十分な時間をかけて前記ドパントを拡散させる工程； とを順次含み、これらの工程の後に前記N-形（又はP
-形）層をエピタキシャル成長させ、この際、残存して
いる前記薄いＰ形半導体層が前記基板のドパントの外方
拡散によって基板に完全に吸収されて、完全なるN+バッ
ファ層が得られるようにすることを特徴とする導電率変
調MOS半導体パワーデバイスの製造方法。
Ｎ（又はＮ−Ｐ）接合での少数キャリヤの注入により変
調され、前記接合を形成するP+形（又はN+形）半導体基
板の上にN+形（又はP+形）の薄い「バッファ」層及びN-
形（又はP-形）のエピタキシャル層を順次具えているタ
イプのＮチャネル（又はＰチャネル）導電率変調MOS半
導体パワーデバイスを製造する方法において、前記バッ
ファ層を形成するために： −前記半導体基板上に薄いＰ形（又はＮ形）半導体層
をエピタキシャル成長させる工程と； −前記薄い半導体層にＮ形（又はＰ形）ドパントをイ
オン注入又は堆積する工程と； −N+（又はP+）層を形成するのに十分な温度で、しか
も十分な時間をかけて前記ドパントを拡散させる工程； とを順次含み、これらの工程の後に前記N-形（又はP
-形）層をエピタキシャル成長させ、この際、残存して
いる前記薄いＰ形半導体層が前記基板のドパントの外方
拡散によって基板に完全に吸収されて、完全なるN+バッ
ファ層が得られるようにすることを特徴とする導電率変
調MOS半導体パワーデバイスの製造方法。
以下図面につき説明する。
第1a図は従来タイプのＮチャネルHIMOSパワートラン
ジスタの構成を示したものである。この構成によれば、
基板P+と、その上のエピタキシャル層N-とから成るドレ
インに直列のＰ−Ｎ接合での少数キャリヤの注入によっ
てドレイン導電率が変調される。
ジスタの構成を示したものである。この構成によれば、
基板P+と、その上のエピタキシャル層N-とから成るドレ
インに直列のＰ−Ｎ接合での少数キャリヤの注入によっ
てドレイン導電率が変調される。
第1b図は第1a図の構成、特にこの構成そのものによる
真性寄生サイリスタの等価回路を示す。この寄生サイリ
スタは２つのトランジスタnpnとpnpの共通ベース電流利
得の和an＋ap（こゝにanはトランジスタnpnの利得、ap
はトランジスタpnpの利得）が値１に達する際に常に作
動する。従って、この寄生サイリスタを作動させなくす
るためには（an＋ap）＜１とする必要がある。実際上、
このようにするにはapの値をできるだけ多く低減させて
行なう必要がある。電流利得ａは領域の厚さと基本ドパ
ントの濃度との双方の関数である（これらの各ファクタ
の大きさが大きくなると、利得が低下する）ことからし
て、最も広く用いられている解決策の１つは、第２図に
示すように、基板P+とエピタキシャル層N-との間に薄い
エピタキシャル層（「バッファ」）N+を設けて、トラン
ジスタpnpのベース（第２図では、このトランジスタpnp
のベースはエピタキシャルバッファ層N+とエピタキシャ
ル層N-とで構成される）であるエピタキシャル領域N-に
おける電荷量を増やし、従って利得apを著しく低減させ
る方法である。
真性寄生サイリスタの等価回路を示す。この寄生サイリ
スタは２つのトランジスタnpnとpnpの共通ベース電流利
得の和an＋ap（こゝにanはトランジスタnpnの利得、ap
はトランジスタpnpの利得）が値１に達する際に常に作
動する。従って、この寄生サイリスタを作動させなくす
るためには（an＋ap）＜１とする必要がある。実際上、
このようにするにはapの値をできるだけ多く低減させて
行なう必要がある。電流利得ａは領域の厚さと基本ドパ
ントの濃度との双方の関数である（これらの各ファクタ
の大きさが大きくなると、利得が低下する）ことからし
て、最も広く用いられている解決策の１つは、第２図に
示すように、基板P+とエピタキシャル層N-との間に薄い
エピタキシャル層（「バッファ」）N+を設けて、トラン
ジスタpnpのベース（第２図では、このトランジスタpnp
のベースはエピタキシャルバッファ層N+とエピタキシャ
ル層N-とで構成される）であるエピタキシャル領域N-に
おける電荷量を増やし、従って利得apを著しく低減させ
る方法である。
利得apを低下させると、即ち導通状態の期間中に基板
P+から領域N-に注入されて、この領域N-に蓄積される少
数電荷（ホール）の量を低下させると、再結合されるホ
ールの量が少ないために第２図に示すデバイスのターン
・オフ時間も著しく短縮することになる。
P+から領域N-に注入されて、この領域N-に蓄積される少
数電荷（ホール）の量を低下させると、再結合されるホ
ールの量が少ないために第２図に示すデバイスのターン
・オフ時間も著しく短縮することになる。
第２図の構成のデバイスを製造する従来法は、基板P+
の上にバッファ層N+を、ついでその上に領域N-をエピタ
キシャル技法により順次成長させ、ついでデバイスを製
造する慣例の工程を進めていく方法である。
の上にバッファ層N+を、ついでその上に領域N-をエピタ
キシャル技法により順次成長させ、ついでデバイスを製
造する慣例の工程を進めていく方法である。
しかし、エピタキシャル法では、Ｎ形又はＰ形ドパン
トのいずれでもバッファ層の濃度を1016原子/cm3以上に
することはできない。このことが上述した従来の解決策
の有効性を限定している。これに対し、本発明による解
決策によればエピタキシャル成長で可能とされるよりも
ドパント濃度が遥かに高いバッファ層を形成することが
でき、従って利得ap及びデバイスのターン・オフ時間の
双方を一層徹底的に低下させることができる。
トのいずれでもバッファ層の濃度を1016原子/cm3以上に
することはできない。このことが上述した従来の解決策
の有効性を限定している。これに対し、本発明による解
決策によればエピタキシャル成長で可能とされるよりも
ドパント濃度が遥かに高いバッファ層を形成することが
でき、従って利得ap及びデバイスのターン・オフ時間の
双方を一層徹底的に低下させることができる。
本発明によるバッファ層を形成するのに用いる技法を
第3a〜第3e図に示す例によって説明する。なお、これら
の図はデバイスの種々の製造工程中における構成を概略
的に示したものである。
第3a〜第3e図に示す例によって説明する。なお、これら
の図はデバイスの種々の製造工程中における構成を概略
的に示したものである。
先ず、固有抵抗値が15〜20mΩ・cmのシリコンP++（10
0）の基板１（第3a図）を出発材料とし、この上に固有
抵抗値が25Ω・cmで、厚さが約15μｍのＰ形シリコン
（ホウ素をドープした）の薄層４をエピタキシャル成長
させる（第3b図）。
0）の基板１（第3a図）を出発材料とし、この上に固有
抵抗値が25Ω・cmで、厚さが約15μｍのＰ形シリコン
（ホウ素をドープした）の薄層４をエピタキシャル成長
させる（第3b図）。
ついで上記エピタキシャル層４の上に５×1014原子/c
m3の量のアンチモンを注入し（第3c図）、ついでこのド
パントSbを温度Ｔ＝1150℃で２時間拡散させて、最初に
成長させたエピタキシャル層よりも薄い層N+を形成する
（第3d図）。
m3の量のアンチモンを注入し（第3c図）、ついでこのド
パントSbを温度Ｔ＝1150℃で２時間拡散させて、最初に
成長させたエピタキシャル層よりも薄い層N+を形成する
（第3d図）。
次いで、形成すべきデバイスの電圧BVDSSにより決定
される固有抵抗値及び厚さを有するN-形の第２のエピタ
キシャル層３を成長させる（第3e図）。この製造過程
（第3d図から第3e図の過程）にて、残存しているＰ形薄
層４（本発明の目的には必須のものではない）が基板の
ホウ素の外方拡散によって基板に完全に吸収されて、完
全なるN+バッファ層２が得られるようにする。
される固有抵抗値及び厚さを有するN-形の第２のエピタ
キシャル層３を成長させる（第3e図）。この製造過程
（第3d図から第3e図の過程）にて、残存しているＰ形薄
層４（本発明の目的には必須のものではない）が基板の
ホウ素の外方拡散によって基板に完全に吸収されて、完
全なるN+バッファ層２が得られるようにする。
N-層３を形成した後のMOSパワーデバイスの製造過程
は従来の方法と全く同じであり、完成デバイスの構成は
第3f図に示す通りである。
は従来の方法と全く同じであり、完成デバイスの構成は
第3f図に示す通りである。
なお、第１エピタキシャル層Ｐ（これは基板P++の上
に直接成長させた）は基板のホウ素の外方拡散をバッフ
ァする目的に仕え、前記アンチモンの注入処置を基板P
++に直接行なった場合には、つぎの高温熱処理中に、基
板中のホウ素がエピタキシャル層の方へと広がり、この
ホウ素の濃度がアンチモンの濃度以上となるためにバッ
ファ層N+がなくなってしまう。
に直接成長させた）は基板のホウ素の外方拡散をバッフ
ァする目的に仕え、前記アンチモンの注入処置を基板P
++に直接行なった場合には、つぎの高温熱処理中に、基
板中のホウ素がエピタキシャル層の方へと広がり、この
ホウ素の濃度がアンチモンの濃度以上となるためにバッ
ファ層N+がなくなってしまう。
第4a及び第4b図は従来法及び本発明による方法でそれ
ぞれ得ることのできるHIMOSデバイスに対するバッファ
層におけるドパントの濃度を示す特性図であり、これら
の図によりドーピング濃度を互いに比較することができ
る。これから明らかなように、本発明による方法によれ
ば「バッファ」層におけるドパントの濃度は著しく高く
なる。
ぞれ得ることのできるHIMOSデバイスに対するバッファ
層におけるドパントの濃度を示す特性図であり、これら
の図によりドーピング濃度を互いに比較することができ
る。これから明らかなように、本発明による方法によれ
ば「バッファ」層におけるドパントの濃度は著しく高く
なる。
本発明の他の例によれば、基板P++上に第１エピタキ
シャル層Ｐを成長させた後に（第3b図）、ドパントとし
てのアンチモンを注入する代りに、このアンチモンを第
１エピタキシャル層Ｐの上に予備堆積してからアンチモ
ンを拡散させて、第3d図の構造のものを得ることがで
き、残りの工程は前述した例の場合と同じである。
シャル層Ｐを成長させた後に（第3b図）、ドパントとし
てのアンチモンを注入する代りに、このアンチモンを第
１エピタキシャル層Ｐの上に予備堆積してからアンチモ
ンを拡散させて、第3d図の構造のものを得ることがで
き、残りの工程は前述した例の場合と同じである。
イオン注入及び予備堆積のいずれにもアンチモンの代
りにヒ素又はリンを用いることもできることは勿論であ
る。
りにヒ素又はリンを用いることもできることは勿論であ
る。
本発明による方法はＮ形基板を出発材料とし、第３図
の順次の領域の導電形を全て反対の導電形とするＰチャ
ネルHIMOSデバイスの製造にも用い得ることは明らかで
ある。
の順次の領域の導電形を全て反対の導電形とするＰチャ
ネルHIMOSデバイスの製造にも用い得ることは明らかで
ある。
本発明による方法によれば、第２図に示したような従
来の場合に較べて、寄生サイリスタをより一層確実に作
動させなくすると共にターン・オフ時間も短くすること
ができるだけでなく、つぎのような利点を奏する。
来の場合に較べて、寄生サイリスタをより一層確実に作
動させなくすると共にターン・オフ時間も短くすること
ができるだけでなく、つぎのような利点を奏する。
−基板P++上に成長させる第１エピタキシャル層がＰ
形であり（第3b図）、Ｎ形ではないため、（基板のドパ
ントが蒸発して、エピタキシャル層内に不所望に併合さ
れることによる）自動ドーピングの発生が防止される； −層N+（バッファ）におけるドパントの量は固有抵抗
値及び厚さの分散度がいずれも８％もあるエピタキシャ
ル成長法によるよりも若しろイオン注入法による方が制
御がずっと簡単であり、従ってバッファ層N+をより一層
正確に形成することができる。
形であり（第3b図）、Ｎ形ではないため、（基板のドパ
ントが蒸発して、エピタキシャル層内に不所望に併合さ
れることによる）自動ドーピングの発生が防止される； −層N+（バッファ）におけるドパントの量は固有抵抗
値及び厚さの分散度がいずれも８％もあるエピタキシャ
ル成長法によるよりも若しろイオン注入法による方が制
御がずっと簡単であり、従ってバッファ層N+をより一層
正確に形成することができる。
第1a図は従来のHIMOSパワートランジスタの構成を示す
断面図； 第1b図は第1a図に示す構成のトランジスタの等価回路
図； 第２図はエピタキシャルバッファ層を有するHIMOSトラ
ンジスタの構成を示す断面図； 第3a〜第3e図は本発明による方法により製造するHIMOS
トランジスタの順次の製造段における断面図； 第3f図は本発明による製造方法の最終工程にて得られる
HIMOSトランジスタの構成を示す断面図； 第4a及び第4b図はそれぞれ従来法及び本発明による方法
で達成し得るバッファ層におけるドパントの濃度特性を
示す図である １……基板、２……バッファ層 ３……第２エピタキシャル層 ４……第１エピタキシャル層
断面図； 第1b図は第1a図に示す構成のトランジスタの等価回路
図； 第２図はエピタキシャルバッファ層を有するHIMOSトラ
ンジスタの構成を示す断面図； 第3a〜第3e図は本発明による方法により製造するHIMOS
トランジスタの順次の製造段における断面図； 第3f図は本発明による製造方法の最終工程にて得られる
HIMOSトランジスタの構成を示す断面図； 第4a及び第4b図はそれぞれ従来法及び本発明による方法
で達成し得るバッファ層におけるドパントの濃度特性を
示す図である １……基板、２……バッファ層 ３……第２エピタキシャル層 ４……第１エピタキシャル層
フロントページの続き (56)参考文献 実開 昭61−34753（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/316 H01L 21/22
Claims (2)
- 【請求項１】ドレイン領域の導電率が該ドレイン領域に
直列のＰ−Ｎ（又はＮ−Ｐ）接合での少数キャリヤの注
入により変調され、前記接合を形成するP+形（又はN
+形）半導体基板（１）の上にN+形（又はP+形）の薄い
「バッファ」層（２）及びN-形（又はP-形）のエピタキ
シャル層（３）を順次具えているタイプのＮチャネル
（又はＰチャネル）導電率変調MOS半導体パワーデバイ
スを製造する方法において、前記バッファ層（２）を形
成するために： −前記半導体基板（１）上に薄いＰ形（又はＮ形）半導
体層（４）をエピタキシャル成長させる工程と； −前記薄い半導体層（４）にＮ形（又はＰ形）ドパント
をイオン注入又は堆積する工程と； −N+（又はP+）層を形成するのに十分な温度で、しかも
十分な時間をかけて前記ドパントを拡散させる工程； とを順次含み、これらの工程の後に前記N-形（又はP
-形）層（３）をエピタキシャル成長させ、この際、残
存している前記薄いＰ形半導体層（４）が前記基板
（１）のドパントの外方拡散によって基板に完全に吸収
されて、完全なるN+バッファ層（２）が得られるように
することを特徴とする導電率変調MOS半導体パワーデバ
イスの製造方法。 - 【請求項２】前記請求項１に記載の方法にて得られる導
電率変調MOS半導体パワーデバイス。
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